技术领域
[0001] 本
发明涉及一种
数字滤波器，尤其涉及一种可应对多个输入通道通道的数据的数字滤波器。
背景技术
[0002] 近年来，作为工业用途的AD转换器，业界喜好高
精度AD转换器，尤其是其中的ΔΣAD转换器。在AD转换器中，例如在对
传感器信号进行AD转换时，有时需要多个传感器的输入转换。例如，
压力传感器有如下用途等：分别测定差压、静压、
温度，通过内部运算来修正传感器的特性。此时，希望同时获取到各传感器输出。因此，以往是像图8所示那样设置多个由ΔΣ
调制器100和数字滤波器101构成的ΔΣAD转换器，由此应对多个传感器输出。图8的构成通常是形成于一个
硅芯片上。
[0003] ΔΣAD转换器中所使用的数字滤波器101(LPF：Low Pass Filter，
低通滤波器)也以间隔剔除滤波器这一名称为人所知。作为间隔剔除滤波器，业界喜好使用内部构成较为-N -1简单的SINC滤波器。SINC滤波器能以(1－z )/(1－z )这一传递函数加以表达。通过提高ΔΣAD转换器内所使用的ΔΣ调制器的阶数，可进一步获得噪声整形的效果，但我们知道，必须使后级的间隔剔除滤波器(SINC滤波器)的阶数高于ΔΣ调制器的阶数。
[0004] 例如，此处考虑使用2阶ΔΣ调制器的AD转换器。作为SINC滤波器，如图9所示，需要3阶滤波器。若以传递函数来表达该SINC滤波器，则为{(1－z-N)/(1－z-1)}^3。此处，我们还知道，将构成传递函数的分母部分的累计计算部与构成传递函数的分子部分的差分计算部分离，以1/N的
频率进行下
采样之后设置差分计算部。在图9的例子中，SINC滤波器的构成如下：利用变频部202连接将累计计算部200加以三级级联而成的构件与将差分计算部201加以三级级联而成的构件。变频部202像图10所示那样由触发器203构成。累计计算部200以
采样频率fS进行动作，差分计算部201和变频部202以采样频率fD＝fS/N进行动作。
[0005] 另外，在图9的构成中，累计计算部和差分计算部均由数字
电路构成，因此信号线具有多位宽。位宽需要以不引起内部饱和的方式进行选择。位宽取决于进行
下采样的频率比N，需要K×log2(N)+1[bit](参考文献"J.C.Candy and G.C.Temes,"Oversampling Delta-Sigma Data Converters",IEEE Press,p.1-29,1991")。此处，K为滤波器的级数，若像图9那样SINC滤波器为3阶滤波器，则K＝3。例如，在N＝256时想要16位精度的情况下，需要25比特。因此，需要与其位宽相应的寄存器。
[0006] 如此，在数字滤波器中，需要与数据的位宽相应的寄存器，而随着位宽的增加，与寄存器内数据的加法电路及减法电路的电路规模也会增大。在工业用途中，高比特
分辨率和高精度要求较高，因此数字滤波器的输出大多为16位～24位。因此，增加了电路规模。进而，若像图8那样对多个输入准备多个AD转换器，则需要针对每一输入而设置ΔΣ调制器100和数字滤波器101，因此电路规模显著增加。
在日本
专利第4171222号
公报中提出有对应对多个输入的多输入ΔΣ调制器消减电路规模及成本的构成，但尚无针对多输入数字滤波器消减电路规模及成本的方法。
发明内容
发明要解决的问题
[0007] 不管是在成本方面还是
基板尺寸方面，对多个输入准备多个AD转换器都不理想。在将多个AD转换器形成于1个硅芯片上的情况下，会导致芯片面积增大、芯片单价上升，因此一直期望削减电路规模及成本。如上所述，虽然在日本专利第4171222号公报中提出有针对多输入ΔΣ调制器消减电路规模及成本的构成，但尚无针对多输入数字滤波器消减电路规模及成本的方法。再者，电路规模及成本的削减这一问题并不限于AD转换器领域，只要是使用多输入数字滤波器的领域，就同样会产生该问题。
[0008] 本发明是为了解决上述问题而成，其目的在于削减能够应对多个输入通道的数据的数字滤波器的电路规模及成本。解决问题的技术手段
[0009] 本发明的数字滤波器的特征在于包括：多个累计计算部，其以M通道(M为2以上的整数)的数据被时分多路化、且各通道的数据以采样频率fS的速度被更新的时分多路数据为输入而加以级联，以频率fS×M的时钟进行动作，按每M样本对所述时分多路数据进行累计；变频部，其为了对各通道按照采样频率fD＝fS/N(N为2以上的整数)的频率进行采样而以频率fD×M的时钟进行动作，以采样频率fD间隔剔除从末级的所述累计计算部输入的、采样频率fS的数据，并使间隔剔除后的数据延迟(M－1)样本；以及多个差分计算部，其以频率fD×M的时钟进行动作以对各通道以采样频率fD的频率进行采样，并与所述变频部的输出级联，各自从输入数据中减去M样本前的数据。
[0010] 此外，本发明的数字滤波器的特征在于包括：复用器，其以采样频率fS的M通道(M为2以上的整数)的数据为输入，生成M通道的数据被时分多路化、且各通道的数据以采样频率fS的速度被更新的时分多路数据；多个累计计算部，其与该复用器的输出级联，以频率fS×M的时钟进行动作，按每M样本对所述时分多路数据进行累计；变频部，其为了对各通道以采样频率fD＝fS/N(N为2以上的整数)的频率进行采样而以频率fD×M的时钟进行动作，以采样频率fD间隔剔除从末级的所述累计计算部输入的、采样频率fS的数据，并使间隔剔除后的数据延迟(M－1)样本；以及多个差分计算部，其以频率fD×M的时钟进行动作以对各通道以采样频率fD的频率进行采样，并与所述变频部的输出级联，各自从输入数据中减去M样本前的数据。发明的效果
[0011] 根据本发明，由于对应于M通道的数据经时分多路化而得的时分多路数据的输入而利用各累计计算部按每M样本对输入数据进行累计、利用变频部以采样频率fD间隔剔除采样频率fS的数据并使间隔剔除后的数据延迟(M－1)样本、利用各差分计算部从输入数据中减去M样本前的数据，因此，无须准备以往那样的M个数字滤波器即能够应对M通道输入，从而可削减数字滤波器的电路规模及成本。
[0012] 此外，在本发明中，通过对数字滤波器的输入设置复用器，能够应对同时输入M通道的数据的情况。
附图说明
[0013] 图1为表示本发明的第1
实施例所涉及的数字滤波器的构成的
框图。图2为对输入至本发明的第1实施例所涉及的数字滤波器的时分多路数据进行说明的图。
图3为表示本发明的第1实施例所涉及的数字滤波器的累计计算部的构成的框图。
图4为表示本发明的第1实施例所涉及的数字滤波器的变频部的构成的框图。
图5为对从本发明的第1实施例所涉及的数字滤波器的变频部输出的时分多路数据进行说明的图。
图6为表示本发明的第1实施例所涉及的数字滤波器的差分计算部的构成的框图。
图7为表示本发明的第2实施例所涉及的数字滤波器的构成的框图。
图8为表示应对多输入的以往的ΔΣAD转换器的构成的框图。
图9为表示以往的SINC滤波器的构成的框图。
图10为表示以往的SINC滤波器的变频部的构成的框图。
具体实施方式
[0014] [第1实施例]下面，参考附图，对本发明的实施例进行说明。图1为表示本发明的第1实施例所涉及的数字滤波器的构成的框图。本实施例的数字滤波器包括：多个累计计算部10，其以M通道(M为2以上的整数)的数据被时分多路化、且各通道的数据以采样频率fS的速度被更新的时分多路数据为输入而加以级联，以频率fS×M的时钟进行动作，按每M样本对时分多路数据进行累计；变频部11，其为了对各通道以采样频率fD＝fS/N(N为2以上的整数)的频率进行采样而以频率fD×M的时钟进行动作，以采样频率fD间隔剔除从末级的累计计算部10输入的、采样频率fS的数据，并使间隔剔除后的数据延迟(M－1)样本；以及多个差分计算部12，它们以频率fD×M的时钟进行动作以对各通道以采样频率fD的频率进行采样，并与变频部11的输出级联，各自从输入数据中减去M样本前的数据。
[0015] 如图2所示，本实施例的数字滤波器是以M通道的数据经时分多路化而得的数据为输入。在图2的例子中，展示的是CH1、CH2、CH3、CH4这4通道(M＝4)的数据被时分多路化的例子。各通道的数据以采样频率fS的速度更新。
[0016] 图3为表示累计计算部10的构成的框图。各累计计算部10由加算部13和M个级联的延迟部14构成，所述加算部13将输入至累计计算部10的采样频率fS的数据与1样本前的累计结果相加，所述延迟部14将从加算部13输出的累计结果分别延迟频率fS×M的时钟的周期程度并将末级的数据输入至加算部13。如此，各累计计算部10按每M时钟(每M样本)对输入至累计计算部10的数据进行累计。关于累计计算部10的级数K(即，数字滤波器的阶数，K为2以上的整数，本实施例中K＝3)，例如，在将本实施例的数字滤波器用作ΔΣ调制器的后级的间隔剔除滤波器的情况下，须高于ΔΣ调制器的阶数。
[0017] 变频部11为了对各通道按照采样频率fD＝fS/N(进行下采样的频率比N为2以上的整数)的频率进行采样而以频率fD×M的时钟进行动作，以采样频率fD间隔剔除从末级的累计计算部10输入的、采样频率fS的数据，并使间隔剔除后的采样频率fD的数据延迟(M－1)样本程度。
[0018] 图4为表示变频部11的构成的框图。变频部11由M个级联的触发器17构成，所述触发器17按每一频率fD×M的时钟来保持输入数据并输出。初级触发器17按每一频率fD×M的时钟来保持从累计计算部10输入的、采样频率fS的数据并输出。该初级触发器17以频率fD×M的时钟进行动作，而就各通道的数据来看，是以采样频率fD间隔剔除采样频率fS的数据。
[0019] 另一方面，初级以外的触发器17按每一频率fD×M的时钟来保持从前级的触发器17输入的采样频率fD×M的数据并输出，由此，使输入数据延迟1样本程度(频率fD×M的时钟的周期程度)。从变频部11输出的时分多路数据变为图5所示的样子。
[0020] 图6为表示差分计算部12的构成的框图。各差分计算部12由M个级联的延迟部15和减算部16构成，所述延迟部15使输入至差分计算部12的采样频率fD的数据分别延迟频率fD×M时钟的周期程度，所述减算部16从输入至差分计算部12的数据中减去末级延迟部15的输出数据。如此，各差分计算部12从输入至差分计算部12的采样频率fD的数据中减去1样本前的数据。差分计算部12的级数与累计计算部10的级数相同，也为K。
[0021] 如上所述，在本实施例中，对应于M通道的数据经时分多路化而得的时分多路数据的输入而在构成数字滤波器的累计计算部10和差分计算部12中准备与通道数M相应的M个延迟部14、15，并且，相对于由1个触发器来实现的以往的变频部202，由与通道数M相应的M个触发器17构成变频部11，由此，无须准备以往那样的M个数字滤波器即能够应对M通道输入，从而能够削减数字滤波器的电路规模及成本。
[0022] 在像图8所示的
现有技术那样准备多个数字滤波器101的情况下，需要与输入通道数相应的加算部及减算部。相对于此，在本实施例中，虽然延迟部14、15及触发器17的使用个数与以往相比没有变化，但由于加算部13及减算部16在各输入通道中是共用的，因此能够大大地削减电路规模。
[0023] 表1表示现有技术和本实施例的电路规模(FPGA(Field Programmable Gate Array)的合成结果)的1例。在表1的例子中，输入通道数设为4通道。也就是说，在现有技术的情况下，将设置4个数字滤波器。可知，根据本实施例，与以往相比，能够大幅削减电路规模。
[0024] 表1 FPGA(CycloneII)合成结果 以往 实施例
组合电路规模 5188 300
寄存器规模 1092 291
[0025] 再者，本实施例并不限于在日本专利第4171222号公报的多输入ΔΣ调制器的后级设置的间隔剔除滤波器，只要是将时分多路数据输入至数字滤波器的情况都可加以运用。
[0026] [第2实施例]在第1实施例中，是以将时分多路数据输入至数字滤波器为前提，但也可在数字滤波器的内部生成时分多路数据。图7为表示本发明的第2实施例所涉及的数字滤波器的构成的框图，对与图1相同的构成标注有相同符号。本实施例的数字滤波器是将复用器18追加至图1所示的第1实施例的数字滤波器的输入而成。
[0027] 复用器18以采样频率fS的M通道的数据为输入，与频率fS×M的时钟同步地、以每次1通道的方式依序选择并输出M通道的数据，由此生成M通道的数据经时分多路化而得的时分多路数据。如第1实施例所说明，各通道的数据以采样频率fS的速度更新。
其他构成与第1实施例中说明过的一致。
[0028] 如此，在本实施例中，可将时分多路数据输入至数字滤波器的累计计算部10，因此，即便在同时输入M通道的数据的情况下，也可获得与第1实施例相同的效果。
[0029] 再者，在第1实施例及第2实施例中，虽未言及图1、图7的数字滤波器的从输入到输出的各信号线的位宽，但各信号线的位宽例如为16位～24位。产业上的可利用性
[0030] 本发明可运用于数字滤波器。符号说明
[0031] 10 累计计算部11 变频部
12 差分计算部
13 加算部
14、15 延迟部
16 减算部
17 触发器
18 复用器。
