本发明涉及频谱直接扩散通信方式的接收装置等使用的数字匹配 滤波器。

将信息信号乘以宽频带的扩散码后发送、对接收信号进行逆扩散 后还原成窄频带信号的所谓频谱直接扩散通信方式，即使接收电波的 C/N(载波噪声比)很差也能检测出信息信号，所以，作为移动通信 系统的多址连接方式之一的码分多址连接(CDMA)是很有希望的， 能够期望装置的低功耗化。

已经知道，数字匹配滤波器利用吸取了被动相关器的优点的每一 扩散码(片：把构成扩散码串的各扩散码称为“片”)时间的输出， 可以用于为抽出同步时间的高速同步捕捉、同步跟踪，进而可用于使 用了已抽出的上述同步时间的数据解调。此外还知道，在当接收到的 时间偏差小于1个扩散码时间时，模拟/数字转换器(以下称“A/D转 换器”)以1个扩散码时间的1/2、1/4、1/8、1/16等进行采样，通 过得到1个扩散码时间的每1/2、1/4、1/8、1/16的相关输出，可以 用于高精度的同步捕捉、同步跟踪和数据解调。

作为被动相关器的结构例，这里使用图10说明与结构最简单的双 相键移(BPSK)对应的匹配滤波器的结构。在频谱扩散的接收机中， 将接受的信号进行频率变换，使其降到基带信号的频率。对该信号进 行采样保持，并作为输入信号输入到匹配滤波器。输入信号从延迟线1 串行输入后，各延迟时间的信号并行输出。该并行输出在分支2中与 各延迟时间的输出对应进行加权。已加权的上述并行输出在加法电路3 全部相加后，作为相关输出(相关值)输出。

下面，作为数字化实现上述匹配滤波器的一个例子，使用图10说 明数字匹配滤波器的动作。与图11相似的方框结构例如在特开平7- 58669号公报等中有介绍。对于由接收机生成的、作为接收基带信号的 接收频谱扩散信号，按照时序信号发生电路5来的时序进行采样，在 A/D转换器4中变换成数字信号。该数字信号依次输入移位寄存器 31。另一方面，扩散码作为参照数据由扩散码发生电路7生成，等待 一次装入并输入缓冲器8之后，再输入乘法运算用的缓冲器30。这里， 等待装入缓冲器8是用在频谱扩散方式中、用于暂时存储从上述扩散 码发生电路7输出的扩散码串的缓冲器，上述频谱扩散方式除了使用 长度与通常扩散所用的1个信息符号大致相同的“短扩散码”外、还 使用比1个信息符号长很多的“长扩散码”来进行扩散。因此，在不 用“长扩散码”的方式中，不必特别需要等待装入缓冲器8。在乘法 电路12中将移位寄存器31来的并行输出和缓冲器30来的并行输出相 乘。该乘法运算的结果在加法电路10相加后作为相关输出而输出，并 用于同步捕捉、同步跟踪和数据解调等。在上述说明中，没有特别言 及A/D转换器4的位数，但是，一般为了减小量化误差提高性能而使 用多位A/D转换器(一般称多位判定处理为软判定处理，称1位判定 处理为硬判定处理)。因而，移位寄存器31也有必要是上述能存储多 个位的结构。

图12是用于说明信息信号和扩散码的关系的说明图。信息信号由 作为基本单位的信息位集合而成。在扩散码例1中，把1个信息位扩 散成00110五个扩散码。这时，扩散码长＝5。另一方面，在扩散码例 2中，把2个信息位扩散成0011010011的10个扩散码。该扩散码长 ＝10。这里，对1个信息位用5个扩散码来扩散。此外，把乘以1个 扩散码的时间表示成1扩散码时间。扩散码例1和2分别示出相同的1 扩散码时间的例子。

在先有的数字匹配滤波器的结构中，把采样后的接收信号存储在 移位寄存器中，对接收信号按一个个采样值进行移位。特别在为了提 高性能而使用多位A/D转换器时，移位寄存器也有必要对该多个位进 行存储并移位。一般，在数字电路中，当信号变化时，电路中的电位 变化并消耗功率(我们知道，特别是使用了CMOS等处理的器件，在 使输出信号的0、1变化时必须消耗功率)。因此，存在着即使在与 多个位对应的移位寄存器中、当数据移位时功耗也大幅度地增加的问 题。

本发明是为了解决上述问题点而提出的，主要目的是降低构成数 字匹配滤波器的各数字电路框中的功耗，得到低功耗的数字匹配滤波 器。

在本发明的数字匹配滤波器中，为了进行相关处理而具有：

输入信号生成装置，使用规定的扩散码长的扩散码串对由信息位 构成的信息信号进行频谱扩散，以规定的时序将接收频谱扩散信号依 次进行采样量化，存储生成的输入数据，同时将存储的多个上述输入 数据、即输入数据串输出；

参照信号生成装置，与上述输入数据串对应输出上述接收频谱扩 散信号所用的扩散码串和由同一扩散码串生成的参考数据串；

乘法电路，对与上述输入数据串和上述参照数据串对应的数据进 行乘法运算，将生成的多个乘积数据输出；

加法电路，将该多个乘积数据相加，输出生成的相关值；

上述输入信号生成装置具有可以根据指定与上述输入数据对应的 单个存储空间的地址信号将在至少相当上述扩散码长的时间内生成的 上述输入数据单个地存储起来的多个存储空间，同时还具备与上述时 序对应输出上述输入数据串的存储电路；

上述参照信号生成装置具有移位寄存器，对与上述时序对应的上 述参照数据串进行移位并输出。

此外，对于超过相关处理对象的1信息位长的部分的乘积数据， 用预先设定的、表示无输入状态的空数据来代替上述乘积数据输入加 法电路。

此外，对于超过相关处理对象的1信息位长的部分的输入数据， 用预先设定的表示无输入状态的空数据来代替上述输入数据输入乘法 电路。

参照信号生成装置对于超过相关处理对象的1信息位长的部分的 参照数据，使用预先设定的表示无输入状态的空数据替换扩散码来生 成参照数据串并输出。

参照信号生成装置根据由只反复进行了1扩散码长内的采样次数 的扩散码构成的参照码串来生成参照数据串。

参照信号生成装置包括：

把移位寄存器的输出作为第2参照数据串、保持该第2参照数据 串并输出新的参照数据串的锁存电路；

对与上述输入数据串和上述第2参照数据串对应的数据进行乘法 运算并将生成的多个第2乘积数据输出的第2乘法电路；

将该多个第2乘积数据相加并输出生成的第2相关值的第2加法 电路；和

将该第2相关值与预先设定的参照相关值进行比较并输出判定结 果的判定装置，

根据上述判定结果，选择乘法电路输出的乘积数据或预先设定的 表示无输入状态的空数据中的任何一种数据输入到加法电路。

第2乘法电路只把存储电路输出的输入数据串内的一部分输入数 据与对应的第2参照数据相乘，并输出第2乘积数据。

此外，第2乘法电路只把存储电路输出的输入数据的多个量化位 内的一部分量化位与对应的第2参照数据相乘，并输出第2乘积数据。

图1是本发明的实施形态1的数字匹配滤波器的框图。

图2是本发明的实施形态1的数字匹配滤波器存储电路的框图。

图3是本发明的实施形态2的数字匹配滤波器的框图。

图4是本发明的实施形态3的数字匹配滤波器的框图。

图5是本发明的实施形态4的数字匹配滤波器的框图。

图6是本发明的实施形态5的数字匹配滤波器的框图。

图7是本发明的实施形态6的数字匹配滤波器的框图。

图8是本发明的实施形态7的数字匹配滤波器的框图。

图9是本发明的实施形态8的数字匹配滤波器的框图。

图10是先有的匹配滤波器的框图。

图11是先有的数字匹配滤波器的框图。

图12是用于说明信息信号和扩散码的关系的说明图。

实施形态1

下面，就实施形态1进行说明。图1是该实施形态1的数字匹配 滤波器的框图。这里，为使说明容易理解起见，以与结构最简单的BPSK 对应的数字匹配滤波器为例进行说明。

首先说明结构。图中，4是A/D转换器，以后述的时序发生电路 5来的规定的采样时序对接收机生成的接收基带信号、即接收频谱扩 散信号进行采样，并变换成规定的量化位数的数字信号即输入数 据，5是时序信号发生电路，生成包含上述A/D转换器4工作所用的 采样时序和后述各方框电路工作所必须的各种时序信号，11是地址 信号发生电路，生成地址信号，用于按采样顺序将上述A/D转换器4 输出的输入数据存储到存储电路6的对应存储空间，6是存储电 路，把上述输入数据存储到由上述地址信号指定的存储空间，同时， 以上述时序发生电路5来的规定的时序将已存储的各存储空间的输 入数据作为多个输入数据(即输入数据串)输出。这里，由上述4、 5、6、11的结构方框构成信号生成装置100。

7是扩散码发生电路，生成和上述接收频谱扩散信号中所用的扩 散码串一样的扩散码串；8是等待装入缓冲器，在使用“长扩散码” 时，暂时存储上述扩散码发生电路7来的扩散码串，并作为新的扩散 码串输出；9是移位寄存器，接收等待装入缓冲器8来的扩散码串， 以从上述时序信号发生电路5来的、与A/D转换器4的采样间隔匹配 的时序对上述扩散码串进行移位，同时作为参照数据串输出。这里， 由上述7、8、9的方框电路构成参照信号生成装置200。

12是乘法电路，对与存储电路6来的输入数据串和移位寄存器9 来的参照数据串对应的数据进行乘法运算，并将生成的多个乘积数据 输出；10是将该多个乘积数据相加并输出生成的相关值的加法电 路。

下面说明动作的要点。这里，以在每一个扩散码时间(相当1扩 散码的时间)内进行A/D转换器4的采样为例进行说明。时序信号 发生电路5生成采样时序信号，以便能够在每一个扩散码时间内对接 收机生成的接收频谱扩散信号进行采样保持、并进行A/D转换。按照 该采样时序信号从A/D转换器4输出数字信号(即输入数据)。这里， 作为A/D转换的量化位数，从减小量化误差的观点出发希望是多位 的。地址信号发生电路11生成存储电路6内的上述输入数据的存储空 间的地址。为使电路结构简单起见，作为输出地址希望是例如与上述 接收频谱扩散信号的采样顺序对应周期性地一个一个错开的值。存储 电路6必须至少具有与将1个信息位用n个扩散码(扩散码长为n) 进行扩散时的存储容量对应的存储容量。即，若A/D转换的量化位数 是m位，则至少需要(m×n)位的存储容量。此外，对时序进行控 制，使A/D转换器4的输出、即写入输入数据的时序与向乘法电路12 输出输入数据串的时序不同时。图2是表示存储电路6内的详细结构 的框图。对每一个采样值顺序指定地址1～n，采样数据分别存储在n 个存储空间1～n内。各存储空间存储m位的量化数据。此外，从存 储空间1～n的输出是n个同时输出的。

另一方面，构成在扩散码发生电路7中生成的扩散码串的各扩散 码串行输出至等待装入缓冲器8。扩散码串从等待装入缓冲器8向移 位寄存器9的装入通常是按与1信息位对应的时序并行地进行的。该 移位寄存器9在每一个扩散码时间内进行扩散码串的移位，形成环形 结构，使溢出的扩散码输入到最末尾。

在乘法电路12中将存储电路6的输入数据串与移位寄存器9的参 照数据串相乘，将其结果输入加法电路10。从该加法运算的结果得到 每一个扩散码时间的相关输出。

如上所述，在本实施形态1中，将已采样的多个量化位的输入数 据存储到根据采样所决定的特定的存储空间，不进行移位，而将形成 参照数据串的1位结构的扩散码串移位，因为是这样的结构，所以， 用较少的电路元件就实现了电路方框结构中的每一个采样值数据的移 位，可以减少电路中0、1的电位变化，具有能够实现低功耗的效果。

实施形态2

接下来，就本发明实施形态2进行说明。在本实施形态2中，针 对1信息位长与扩散码长不相等的情况(一般，扩散码长＞1信息位长) 进行说明。图3是该实施形态2的数字匹配滤波器的框图。

图中，4～12与图1所示的实施形态1的结构相同，故省略其说 明。13是用于选择乘法电路12输出的乘积数据或表示无输入状态的 空数据中的任何一种数据的选择电路，对每一个乘积数据的输出都设 定选择器。这里示出将地电平作为空数据进行选择的例子。14是控制 选择电路13的加法窗控制电路，对成为相关处理对象的超过1信息位 长的部分的乘积数据，使用空数据来生成乘积数据，这样来进行数据 的选择。

下面，说明动作的要点。在本实施形态2中，以在每一个扩散码 时间内进行A/D转换器4的采样为例进行说明。象本实施形态2的情 况那样，当扩散码长＞1信息位长时，存储电路6的存储容量必须比1 信息位的存储容量还要大。即，若设A/D转换的量化位数为m位、扩 散码长为(n+α)位(这里，n是把扩散码长作为1位归一化之后的 1信息位长(即相当1信息位的采样次数)，α是超过1信息位长的扩 散码长的部分的长度(即超过1信息位部分的采样次数))，则至少 必须有{m×(n+α)}位的存储容量。

存储电路6输出的输入数据串和移位寄存器9输出的参照数据串 相乘，其α个相乘结果成为1信息位长之外的信息，使加法运算结果 的运算精度下降。因此，加法窗控制电路14通过控制选择电路13内 的各选择器，在作为进行计算的对象的1信息位长以外的地方选择0。 因此，不受α个相乘结果的影响，可以用加法电路10进行加法运算， 可以得到每一个扩散码时间的相关输出。

如上所述，在本实施形态2中，对成为相关处理对象的超过1信 息位长的部分的乘积数据，使用预先设定的表示无输入状态的空数据 来生成乘积数据，并输入至加法电路，所以，不会影响超过1信息位 长部分的相关输出，具有能够进行高精度相关处理的效果。

实施形态3

下面，就本发明的实施形态3进行说明。在本实施形态3中，针 对1信息位长不等于扩散码长的情况(一般，扩散码长＞1信息位长) 进行说明。图4是该实施形态3的数字匹配滤波器的框图。

图中，4～12与图1所示的实施形态1的结构相同，故省略其说 明。16是选择存储电路输出的输入数据或表示无输入状态的空数据 中的任何一种数据的选择电路，对每一个输入数据的输出都设定选择 器。这里，示出将地电平作为空数据进行选择的例子。15是控制选择 电路16的加法窗控制电路，对成为相关处理对象的超过1信息位长的 部分的输入数据，使用空数据来生成输入数据，这样来进行数据的选 择。

下面，说明动作的要点。和实施形态2一样，以在每一个扩散码 时间内进行A/D转换器4的采样为例进行说明。象本实施形态3的情 况那样，当扩散码长＞1信息位长时，存储电路6的存储容量必须比1 信息位的存储容量还要大。即，若设A/D转换的量化位数为m位、扩 散码长为(n+α)位(这里，n是把扩散码长作为1位归一化之后的 1信息位长(即相当1信息位的采样次数)，α是超过1信息位长的扩 散码长部分的长度(即超过1信息位部分的采样次数))，则至少必 须有{m×(n+α)}位的存储容量。

存储电路6输出的输入数据串和移位寄存器9输出的参照数据串 相乘，其α个相乘结果成为1信息位长之外的信息，使加法运算结果 的运算精度下降。因此，加法窗控制电路15通过控制选择电路16内 的各选择器，在作为进行计算的对象的1信息位长以外的地方选择0。 因此，将剩余的α个相乘结果固定在0，不受α个相乘结果的影响， 可以用加法电路10进行加法运算，可以得到每一个扩散码时间的相关 输出。

如上所述，在本实施形态3中，对成为相关处理对象的超过1信 息位长的部分的输入数据，使用预先设定的表示无输入状态的空数据 来生成输入数据，并输入至乘法电路，所以，不会影响超过1信息位 长部分的相关输出，具有能够进行高精度相关处理的效果。

实施形态4

下面，就本发明的实施形态4进行说明。在本实施形态4中，与 实施形态3的情况一样，针对1信息位长不等于扩散码长(一般，扩 散码长＞1信息位长)的情况进行说明。图5是该实施形态4的数字匹 配滤波器的框图。

图中，4～16与图4所示的实施形态3的结构相同，故省略其说 明。17是填空电路，使与成为相关处理对象的超过1信息位长的部分 的其余α位相当的扩散码全部充满表示无输入状态的空数据(0或 1)。

下面，说明动作的要点。和实施形态3一样，以在每一个扩散码 时间内进行A/D转换器4的采样为例进行说明。我们知道，当A/D转 换器4的采样数据是MSB具有符号位且以2的补数形式输出时，即， 在将A/D转换器4输出的符号位作为MSB并变换成2的补数形式之 后存储在存储电路6中的情况下，乘法电路12是由异或门等简单的反 相电路构成的。这时，即使设在存储电路6的输出中的选择电路16对 α个剩余位选择0，相乘结果也不一定为0。因此，将扩散码发生电 路7来的扩散码串输入到填空电路17，与剩余的α位对应将使相乘结 果成为0的位从头开始填入上述扩散码串。填入位根据其结构可以是 0，也可以是1。例如，考虑乘法电路12由异或输出的反相电路构成、 加法电路10将0输入作为空数据对待的情况。这时，当发送侧的扩散 码是00101时，扩散码发生电路7生成00101，选择电路16对剩余位 选择0，填空电路分配的是1。由此，剩余的α个的相乘结果被固定 为0，不受上述相乘结果的影响，可以用加法电路10进行加法运算， 可以得到每一个扩散码时间的相关输出。

如上所述，在本实施形态4中，对成为相关处理对象的超过1信 息位长的部分的参照数据，使用预先设定的表示无输入状态的空数据 来生成参照数据，并输入至乘法电路12，所以，不会影响超过1信息 位长部分的相关输出，具有能够进行高精度相关处理的效果。

实施形态5

下面，就本发明的实施形态5进行说明。在本实施形态5中，针 对在1扩散码时间内进行多次采样的情况进行说明。图6是该实施形 态5的数字匹配滤波器的框图。

图中，4～17与图5所示的实施形态4的结构相同，故省略其说 明。18是循环控制电路，循环输出扩散码和填空用的位，输出次数只 有1扩散码长内的采样次数那么多的次数。

下面，说明动作的要点。考虑接收的时序错开一个比1扩散码时 间还短的时间，一般都知道，这种结构是A/D转换器4以1扩散码时 间的1/2、1/4、1/8、1/16等进行采样的结构。这里，以1/2时的、 即所谓2倍过采样时的例子进行说明。进而示出这种结构的例子，即， 在扩散码发生电路7中生成00101、剩余位是5位，加法电路10将其 作为空数据，所以填空电路全部输出1。扩散码发生电路7输出 “00101”，填空电路17输出“11111”。当将其循环输入控制电路 18时，则变成“00001100111111111111”。将其输入移位寄存器9， 作为参照数据串使用，由此可以得到每1/2扩散码的相关输出。

如上所述，在本实施形态5中，通过循环生成原来的扩散码或空 数据，能够以简单的结构得到与过采样时的相关处理对应的效果。

实施形态6

下面，就本发明的实施形态6进行说明。图7是该实施形态6的 数字匹配滤波器的框图。

图中，4～18与图3、图6所示的实施形态2、5的结构相同， 故省略其说明。19是将移位寄存器9的输出锁存的锁存电路19。在 以下的说明中，把上述锁存电路19的输入、即移位寄存器9的输出作 为第2参照数据串(时间较早的参照数据)，把上述锁存电路19的输 出简单称之为参照数据(时间较晚的参照数据)。20是把上述第2参 照数据串和存储电路6的输出、即输入数据串相乘的第2乘法电路， 21是将上述第2乘法电路20的输出相加的第2加法电路，22是根据 上述第2加法电路21的输出进行判定的判定电路，13是控制第1乘 法电路12的输出的选择电路，根据加法窗控制电路14和上述判定电 路22，选择乘积数据或空数据的任何一方。此外，这里的所谓第1乘 法电路12，是指把因对移位寄存器9输出的锁存而时间上延迟了的参 照数据串和存储电路6的输出相乘的乘法电路。

下面说明动作的要点。移位寄存器9的输出延迟第2加法电路21 和判定电路22工作所要的时间之后，由锁存电路19锁存。当上述加 法运算和判定需比A/D转换器4的采样率长的时间时，需要多级锁存 电路。以下，就上述加法运算和判定所用的时间在1次采样所要的时 间之内的情况、即锁存电路19由1级锁存电路构成的情况进行说明。

将输入锁存电路19的信号(时间较早的参照数据串)输入第2乘 法电路20，与存储电路6的输出相乘。把该相乘结果在第2加法电路 21中相加，将该结果(生成的第2相关值)输入判定电路22。在该判 定电路22中，检测第2相关值或相对于系统事先知道的发送数据的 输入数据以每一个扩散码长的周期或系统所要求的比1扩散码长短的 周期累积第2相关值后的值是否比预先设定的既定值、即参照相关值 小。当检测出是小时，向加法窗控制电路14返回检测结果，停止向锁 存电路19供给时钟信号(不更新锁存数据)。接着向移位寄存器提供 时钟，将新的信息在下一循环(一次采样所要时间后)中提供给第二 加法电路21。此外，判定电路22的输出还输入到第1乘法电路12用 的选择电路13。上述选择电路13在输入表示比某既定值小的信息时 选择空数据0，而且，加法窗控制电路14不改变对上述选择电路13 的控制(窗口位置不变)。由此，在只得到连续比既定值小的相关输 出的状态下，除了存储电路6新存储的位之外，不使第1乘法电路12、 锁存电路19、选择电路13和加法电路10的电位电平在0、1之间变 化，另一方面，还可以正确地得到大于某既定值的相关输出。

如上所述，在本实施形态6中，由于当相关输出小于某规定值时 不使乘法电路12、锁存电路19、选择电路13和加法电路10动作， 所以具有能够实现低功耗的效果。

实施形态7

下面，就本发明的实施形态7进行说明。图8是该实施形态7的 数字匹配滤波器的框图。

图中，4～18与图6所示的实施形态5的结构相同，故省略其说 明。19是将移位寄存器9的输出锁存的锁存电路19。在以下的说明 中，把上述锁存电路19的输入、即移位寄存器9的输出作为第2参照 数据串(时间较早的参照数据)，把上述锁存电路19的输出简单称之 为参照数据(时间较晚的参照数据)。20是把上述第2参照数据串和 存储电路6的输出、即输入数据串相乘的第2乘法电路，21是将上述 第2乘法电路20的输出相加的第2加法电路，22是根据上述第2加 法电路21的输出进行判定的判定电路，23是控制第1加法电路10的 输出的选择电路，根据上述判定电路22，选择加法运算数据或空数据 的任何一方。此外，这里的所谓第1乘法电路12，是指把因对移位寄 存器9输出的锁存而时间上延迟了的参照数据串和存储电路6的输出 相乘的乘法电路。

下面说明动作的要点。移位寄存器9的输出延迟第2加法电路21 和判定电路22工作所要的时间之后，由锁存电路19锁存。当上述加 法运算和判定需比A/D转换器4的采样率长的时间时，需要多级锁存 电路。下面，就上述加法运算和判定所用的时间在1次采样所要的时 间之内的情况、即锁存电路19由1级锁存电路构成的情况进行说明。

将输入锁存电路19的信号(时间较早的参照数据串)输入第2乘 法电路20，与存储电路6的输出相乘。把该相乘结果在第2加法电路 21中相加，将该结果输入判定电路22。在该判定电路22中，检测出 是否比预先设定的既定值、即参照相关值小。当检测出是小时，向乘 法窗控制电路15返回检测结果，停止向锁存电路19供给时钟信号(不 更新锁存数据)。继续向移位寄存器9供给时钟信号，在下一个周期 (1次采样所要的时间后)向第2加法电路20供给新的信息。此外， 因存储电路6用的选择电路16的窗控制不受判定电路22的输出左 右，故判定电路22的输出使用第1加法电路10用的选择电路23控制 是否选择空数据0。由此，在只得到连续比既定值小的相关输出的状 态下，除了存储电路6新存储的位之外，不使第1乘法电路12和锁存 电路19的电位电平在0、1之间变化，另一方面，还可以正确地得到 某既定值以上的相关输出。

如上所述，在本实施形态7中，由于当相关输出在某规定值以下 时不使乘法电路12、锁存电路19动作，所以具有能够实现低功耗的 效果。

实施形态8

下面，就本发明的实施形态8进行说明。图9是该实施形态8的 数字匹配滤波器的框图。

图中，4～23与图8所示的实施形态7的结构相同，故省略其说 明。再有，在本实施形态8中，成为相对于实施形态7的结构、第2 乘法电路20只把移位寄存器9的输出和存储电路6输出的一部分相乘 的结构。

下面，说明动作要点。将输入锁存电路19的信号(时间较早的 参照数据)输入第2乘法电路20、与存储电路6的输出相乘。在第 2加法电路21，将该相乘结果相加，但是，若将上述相乘结果的一 部分相加就可得到有意义的相关输出。例如以下面的情况为例进行 说明，即，在发送侧用64的扩散码将1信息位在宽频带内扩散、当 接收侧的数字匹配滤波器取全部相关时定为64、取全部不相关时定 为-64的条件下，判定电路22判定是否大于上述最大相关值的 1/4、即16的相关值。上述条件是：若设正相关的数为a，则负相 关的数为64-a，故：

+a-(64-a)≥16

所以，a≥40

换言之，在具有24个负相关或具有40个正相关的情况下，没有 必要再进行加法运算。因此，若是进行48个部分相关的结构，如果没 有意义的相关输出是随机的，则可以以1/2以上的概率捡出没有意义 的相关输出。若大于48，则捡出的概率将大幅度地增加。这样，即使 不将第2乘法电路20的全部相乘结果相加，也可以得出十分有意义的 判定结果。

如上所述，在本实施形态8中，由于与实施形态7相比，简化了 第2乘法电路20和第2加法电路21，所以具有能够实现更加低功耗 的效果。

如上所述，若按照本发明，将已采样的多个量化位的输入数据存 储到根据采样所决定的特定的存储空间，不进行移位，而将形成参照 数据串的1位结构的扩散码串移位，由于是这样的结构，所以，用较 少的电路元件就实现了电路方框结构中的每一个采样值数据的移位， 可以减少电路中0、1的电位变化，具有能够实现低功耗的效果。

对成为相关处理对象的超过1信息位长的部分的乘积数据，使用 预先设定的表示无输入状态的空数据来生成乘积数据，并输入至加法 电路，所以，可以除去超过1信息位长部分的影响，具有能够进行高 精度相关处理的效果。

对成为相关处理对象的超过1信息位长的部分的输入数据，使用 预先设定的表示无输入状态的空数据来生成输入数据，并输入至乘法 电路，所以，可以除去超过1信息位长部分的影响，具有能够进行高 精度相关处理的效果。

对成为相关处理对象的超过1信息位长的部分的参照数据，使用 预先设定的表示无输入状态的空数据来生成参照数据，并输入至乘法 电路，所以，可以除去超过1信息位长的部分的影响，具有能够进行 高精度相关处理的效果。

通过循环生成原来的扩散码或空数据，能够以简单的结构得到与 过采样时的相关处理对应的效果。

当相关输出在某规定值以下时不使乘法电路、锁存电路、选择电 路和加法电路动作，所以具有能够实现低功耗的效果。

当相关输出在某规定值以下时不使乘法电路、锁存电路等动作， 所以具有能够实现低功耗的效果。

减少了作为相乘对象的数据串中数据的个数，只使用一部分数 据，简化了第2乘法电路和第2加法电路，所以，具有能够实现更加 低功耗的效果。

作为相乘对象的数据的位数不是所有的位、而是减少了一些位， 只使用一部分位，简化了第2乘法电路和第2加法电路，所以具有能 够实现更加低功耗的效果。