本发明涉及到半导体集成电路器件的制造工艺，更确切地说是涉 及到在整平的层绝缘膜中制作连接孔时，自对准于布线线条(包括栅 电极)和元件隔离区而暴露半导体衬底表面上的半导体区域的技术。

作为第一技术，在例如IEEE Transaction ED-43，No.11(1996)， pp.1864-1869中，描述了在覆盖栅电极的层隔离膜中与栅电极自对准 地制作连接孔的SAC(自对准接触)技术。此处公开了一种技术，其 中的栅电极构造成具有所谓的“多晶-金属结构”，这意味着在低阻多 晶硅膜上通过势垒金属膜层叠一个难熔金属膜，且栅电极上的帽绝缘 膜和栅电极侧壁上的侧壁绝缘膜由氮化硅膜制成。

根据此技术，当要在氧化硅膜组成的层绝缘膜中制作连接孔时， 借助于对其进行相对于氮化硅膜的选择性腐蚀，可以与栅电极自对准 地制作。这就可以无须在栅电极与连接孔之间留出余量，致使能够减 小MISFET的尺寸，以增加待要封装在预定尺寸的芯片中的MISFET 的数目，从而提高集成度。

此处，如从上述第一技术可见，主要过程是元件隔离结构(如所 谓的“沟槽隔离”)，其中，用制作在半导体衬底表面中并埋置有CVD 氧化膜之类的沟槽，来代替由热氧化膜制成的元件隔离绝缘膜。

在上述第一技术的情况下，必须在光刻胶掩模窗口与元件隔离区 之间保留余量，以便在制作连接孔时，掩模窗口不延伸到元件隔离区 上。若光刻胶掩模窗口延伸到了元件隔离区上方，则在腐蚀层隔离膜 时，沟槽中的氧化膜也被腐蚀，从而在半导体区与衬底之间引起导电 的危险。

于是，不言自明，在掩模窗口与元件隔离区之间保留余量，引发 了妨碍减小MISFET尺寸的一个原因。

另一方面，虽然本技术领域还不很清楚，此处将描述一种用来制 作与栅电极自对准而到元件隔离区无须任何余量的连接孔的第二技术 (日本专利申请No.92608/1997)。

在此第二技术中，仅仅由氮化硅膜组成的帽绝缘膜被制作在栅电 极上，并用薄的氮化硅膜涂敷半导体衬底的主表面、栅电极的侧面、 以及帽隔离膜的表面(包括侧面和上表面)。在此第二技术中，首先， 借助于在氧化硅膜制成的层绝缘膜比氮化硅膜更容易被腐蚀掉的条件 下执行腐蚀处理，并在暴露出氮化硅薄膜时，借助于在氮化硅膜比层 绝缘膜更容易被腐蚀掉的条件下执行腐蚀处理，来制作用来暴露半导 体衬底的上述连接孔。根据此第二技术，有可能解决即使在制作于半 导体衬底中的元件隔离区中埋置与层绝缘膜种类相同的氧化硅膜，埋 置在元件隔离区中的氧化硅膜也被腐蚀，以致在制作连接孔时，在半 导体区与衬底之间形成导电的问题。

本发明涉及到上述第二技术的进一步改进，而且，我们已经发现， 上述第二技术有下列问题。

第一问题是上述连接孔形状比增大。根据第二技术，在制作上述 连接孔时，半导体衬底上的薄的氮化硅膜被最后腐蚀，以暴露半导体 衬底的表面。然而，根据上述技术，帽绝缘膜也由氮化硅膜制成，以 致从连接孔暴露出来的帽绝缘膜部分也被腐蚀掉。但当帽绝缘膜被清 除时，待要埋置在连接孔中的导电膜与栅电极之间的绝缘膜被减薄， 使击穿电压降低。另一方面，当帽绝缘膜被完全腐蚀以暴露栅电极时， 在埋置于连接孔中的导电膜与栅电极之间形成导电。因此，必须将帽 绝缘膜加厚到连接孔制作结束后可以在栅电极上形成帽绝缘膜的程 度。由于帽绝缘膜被加厚，从半导体衬底主表面到帽绝缘膜上表面的 高度就变得比原来的大，以致连接孔的形状比增大。这就使得难以制 作连接孔并将导电膜埋置在连接孔中，从而引起连接孔中的电阻增大 和导电不良。

第二问题是，在制作帽绝缘膜之后，帽绝缘膜由于热处理而被刮 去或隆起。在上述第二技术中，必须保持帽绝缘膜的厚度。但根据我 们的研究结果，已经发现，随着帽绝缘膜变厚，在制作帽绝缘膜之后， 热处理引起的帽绝缘膜的分离或膨胀问题变得更为严重。另一方面， 根据我们的研究结果，还已经发现，当栅电极材料(特别是帽绝缘膜 接触部分的材料)是难熔金属膜时，问题是严重的。

另一方面，根据本发明，我们已经研究了SAC技术的现有技术的 例子，并发现了日本专利公开No.316313/1996和日本专利公开 No.125141/1996。

在第一研究技术出版物的图1中，示出了一种工艺，其中：在栅 电极上制作氧化硅组成的偏移绝缘膜；然后淀积氮化硅膜并回腐蚀； 在栅电极的侧壁上制作氮化硅膜侧壁；满铺淀积薄的氮化硅膜和层绝 缘膜；在设定对薄的氮化硅膜和侧壁的高腐蚀选择比的条件下，对层 绝缘膜进行腐蚀；再对接触孔底部的薄的氮化硅膜进行腐蚀以暴露衬 底。

由于氧化硅膜与氮化硅膜之间的腐蚀选择比无法达到无穷大，故 根据第一研究技术，在各个栅电极之间的层绝缘膜被腐蚀时，各个栅 电极上的薄的氮化硅膜也被腐蚀。这就使这一薄的氮化硅膜必须具有 直到层绝缘膜的腐蚀处理结束时仍然能够保存下来的厚度。

另一方面，在第二研究技术的出版物的图3-6中，公开了一种制 作与栅电极自对准的连接孔的工艺。在此技术中，在栅电极上制作氧 化硅膜；然后满铺淀积氧化硅膜和氮化硅膜；在其对氮化硅膜的选择 比高的条件下，对BPSG膜即层绝缘膜进行腐蚀；然后在氮化硅膜的 腐蚀速率比BPSG膜的腐蚀速率高的条件下，腐蚀氮化硅膜；再腐蚀 氧化硅膜以形成侧壁。

然而，与上述第一研究技术相似，根据此第二研究技术，在各个 栅电极之间的层绝缘膜被腐蚀时，各个栅电极上的氮化硅膜也被腐蚀。 这就使这一氮化硅膜必须具有直到层绝缘膜的腐蚀处理结束时仍然能 够保存下来的厚度。

因此，本发明的目的是提供一种能够降低连接孔的形状比的技术。

本发明的另一目的是提供一种能够防止帽绝缘膜在制作之后发生 分离或隆起的技术。

从参照附图进行的下列描述中，本发明的上述和其它目的以及新 颖特点将变得明显。

下面简要描述此处公开的本发明的典型代表。

根据本发明，提供了一种制造半导体集成电路器件的工艺。此工 艺包含下列步骤：

(a)用第一导电膜、第一绝缘膜和第二绝缘膜，按所述顺序相继 涂敷半导体衬底，并对其进行图形化以形成多个第一导电膜图形；

(b)在步骤(a)之后的半导体衬底上、第一导电膜图形的侧壁 上、以及第二绝缘膜上，制作第三绝缘膜，并在第三绝缘膜上制作第 四绝缘膜；

(c)在步骤(b)之后，在第四绝缘膜上，制作具有多个第一导 电膜图形的相邻图形之间的第一窗口的掩模，并在第四绝缘膜比第三 和第二绝缘膜更容易被腐蚀掉的条件下，对从掩模第一窗口暴露的第 四绝缘膜进行腐蚀，以便在第四绝缘膜中形成第二窗口；以及

(d)在步骤(c)之后，在第三绝缘膜比第一绝缘膜和第四绝缘 膜更容易被腐蚀掉的条件下，对从第四绝缘膜的第二窗口暴露的第三 绝缘膜进行各向异性腐蚀，以便在相邻的各个第一导电膜图形之间的 第三绝缘膜中形成暴露半导体衬底上表面的第三窗口。

图1俯视平面图示出了根据本发明一个实施例制作了DRAM的整 个半导体芯片。

图2是图1的DRAM的等效电路图。

图3是半导体衬底主要部分的剖面图，示出了图1的DRAM的存 储器阵列和外围电路的分立部分。

图4是半导体衬底的示意俯视平面图，示出了图1的DRAM的存 储器阵列部分。

图5(a)是沿图4中A-A线的主要部分的放大剖面图，而图5(b) 是沿B-B线的主要部分的放大剖面图。

图6是半导体衬底主要部分的剖面图，示出了制造图1的DRAM 的工艺。

图7是半导体衬底主要部分的剖面图，示出了图6之后的DRAM 制造工艺。

图8是半导体衬底主要部分的剖面图，示出了图7之后的DRAM 制造工艺。

图9是半导体衬底主要部分的剖面图，示出了图8之后的DRAM 制造工艺。

图10是半导体衬底主要部分的剖面图，示出了图9之后的DRAM 制造工艺。

图11是半导体衬底主要部分的剖面图，示出了根据本发明另一个 实施例的制造DRAM的工艺。

图12是半导体衬底主要部分的剖面图，示出了图10之后的DRAM 制造工艺。

图13是半导体衬底主要部分的剖面图，示出了图12之后的DRAM 制造工艺。

图14是半导体衬底主要部分的剖面图，示出了图13之后的DRAM 制造工艺。

图15是半导体衬底主要部分的剖面图，示出了图14之后的DRAM 制造工艺。

图16是半导体衬底主要部分的剖面图，示出了图15之后的DRAM 制造工艺。

图17是半导体衬底主要部分的剖面图，示出了图16之后的DRAM 制造工艺。

图18(a)是图17制造步骤时，对应于图4中A-A线的半导体衬 底主要部分的放大剖面图，而图18(b)是图17制造步骤时，对应于 图4中B-B线的半导体衬底主要部分的放大剖面图。

图19是半导体衬底主要部分的剖面图，示出了图17之后的DRAM 制造工艺。

图20是图19制造步骤时，半导体衬底主要部分的放大剖面图。

图21是图19制造步骤时，沿横切图20的方向的半导体衬底主要 部分的剖面图。

图22是图19制造步骤时，半导体衬底主要部分的放大俯视图。

图23是半导体衬底主要部分的剖面图，示出了图19之后的DRAM 制造工艺。

图24(a)是图23制造步骤时，对应于图4中A-A线的半导体衬 底主要部分的放大剖面图，而图24(b)是图23制造步骤时，对应于 图4中B-B线的半导体衬底主要部分的放大剖面图。

图25是半导体衬底主要部分的剖面图，示出了图23之后的DRAM 制造工艺。

图26(a)是图25制造步骤时，对应于图4中A-A线的半导体衬 底主要部分的放大剖面图，而图26(b)是图25制造步骤时，对应于 图4中B-B线的半导体衬底主要部分的放大剖面图。

图27是图25制造步骤时，半导体衬底主要部分的放大俯视平面 图。

图28是半导体衬底主要部分的剖面图，示出了图25之后的DRAM 制造工艺。

图29是半导体衬底主要部分的剖面图，示出了图28之后的DRAM 制造工艺。

图30是半导体衬底主要部分的剖面图，示出了图29之后的DRAM 制造工艺。

图31是半导体衬底主要部分的剖面图，示出了图30之后的DRAM 制造工艺。

图32是半导体衬底主要部分的剖面图，示出了图31之后的DRAM 制造工艺。

图33是半导体衬底主要部分的剖面图，示出了图32之后的DRAM 制造工艺。

图34是图33制造步骤时，半导体衬底主要部分的放大俯视平面 图。

图35是半导体衬底主要部分的剖面图，示出了图33之后的DRAM 制造工艺。

图36(a)是图35制造步骤时，对应于图4中A-A线的半导体衬 底主要部分的放大剖面图，而图36(b)是图35制造步骤时，对应于 图4中B-B线的半导体衬底主要部分的放大剖面图。

图37是半导体衬底主要部分的剖面图，示出了图35之后的DRAM 制造工艺。

图38是半导体衬底主要部分的剖面图，示出了图37之后的DRAM 制造工艺。

图39是半导体衬底主要部分的剖面图，示出了图38之后的DRAM 制造工艺。

图40是半导体衬底主要部分的剖面图，示出了图39之后的DRAM 制造工艺。

图41是半导体衬底主要部分的剖面图，示出了图40之后的DRAM 制造工艺。

图42是半导体衬底主要部分的剖面图，示出了图41之后的DRAM 制造工艺。

图43是半导体衬底主要部分的剖面图，示出了图42之后的DRAM 制造工艺。

图44是半导体衬底主要部分的剖面图，示出了图43之后的DRAM 制造工艺。

图45是半导体衬底主要部分的剖面图，示出了图44之后的DRAM 制造工艺。

图46是半导体衬底主要部分的剖面图，示出了图45之后的DRAM 制造工艺。

图47是半导体衬底主要部分的剖面图，示出了图46之后的DRAM 制造工艺。

图48是半导体衬底主要部分的剖面图，示出了图47之后的DRAM 制造工艺。

图49是半导体衬底主要部分的剖面图，示出了图48之后的DRAM 制造工艺。

图50是半导体衬底主要部分的剖面图，示出了图49之后的DRAM 制造工艺。

图51是半导体衬底主要部分的剖面图，示出了图50之后的DRAM 制造工艺。

图52(a)是当帽绝缘膜仅仅由氮化硅膜组成时，在制作连接孔 的步骤之后的部分半导体衬底的剖面图，而图52(b)是沿横切方向 的部分半导体衬底的剖面图。

图53是当帽绝缘膜仅仅由氮化硅膜组成，但氮化硅膜不制作在半 导体衬底上时，在制作连接孔的步骤之后的部分半导体衬底的剖面图。

下面参照附图，结合其实施例来详细描述本发明。(此处，在所有 描述实施例的附图中，借助于使用共同的参考号来表示具有相同的功 能的元件而略去其重复的描述。)

图1是具有根据本实施例的DRAM的半导体芯片的整个俯视平面 图。如所示，在由单晶硅制成的半导体芯片1A的主表面上，沿X方 向(即沿半导体芯片1A的长边方向)和沿Y方向(即沿半导体芯片 1A的短边方向)，大量存储器阵列MARY排列成矩阵形状。读出放大 器SA排列在沿X方向彼此相邻的存储器阵列MARY之间。在半导体 芯片1A主表面的中心部分处，排列着字驱动器WD、诸如数据线选 择电路的控制电路、输入/输出电路、键合焊点等等。

图2是上述DRAM的等效电路图。如所示，组成此DRAM的存 储器阵列(MARY)被构造成包括：多个沿行方向延伸的字线WL (WLn-1，WLn，WLn+1，…)；多个沿列方向延伸的位线BL；以 及排列在它们的交点处的多个存储器单元(MC)。用来存储一位信息 的一个存储器单元被构造成包括一个信息储存电容元件C和一个与电 容元件C串联连接的存储器单元选择MISFET Qs。存储器单元选择 MISFET Qs的源和漏中一个被电连接到信息储存电容元件C，而另一 个被电连接到位线BL。字线WL的一端被连接于字驱动器WD，而 位线BL的一端被连接于读出放大器SA。

图3是半导体衬底主要部分的剖面图，示出了DRAM的存储器阵 列和外围电路的分立部分；图4是半导体衬底的示意俯视平面图，示 出了部分存储器阵列；图5(a)是沿图4中A-A线的放大剖面图，示 出了存储器阵列的接触孔部分；而图5(b)是沿B-B线(即横切位线 接触孔的线)和沿横切图5(a)的方向的放大剖面图(虽然略去了信 息储存电容元件C)。此处，图4仅仅示出了构成存储器单元的导电层 (除平板电极外)，而没有示出导电层与待要制作在存储器单元上的布 线线条之间的绝缘膜。

DRAM的存储器单元制作在由p型单晶硅制成的半导体衬底1(即 半导体芯片)的主表面上形成的p型阱2中。制作存储器单元的区域 (即存储器阵列)的p型阱2，通过制作在其下方的n型半导体区3 而与半导体衬底1电隔离，以便防止噪声从制作在半导体衬底1的另 一个区域中的输入/输出电路等处侵入。

存储器单元被构造成具有叠层结构，其中的信息储存电容元件C 被安排在存储器单元选择MISFET Qs上。在图4中，此存储器单元 选择MISFET Qs由n沟道型构成，并制作在由沿X方向(即列方向) 直线延伸的细长岛状图形构成的有源区L中。在每个有源区L中，共 用一个源和漏(即n型半导体区9)的二个存储器单元选择MISFET Qs，被制作成沿X方向彼此相邻。

包围有源区L的元件隔离区，由制作在p型阱2中的元件隔离沟 槽6构成。在元件隔离沟槽6中，埋置有氧化硅膜5，其表面被整平 到与有源区L的表面的高度基本上相同。简而言之，建立了沟槽隔离。 由这些元件隔离沟槽6这样形成的元件隔离区，在有源区L的端部处 不形成鸟嘴，以致比用LOCOS(即局部硅氧化)方法制作成具有相 等尺寸的元件隔离区(即场氧化膜)来说，具有更大的有效面积。换 言之，用元件隔离沟槽6形成的元件隔离区，由于能够用比场氧化膜 结构的情况下小到能够消除不能有效地起元件隔离作用的鸟嘴这种程 度的面积来实现元件隔离，从而能够改进元件集成度。

存储器单元选择MISFET Qs主要由栅绝缘膜7、栅电极8A、以 及一对形成源和漏的n型半导体区9和9构成。此栅绝缘膜7由氧化 硅制成，其厚度为例如约为8nm。

存储器单元选择MISFET Qs的(由第一导电膜图形组成的)栅 电极8A与字线WL集成制作，并各自以相等的宽度和相等的间距沿 Y方向直线延伸。栅电极8A(即字线WL)的宽度(亦即栅长度)和 二个相邻的栅电极8A(即字线WL)的间距二者基本上等于照相分辨 极限所决定的最小制作尺寸。此处，典型的栅电极8A宽度和二个相 邻的栅电极8A之间的间距约为220nm。

栅电极8A具有多晶-金属结构，此多晶-金属结构(poly-metal structure)构造成例如包括：掺有P(磷)之类杂质的低阻多晶硅膜； 多晶硅膜上的由WN(氮化钨)之类组成的势垒金属膜；以及势垒金 属膜上的由W(钨)膜组成的难熔金属膜之类。多晶-金属结构组成 的栅电极8A(即字线WL)具有比多晶硅膜或多硅化物(polycide) 膜组成的栅电极更低的电阻(薄层电阻为1-2Ω/□)，以致能够降低字 线中的信号延迟。结果，能够改进DRAM的存取速率。另一方面，能 够增加待要连接到一个字线WL的存储器单元的数目，从而减小整个 存储器区域所占据的面积，因而减小半导体芯片的尺寸。在此实施例 中，例如能够将512个存储器单元连接到字线WL。比之字线WL连 接256个存储器单元的情况，这可以减小大约6-10％的半导体芯片尺 寸。结果，能够提高生产成品率，从而使DRAM成本下降。另一方面， 若不改变半导体芯片的尺寸，则能够改进元件的集成度。此处，栅电 极8A的最下层，亦即多晶硅膜的厚度约为例如100nm；上方氮化钨 膜的厚度约为例如5nm；而上方钨膜的厚度约为例如50-100nm。

DRAM的外围电路构造成包括n沟道MISFET Qn和p沟道 MISFET Qp。n沟道MISFET Qn制作在p型阱2中，且主要由栅绝 缘膜7、栅电极8B、以及形成源和漏的一对n+型半导体区10和10构 成。另一方面，p沟道MISFET Qp制作在n型阱4中，且主要由栅 绝缘膜7、栅电极8C、以及形成源和漏的一对p+型半导体区11和11 构成。(第一导电膜图形组成的)栅电极8B和8C构造成具有与栅电 极8A(即字线WL)相同的多晶-金属结构。构成外围电路的n沟道 MISFET Qn和p沟道MISFET Qp根据存储器单元那样的宽松设计 规则(looser design rule)来制造。在外围电路区中的各个MISFET 中，由于要求具有高的速度，故在栅绝缘膜7处将MISFET制作成厚 度约为例如4nm，这比存储器单元阵列中的MISFET的栅氧化膜更薄。

在存储器单元选择MISFET Qs的栅电极8A(即字线WL)上， 制作有帽绝缘膜12。在本实施例中，此帽绝缘膜12由制作在栅电极8A 上的氧化硅膜(即第一绝缘膜)12a以及制作在氧化硅膜12a上的氮 化硅膜(即第二绝缘膜)12b组成的叠层膜(也称为“叠层帽”)构成。 此氧化硅膜12a的厚度约为例如100nm，而氮化硅膜12b的厚度约为 40nm。然而，这些氧化硅膜12a和氮化硅膜12b的厚度应该不局限于 此，而是可以做各种修正。下面将详细描述这些膜的厚度。

氧化硅膜12a具有例如下列第一至第三功能。第一功能是减轻热 处理步骤引起的氮化硅膜12b的薄膜收缩，致使能够抑制帽绝缘膜12 制作之后可能由热处理引起的帽绝缘膜12的分离。

第二功能是，在稍后描述的接触孔制作时用作腐蚀停止层。结果， 在制作接触孔时，氧化硅膜12a不被腐蚀掉太多，以致能够保持其厚 度，从而改善接触孔中导电膜与栅电极8A之间的击穿电压。另一方 面，能够减薄形成帽绝缘膜12的氮化硅膜12b。因此，能够减小制作 氮化硅膜12b之后热处理引起的氮化硅膜12b的体积膨胀，从而抑制 氮化硅膜12b的分离。另一方面，由于能够减薄氮化硅膜12b，故能 够降低从半导体衬底1主表面到帽绝缘膜12上表面的高度，从而减小 上述接触孔的形状比。

第三功能是用作栅电极8A中钨膜的钝化膜。结果，能够防止栅电 极8A的钨薄膜在制造半导体集成电路器件的工艺中被氧化。另一方 面，在制作氧化硅膜12a之后，能够减少对制造工艺过程中栅电极的 钨膜氧化的考虑，从而放宽DRAM的制造条件或环境条件。

另一方面，形成帽绝缘膜12的氮化硅膜12b具有例如下列第一至 第三功能。第一功能是，在制作上述接触孔时用作腐蚀停止层。第二 功能是，在栅电极侧面和帽绝缘膜12侧壁上制作侧壁间隔时用作腐蚀 停止层。利用此第一和第二功能，能够按准确位置制作精细的接触孔 而没有任何短路麻烦。第三功能是，在制作栅电极时用作腐蚀掩模。 在处理栅电极时，利用氮化硅膜12b作为腐蚀掩模，能够改进图形制 作精度，从而在使用光刻胶膜时减少异物的产生。

在此半导体衬底1上的存储器阵列中，制作薄的氮化硅膜(即第 三绝缘膜)13，以覆盖帽绝缘膜12的表面、栅电极8A(即字线WL) 的侧面、以及半导体衬底1的上表面。制作氮化硅膜13以反映衬底的 台阶，且使其厚度约为例如50nm。然而，此氮化硅膜13的厚度不应 该局限于50nm，而是可以更大。此厚度希望尽可能小，以便相邻的栅 电极8A可以不完全埋置在氮化硅膜13中。简而言之，氮化硅膜13 的厚度应该小于彼此相邻的栅电极8A之间的距离的一半。此处，氮 化硅膜13不直接与半导体衬底1接触，而是在半导体衬底1的上表面 与氮化硅膜13之间有一个薄的氧化膜。

另一方面，在外围电路的MISFET的各个栅电极8B和8C上， 制作有帽绝缘膜12。此帽绝缘膜12也有与前述相同的叠层帽结构。 然而，在外围电路区中，由氮化硅膜13组成的侧壁间隔13s被制作在 栅电极8B和上方帽绝缘膜12的侧壁上以及栅电极8C和上方帽绝缘 膜12的侧壁上。

如以下将要描述的那样，存储器阵列的帽绝缘膜12和氮化硅膜13 被用作在存储器单元选择MISFET Qs的源和漏(即n型半导体区9 和9)上自对准制作接触孔时的腐蚀停止层。另一方面，外围电路的 侧壁间隔13s被用来制作n沟道MISFET Qn的源和漏中的以及p沟 道MISFET Qp的源和漏中的轻掺杂区和重掺杂区。

在存储器单元选择MISFET Qs上、n沟道MISFET Qn上、以及 p沟道MISFET Qp上，分别制作SOG(旋涂玻璃)膜(即第四绝缘 膜)16。另一方面，在此SOG膜16上，制作二层氧化硅膜(即第四 绝缘膜)17和18，其中的上层氧化硅膜18被整平成整个半导体衬底 1上具有基本上同一高度的表面。

在形成存储器单元选择MISFET Qs的源和漏的成对的n型半导 体区9和9上，制作通过氧化硅膜18和17以及SOG膜16延伸的接 触孔19和20。在这些接触孔19和20中，埋置由掺有n型杂质(例 如P(磷))的低阻多晶硅膜构成的栓21。二个对着的栅电极8A(即 字线WL)中的一个的侧壁的氮化硅膜13与另一个的侧壁的氮化硅膜 13之间的间距，确定了接触孔19和20的各个底部沿X方向的直径。 简而言之，接触孔19和20在与栅电极8A(即字线WL)的间距自对 准的情况下被制作。而且，在此实施例中，帽绝缘膜12的氧化硅膜12a 的上角(即氧化硅膜12a的侧面与上表面相交的部分)及其附近，从 接触孔19和20的内部暴露(如图5(a)所示)。当帽绝缘膜12仅仅 由氮化硅膜组成时，在稍后描述的制作接触孔19和20的时候，清除 对应于此上角的部分。结果，栅电极8A侧面上的氮化硅膜13的上部 也被刮成较低的高度。此时，当帽绝缘膜被刮去太多时，就引起击穿 电压缺陷。另一方面，若栅电极的上表面被暴露，则出现短路缺陷， 因此，必须将帽绝缘膜加厚到能够消除这种缺陷的程度。在本实施例 中，由于在制作接触孔19和20时能够留下氧化硅膜12a的上角部分， 故能够在上角部分及其附近保持绝缘膜的厚度，从而改善其击穿电压。

在成对的接触孔19和20中，用来连接信息储存电容元件C的接 触孔20的Y方向直径小于有源区L的直径。另一方面，用来连接位 线BL的接触孔19(亦即二个存储器单元选择MISFET Qs共用的n 型半导体区9中的接触孔)的Y方向直径大于有源区L的直径。简而 言之，接触孔19制作成(上端部分的)Y方向直径大于X方向直径 的通常矩形的俯视平面图形，并局部延伸在有源区L外面的元件隔离 沟槽6上(如图4和5所示)。从接触孔19和20暴露的元件隔离区的 上表面通常具有平坦的上表面。由于接触孔19制作在这种图形中，故 当要通过接触孔19中的栓21电连接位线BL和n型半导体区9时， 没有必要局部放大位线BL的宽度并使它们延伸到远达有源区L上， 且没有必要沿位线BL方向局部延伸有源区L，以致能够减小存储器 单元的尺寸。

在氧化硅膜18上，制作氧化硅膜28。在接触孔19上的这一氧化 硅膜28中，制作其中埋置有按顺序由Ti膜、TiN膜和W膜层叠而成 的导电膜组成的栓35的通孔22。在通孔22下方的埋置在接触孔19 中的栓35与栓21之间的界面中，制作由形成部分栓35的Ti膜与形 成栓21的多晶硅膜之间的反应生成的TiSi2(硅化钛)层37。通孔22 分布在离开有源区L的元件隔离沟槽6上。

在氧化硅膜28上，制作位线BL。这些位线BL排列在元件隔离 沟槽6上，并以相等的宽度和相等的间距沿X方向直线延伸。位线BL 由W(钨)膜制成，并通过制作在氧化硅膜28中的通孔22和通过制 作在下方绝缘膜(即氧化硅膜28、18和17、SOG膜16以及栅绝缘膜 7)中的接触孔19，被电连接到存储器单元选择MISFET Qs的源和漏 中的一个(即由二个存储器单元选择MISFET Qs共用的n型半导体 区9)。另一方面，位线BL的间距被尽可能加宽，以便能够尽可能减 小相邻位线BL之间的寄生电容。

由于为了减小寄生电容而加大了位线BL的间距，故在读出储存 在信息储存电容元件C中的电荷(即信息)时，即使减小了存储器单 元的尺寸，也能够提高信号电压。另一方面，借助于加大位线BL的 间距，能够充分地保持待要制作在稍后所述的位线BL的间距区中的 通孔48(即用来连接信息储存电容元件C和接触孔20的通孔)的窗 口余量，致使位线BL和通孔48，即使在减小了存储器单元尺寸时， 也能够可靠地防止任何短路。

而且，借助于用金属(W)来制作，位线BL能够将其薄层电阻 降低到大约2Ω/□，致使能够高速读出和写入信息。另一方面，可以 在同一步骤中同时制作位线BL和稍后描述的布线线条23-26，致使能 够简化DRAM的制造工艺。另一方面，借助于使金属(W)构成的位 线BL具有高抗热性和抗电迁移性，即使其宽度被小型化时，也能够 可靠地防止位线BL破裂。

在外围电路的氧化硅膜28上，制作第一布线线条23-26。这些布 线线条23-26由与位线BL相同的导电材料(W)制成，并如下所述， 与制作位线BL的步骤同时制作。布线线条23-26通过制作在氧化硅 膜28、18和17、以及SOG膜16中的接触孔30-34，电连接于外围电 路的MISFET(即n沟道MISFET Qn和p沟道MISFET Qp)。

在用来连接外围电路的MISFET和布线线条23-26的接触孔30-34 中，埋置按顺序由Ti膜、TiN膜和W膜层叠而成的导电膜组成的栓35。 另一方面，在这些接触孔30-34中，制作在外围电路的MISFET的源 和漏(即n+型半导体区10和p+型半导体区11)上的接触孔(30-33)， 具有由形成部分栓35的Ti膜与半导体衬底1(Si)之间的反应而形成 在其底部的TiSi2层37，从而降低了栓35与源和漏(即n+型半导体区 10和p+型半导体区11)之间的接触电阻。

在位线BL和第一层布线线条23-26上，分别制作上面覆盖SOG 膜39的氧化硅膜38。此SOG膜39在整个半导体衬底1上被整平成 基本上相等的高度。

在存储器阵列的SOG膜39上，制作上面覆盖信息储存电容元件 C的氮化硅膜44。此信息储存电容元件C构造成包括下电极(即储存 电极)45、上电极(即平板电极)47和制作在其间的Ta2O5(氧化钽) 膜46。下电极45由例如掺P(磷)的低阻多晶硅膜组成，而上电极47 由例如TiN膜组成。

信息储存电容元件C的下电极45制作在沿图4中的X方向直线 延伸的细长图形中。下电极45通过埋置在经由氮化硅膜44、SOG膜 39以及下方氧化硅膜38和28延伸的通孔48中的栓49，与接触孔20 中的栓21电连接，并通过栓21进一步与存储器单元选择MISFET Qs 的其它源和漏(即n型半导体区9)电连接。制作在下电极45与接触 孔20之间的通孔48被制成具有比最小制作尺寸更小的直径(例如0.14 μm)，以便确保防止与位线BL或下方的栓35短路。埋置在通孔48 中的栓49由例如掺P(磷)的低阻多晶硅膜制成。

在外围电路的SOG膜上，制作氧化硅膜50，其厚度大，以便高 度基本上等于信息储存电容元件C的下电极45的高度。由于外围电 路的氧化硅膜50具有如此大的厚度，故待要制作在信息储存电容元件 C上的层绝缘膜56的表面在存储器阵列和外围电路处具有基本上相同 的高度。

在信息储存电容元件C上，制作其上覆盖第二层布线线条52和53 的层绝缘膜56。层绝缘膜56由氧化硅膜组成，而第二层布线线条52 和53由主要由Al(铝)组成的导电膜构成。制作在外围电路中的第 二层布线线条53，通过制作在下方绝缘膜(即层绝缘膜56、氧化硅膜 50、SOG膜39和氧化硅膜38)中的通孔54，与第一层布线线条26 电连接。在通孔54中，埋置由例如Ti膜、TiN膜和W膜组成的栓55。

在第二层布线线条52和53上，制作其上覆盖第三层布线线条57、 58和59的第二层绝缘膜63。层绝缘膜63由氧化硅基绝缘膜(例如由 氧化硅膜、SOG膜和氧化硅膜组成的三层结构绝缘膜)构成，并与第 二层布线线条52和53相似，第三层布线线条57、58和59由主要由 Al制成的导电膜构成。

第三层字线58通过制作在下方层绝缘膜63和56中的通孔60， 与信息储存电容元件C的上电极47电连接，而外围电路的第三层布 线线条59，通过制作在下方层绝缘膜63中的通孔61，与第二层布线 线条53电连接。在这些通孔60和61中，埋置由Ti膜、TiN膜和W膜组成的栓62。

此处参照图5来描述上述帽绝缘膜12的氧化硅膜12a和氮化硅膜 12b的厚度。此处，图5的参考号D表示SOG膜16从半导体衬底1 上的氮化硅膜13的上表面到栅电极8A上的氮化硅膜13的上表面的 厚度。

首先，下面描述氮化硅膜12b的厚度。此氮化硅膜12b在制作接 触孔19和20时，需要起到腐蚀停止层的作用。具体地说，在SOG膜 16的部分厚度D被腐蚀掉以便开凿接触孔19和20时，此氮化硅膜12b 和13必须不被清除。因此，忽略过腐蚀，必须满足关系D/第一选择 比＜氮化硅膜12b的厚度+氮化硅膜13的厚度。此处假设厚度D＝氮 化硅膜12b的厚度+氧化硅膜12a的厚度+栅电极8A的厚度，且第 一选择比最小可以约为8。若将这些引入上述关系，则此关系可表示 为：氮化硅膜12b的厚度+氮化硅膜13的厚度＞(氮化硅膜13的厚 度+氧化硅膜12a的厚度+栅电极8A的厚度)/8。第一选择比是SOG 膜16以及绝缘膜17和18的腐蚀速率对氮化硅膜12b的腐蚀速率之比 值。

以下描述氧化硅膜12a的厚度。此氧化硅膜12a在清除氮化硅膜 13以便形成接触孔19和20时，必须起腐蚀停止层的作用。因此，忽 略过腐蚀，必须满足关系：氧化硅膜12a的厚度＞(氮化硅膜13的厚 度/第二选择比)。此处，第二选择比是氮化硅膜的腐蚀速率对氧化硅 膜的腐蚀速率的比值，且当氧化硅膜12a由等离子体TEOS(四乙基 氧硅烷)构成时，此比值约为3。若将此比值引入上述关系，则此关 系可表示为：氧化硅膜12a的厚度＞(氮化硅膜13的厚度/3)。

下面按步骤的顺序来描述这样构造的DRAM的制造工艺。

首先，如图6所示，在由电阻率约为10Ωcm的p型单晶硅制成 的半导体衬底(在此阶段即半导体晶片)的主表面的元件隔离区中， 制作元件隔离沟槽6。这些元件隔离沟槽6是用对半导体衬底1的表 面进行腐蚀以形成深度约为300-400nm的沟槽、用CVD方法在包括 沟槽内部的半导体衬底1上淀积氧化硅膜5、并用化学机械抛光(CMP) 方法对氧化硅膜5进行回抛光的方法制作的。

接着，如图7所示，借助于用例如P(磷)离子在用来形成存储 器单元的区域(即存储器阵列)中对半导体衬底1进行掺杂的方法， 制作n型半导体区3。然后，借助于用例如B(硼)对存储器阵列和 外围电路的部分区域(用来形成n沟道MISFET Qn的区域)进行掺 杂的方法，制作p型阱2，并借助于用例如P(磷)对其余部分(用来 形成p沟道MISFET Qp的部分)进行掺杂的方法，制作n型阱4。

然后，借助于利用用来调节MISFET的阈值电压的BF2(氟化硼) 之类的杂质对p型阱2和n型阱4进行掺杂、用HF(氢氟酸)基清 洗液清洗p型阱2和n型阱4的各个表面、以及对半导体衬底1进行 湿法氧化的方法，在p型阱2和n型阱4的各个表面上制作厚度约为 8nm的清洁的栅绝缘膜7。

接着，如图8所示，用CVD方法在半导体衬底1上，淀积厚度约 为100nm的借助于用P(磷)之类的杂质对栅绝缘膜7进行掺杂而得 到的多晶硅膜(即第一导电膜)8s。

然后，用轻度腐蚀处理方法清除天然氧化膜，再用溅射方法，在 多晶硅膜8s上淀积例如由厚度约为5nm的由WN(氮化钨)膜组成 的势垒金属膜(即第一导电膜)8bm和厚度约为100nm的由W(钨) 膜组成的难熔金属膜(即第一导电膜)8m。此处，势垒金属膜8bm 用作势垒层，用来防止W膜与多晶硅膜在高温热处理时发生反应而在 其间界面中形成高阻硅化物层。此势垒金属膜8bm可以由例如TiN(氮 化钛)膜构成。

之后，用采用TEOS气体的等离子体CVD方法，在难熔金属膜8m 上淀积例如厚度约为100nm的氧化硅膜12a。由于可以在制造室中于 低温(例如大约400℃)下夹杂很少氧而进行膜化处理，致使难以氧 化难熔金属膜8m，故使用等离子体CVD方法来处理氧化硅膜12a的 淀积。此处，可以用大约400℃的热CVD方法来制作氧化硅膜12a。 为了防止难熔金属膜8m被氧化，借助于将诸如TEOS气体或硅烷气 体(SiH4)之类的含硅气体引入处理室，然后将含氧的气体引入处理 室，或者如上面所规定的那样，将含硅的气体和含氧的气体同时引入 处理室，来执行这一修正。在淀积氧化硅膜12a的步骤之后，可以执 行制造工艺而不太考虑难熔金属膜8m的氧化问题，致使能够放宽制 造和环境条件，从而方便制造工艺。

在此实施例中，在涂敷氧化硅膜12a之后，在例如氮气氛中，于 800℃下，对半导体衬底1进行大约1分钟的热处理。这使得有可能减 弱难熔金属膜8m或势垒金属膜8bm中的应力，并使势垒金属膜8bm 致密，从而改善抗清洗能力。

除非进行热处理以使势垒金属膜8bm致密，否则，在帽绝缘膜制 作步骤之后的轻度氧化之前的清洗处理时，势垒金属膜8bm会被腐蚀 掉，从而引起难熔金属膜8m被分离的问题。这使得必须至少在清洗 处理之前进行热处理。但在帽绝缘膜仅仅由氮化硅组成的技术的情况 下，从防止难熔金属膜8m被氧化的观点看，避免在其刚刚涂敷之后 对难熔金属膜8m进行热处理是可取的。在此技术中，在涂敷帽绝缘 膜的氮化硅膜之后，对此氮化硅膜进行热处理。但若此氮化硅膜很厚， 则出现氮化硅膜被分离的问题。这一分离的原因是难熔金属膜8m的 热膨胀系数比绝缘膜大一个数量级或更多。当氮化硅膜变厚时，此分 离问题变得更为严重。这是由于氮化硅膜使更厚的膜的体积变化更大。

然后，用例如厚度约为100-150nm的氮化硅膜12b涂敷于氧化硅 膜12a上。等离子体CVD方法、低压CVD方法或PECVD方法是典 型的制作氧化硅膜12a的方法。当用低压CVD方法制作氮化硅膜12b 时，能够改善其质量。另一方面，由于已经用氧化硅膜12a涂敷并保 护了难熔金属膜8m的表面，故能够制作氮化硅膜12b而不必太考虑 难熔金属膜8m的氧化，致使在制作氮化硅膜12b时能够放宽诸如装 料密封室中的抽气条件之类的制造和环境条件。

之后，在氮化硅膜12b上，制作用来形成栅电极的光刻胶图形R1。 利用采用例如波长为248nm的KrF准分子激光器的曝光技术和移相 技术，来制作这一用来制作存储器单元选择MISFET Qs的栅电极8A (即字线WL)的光刻胶图形R1。然后，如图9所示，光刻胶图形R1 被用作腐蚀处理以形成具有栅电极形状(即存储器单元阵列中的字线 形状)的氮化硅膜12b的腐蚀掩模。这一腐蚀处理采用例如氟基气体。

然后，清除光刻胶图形R1，并如图10所示，用图形化了的氮化 硅膜12b作为腐蚀掩模，对氧化硅膜12a、难熔金属膜8m、势垒金属 膜8bm和多晶硅膜8s进行图形化，以便在栅绝缘膜7上形成栅电极8A (即字线WL)、栅电极8B和8C以及帽绝缘膜12。在这一腐蚀处理 中，用例如氯和氧的混合气体来制作难熔金属膜8m。在用此气体进行 腐蚀处理的过腐蚀处理中，多晶硅的腐蚀速率约为钨的腐蚀速率的三 倍，致使多晶硅膜8s被明显地腐蚀掉。采用通常使用的氯基或溴基气 体，在保持对薄的氧化膜较高的选择比的情况下，其余的多晶硅膜被 腐蚀掉。

于是，在此实施例中，用来形成帽绝缘膜12的氮化硅膜12b被用 作腐蚀掩模以形成栅电极8A(即字线WL)以及栅电极8B和8C。通 常，利用光刻胶图形R1作为腐蚀掩模来对栅电极进行图形化。当制 作由难熔金属膜8m、势垒金属膜8bm和多晶硅膜8s组成的栅电极时， 若光刻胶图形被用作腐蚀掩模，在腐蚀处理过程中，光刻胶图形可能 变形，从而降低图形制作精度。另一方面，部分光刻胶图形可能被清 除或分离成异物，从而引起半导体集成电路器件可靠性或成品率下降。 当帽绝缘膜(包括氮化硅膜12b和氧化硅膜12a)被用作腐蚀掩模时， 它既不变形也不分离成异物。这使得不仅有可能改善栅电极的图形制 作精度，而且有可能改善半导体集成电路器件的可靠性或成品率。

现在，在制作栅电极的这一腐蚀处理时，氮化硅膜12b的上部被 腐蚀掉，致使被这样处理过的氮化硅膜12b变成比制作时稍薄大约 40nm。为了减小氮化硅膜12b被腐蚀掉的量，可以采取下列方法。首 先，制作氮化硅膜12b的涂层，然后用CVD方法之类，在其上涂敷 氧化硅膜。接着，形成光刻胶图形R1，并用作腐蚀掩模，以便对氧化 硅膜和氮化硅膜12b进行图形化，从而如图11所示，对栅电极形状(即 存储器单元阵列中的字线形状)的氮化硅膜12b和上方的氧化硅膜12m 进行图形化。此后，清除光刻胶R1，并用图形化的氮化硅膜12b和氧 化硅膜12m作为腐蚀掩模，对栅电极8A等进行图形化。此时，氧化 硅膜12m能够保护下方的氮化硅膜12b，从而减小其被腐蚀掉的量， 致使氮化硅膜12b能够保持其厚度。此处，在制作栅电极8A等之后， 氧化硅膜12m可以留在也可以不留在氮化硅膜12b上。

然后，用含过氧化氢(H2O2)的洗液清洗半导体衬底1，以便特 别是从半导体衬底1的背面清除颗粒。此时，如上所述，势垒金属膜 8bm被致密化，使之不被清除。然后，对半导体衬底1进行前述的轻 度氧化处理，使氧化膜形成在栅电极8等的端部，以修补等离子体损 伤。

接着，如图12所示，用例如B(硼)离子，对n型阱4进行掺杂， 以便在栅电极8C二侧上的n型阱4中形成p-型半导体区15。另一方 面，用例如P(磷)离子，对p型阱2进行掺杂，以便在栅电极8A二 侧上的p型阱2中形成n-型半导体区9a和在栅电极8B二侧上的p型 阱2中形成n-型半导体区14。在步骤的这一阶段，基本上完成了存储 器单元选择MISFET Qs。

接着，如图13所示，用CVD方法在半导体衬底1上淀积厚度约 为50nm的氮化硅膜13。然后，用光刻胶膜涂敷存储器阵列的氮化硅 膜13，并对外围电路的氮化硅膜13进行各向异性腐蚀，以便在外围 电路的栅电极8B和8C的侧壁上形成侧壁间隔13s。利用以高选择比 对氮化硅膜13进行腐蚀的气体来执行这一腐蚀，使埋置在元件隔离沟 槽6中的氧化硅膜5和栅绝缘膜7的刮去量尽可能小。另一方面，为 了使栅电极8B和8C上的氮化硅膜12的刮去量尽可能小，过腐蚀量 被保持在必须的最小值。

接着，如图14所示，用例如B(硼)离子，对外围电路的n型阱 4进行掺杂，以便形成与侧壁间隔13s自对准的p沟道MISFET Qp 的p+型半导体区11(即源和漏)。并用例如As(砷)离子，对外围电 路的p型阱2进行掺杂，以便形成与侧壁间隔13s自对准的n沟道 MISFET Qn的n+型半导体区10(即源和漏)。在步骤的这一阶段，p 沟道MISFET Qp和n沟道MISFET Qn配备有轻度掺杂区和重掺杂 区。

接着，如图15所示，将厚度约为300nm的SOG膜16旋涂到半 导体衬底1，并在大约400℃的含水汽的氧气氛中进行烘焙，然后进行 大约1分钟的800℃热处理，使之致密。此SOG膜16由例如聚硅氮 烷基无机SOG组成。

SOG膜16具有比玻璃流动膜更高的回流性，致使具有优良的填 充精细间隔的性质。因此，即使被埋置在小型化到光刻分辨限的栅电 极8A(即字线WL)的间隔中，此SOG膜16也不形成空洞。另一方 面，即使没有高温长时间的热处理，此SOG膜16也具有高的回流性， 致使能够借助于抑制已经结合在存储器单元选择MISFET Qs的源和 漏或外围电路的MISFE'例如n沟道MISFET Qn和p沟道MISFET Qp)的源和漏中的杂质的热扩散而实现浅结。而且，在热处理时，形 成栅电极8A(字线WL)以及栅电极8B和8C的难熔金属膜(即W 膜)能够抑制氧化，从而实现高性能的存储器单元选择MISFET Qs 和外围电路的MISFET。此处，可以借助于涂敷硼/磷硅酸盐玻璃 (BPSG)，随之以回流处理，并用CMP方法整平涂层的上表面而制 作层绝缘膜，或借助于制作仅仅由SOG膜组成的层绝缘膜，来代替由 SOG膜16以及上方氧化硅膜17和18所组成的层绝缘膜的制作。

接着，如图16所示，在SOG膜16上淀积厚度约为600nm的氧 化硅膜17，然后用CMP方法抛光以整平其表面。之后，在整平了的 氧化硅膜17上，淀积厚度约为100nm的氧化硅膜18。淀积这一上方 氧化硅膜18是为了修补下方氧化硅膜17的表面中由CMP方法在抛 光时引起的细小伤痕。此处，从栅绝缘膜7的上表面到氧化硅膜18的 上表面的厚度约为例如550nm。

然后，如图17和18所示，清除存储器单元选择MISFET Qs的n- 型半导体区(即源和漏)9a上的氧化硅膜18和17以及SOG膜16， 以便借助于用具有第一窗口的光刻胶膜27作为掩模的干法腐蚀处理， 来形成第二窗口。利用以高的选择比腐蚀氧化硅膜17的气体来执行这 一腐蚀处理，以便防止氧化硅膜17下方的氮化硅膜13被腐蚀掉。具 体地说，在氧化硅膜比氮化硅膜更容易被腐蚀掉的条件下，执行腐蚀 处理以形成接触孔19a和20a。此时，氧化硅膜与氮化硅膜之间的腐 蚀选择比约为1∶8-10。

图18(a)放大剖面图示出了此腐蚀步骤之后存储器单元的主要 部分并对应于图4中的A-A线，而图18(b)放大剖面图示出了此腐 蚀步骤之后的主要部分并对应于图4中的B-B线。此处，如图18(a) 所示，在腐蚀过程中，帽绝缘膜12的氧化硅膜12a不暴露。另一方面， 腐蚀处理被终止以留下栅电极8A之间的氮化硅膜13。由于氧化硅膜 12a和SOG膜16由相同的材料组成，故腐蚀操作从氧化硅膜12a被 暴露的部分进展到暴露栅电极8A的上表面。

另一方面，如图18(b)所示，半导体衬底1的氮化硅膜13此时 用作腐蚀停止层并被留在半导体衬底1上。此处，图52示出了不形成 氮化硅膜13的情况，其中，由于埋置在元件隔离沟槽101中的绝缘膜 102是由与SOG膜100相同的材料组成的，故在SOG膜100被腐蚀 掉时，埋置的绝缘膜102的上部被腐蚀掉，从而形成凹陷103。在此 实施例中，如上所述，接触孔19空间上覆盖元件隔离沟槽，因而，前 述能够避免埋置的绝缘膜凹陷的技术是有效的。另一方面，即使在接 触孔19不被设计成空间上覆盖元件隔离沟槽的结构的情况下，借助于 接触孔19的空间位置偏移，也可以使接触孔19覆盖元件隔离沟槽。 这样，能够解决凹陷造成的不良元件问题的本实施例就是一种有效的 技术。

接着，如图19、20、21和22所示，借助于用前述光刻胶膜27作 为掩模以便在n-型半导体区(即源和漏)9a上形成第三窗口的干法腐 蚀处理，清除氮化硅膜13和下方的栅绝缘膜7，以便形成暴露n-型半 导体区(即源和漏)9a的表面的接触孔19和20。这一腐蚀处理被终 止，以便在栅电极8A上留下氧化硅膜12a。图20放大剖面图示出了 此处理之后沿图4中的A-A线的主要部分；图21放大剖面图示出了 此处理之后沿图4中的B-B线的主要部分；而图22俯视平面图示出 了此处理之后的存储器单元的主要部分。

氮化硅膜13的这一腐蚀处理使用对其以高选择比进行腐蚀的气 体，以便尽可能减小半导体衬底1和元件隔离沟槽6的刮去量。简而 言之，在氮化硅膜比氧化硅膜更容易被腐蚀掉的条件下，执行这一腐 蚀处理。此时，氧化硅膜与氮化硅膜之间的腐蚀选择比约为1∶3。

另一方面，执行此腐蚀处理以便各向异性地腐蚀氮化硅膜13，从 而在栅电极8A(即字线WL)的侧壁上留下氮化硅膜13。结果，能够 自对准于栅电极8A(即字线WL)的间隔而形成底部直径(即X方向 直径)小到光刻分辨限或更小的接触孔19和20。

此处，图53示出了用来进行比较的情况，其中，帽绝缘膜104仅 仅由氮化硅膜构成。此时，当从半导体衬底106清除氮化硅膜107以 形成接触孔105时，栅电极108上表面和侧面上的帽绝缘膜104和氮 化硅膜107可能也被清除，从而将栅电极108的上表面暴露于外面。 这使得在考虑到腐蚀终止点的高探测精度和防止击穿电压缺陷或栅电 极暴露  等要求的情况下，必须加厚帽绝缘膜。但根据我们的研究结 果，已经发现，帽绝缘膜厚度的增大引起接触孔形状比的增大，致使 难以将导电膜埋置在接触孔中，从而增大次品的百分比，并在制作帽 绝缘膜之后，热处理使帽绝缘膜分离或隆起的问题很严重。

还有，在此实施例中，当半导体衬底1上的氮化硅膜13被清除以 暴露半导体衬底1的上表面时，栅电极8A上表面和侧面上的氮化硅 膜12b和13，由于由相同的材料组成，也被腐蚀掉。结果，在腐蚀进 行时，栅电极8A上的氧化硅膜12a被局部暴露。然而，由于这一腐 蚀处理被调整成氮化硅膜更容易被腐蚀掉，故氧化硅膜12a起腐蚀停 止层的作用，致使它不被清除太多。图20示意地示出了这一腐蚀之后 的状态，从接触孔19和20暴露的氧化硅膜12a的上角(氧化硅膜12a 的上表面与侧面相交处)和附近的氧化硅膜12a不被清除而留下。于 是，就保持了栅电极8A侧面上的氧化硅膜13的高度。这保持了绝缘 膜的厚度以覆盖栅电极8A的上角(难熔金属膜8m的上表面与侧面相 交处)，亦即，待要埋置在接触孔19中的导电膜与栅电极8A之间的 距离被拉长，致使能够改善击穿电压。因此，能够减薄帽绝缘膜12以 降低从半导体衬底1的上表面到帽绝缘膜12的上表面的高度。当帽绝 缘膜12仅仅由例如氮化硅膜构成时(如图53所示)，若稍后描述的氮 化硅膜13的厚度以A表示，则必须保持关系：A×(1+干法过腐蚀 比)×(1+干法分散比)。借助于在此关系中引入40％的干法过腐蚀 比、20％的干法分散比和A＝50nm，仅仅由氮化硅构成的帽绝缘膜的 厚度必须是约为84nm。另一方面，在此实施例的叠层帽的情况下，由 于制作接触孔时的选择比约为3，故氮化硅膜12b下方的氧化硅膜12a 的刮去量可以保持为84/3＝28nm。因此，叠层帽能够将从半导体衬底 1的上表面到帽绝缘膜12的上表面的高度降低56nm(＝84-28)。结 果，能够减小接触孔19和20的形状比以便将导电膜容易地埋置在接 触孔19和20中，从而避免导电膜埋置不充分。因此，能够避免接触 孔19和20中的电阻或导电缺陷的增加，从而改善半导体集成电路器 件的可靠性和成品率。

另一方面，在此实施例中，接触孔19的俯视平面图具有矩形形状 并覆盖元件隔离沟槽6。因此，当从接触孔19暴露的氮化硅膜13被 清除时，元件隔离沟槽5的上表面也被暴露。然而，元件隔离沟槽6 中的埋置绝缘膜由于是由氧化硅膜5构成的，故在其腐蚀处理中不被 清除太多。图21示意地示出了这一行为，其中，从接触孔16底部暴 露的元件隔离沟槽6的上表面未被刮去太多而留下。

接着，清除光刻胶膜27，再用氢氟酸基腐蚀液(例如氢氟酸与氟 化铵的混合液)清洗暴露于接触孔19和20底部的半导体衬底1的表 面，以清除干法腐蚀残留物或光刻胶残留物。此时，暴露于接触孔19 和20侧壁的SOG膜16也被暴露于腐蚀液。然而，在高达大约800℃ 温度下致密化了的SOG膜16具有比未被致密化的SOG膜更高的抗 氢氟酸的性质，致使接触孔19和20的侧壁不被湿法处理严重地凹切。 结果，有可能可靠地防止下一步骤中埋置在接触孔19和20中的各个 栓21之间的短路。

另一方面，在制作这些接触孔19和20之后，用杂质(例如磷) 通过接触孔19和20对p型阱2进行掺杂，以便在比存储器单元选择 MISFET Qs的源和漏更深区域的p型阱2中形成n型半导体层。此n 型半导体层能够有效地减弱集中在源和漏的端部处的电场，致使能够 降低源和漏的端部处的漏电流，从而改善存储器单元的刷新特性。

接着，如图23和24所示，在接触孔19和20中制作栓21。此处， 图24(a)放大剖面图示出了此处理之后沿图4中A-A线的主要部分， 而图24(b)放大剖面图示出了沿图4中B-B线的主要部分。栓21的 制作方法是，用CVD方法在氧化硅膜18上淀积用杂质(例如As(砷)) 掺杂的厚度约为300nm的多晶硅膜，然后用CMP方法抛光多晶硅膜 使其留在接触孔19和20中。在此实施例中，利用插入在栓21和栅电 极8A之间的氧化硅膜12a，可以改善击穿电压。另一方面，由于氧化 硅膜12a具有比氮化硅膜更低的介电常数，故可降低栓21和栅电极8A 之间的绝缘膜的介电常数，从而减小寄生电容。

然后，用CVD方法，在氧化硅膜18上淀积厚度约为200nm的氧 化硅膜28，再在氮气氛中，于800℃下进行大约1分钟的热处理。利 用这一热处理，形成栓21的多晶硅膜中的杂质从接触孔19和20的底 部扩散进入存储器单元选择MISFET Qs的n-型半导体区9a，从而形 成低阻n型半导体区(即源和漏)9。

接着，如图26所示，用干法腐蚀处理方法，利用光刻胶膜R2作 为掩模，清除接触孔19上的氧化硅膜28，从而形成通孔22。这些通 孔22排列在远离有源区L的元件隔离沟槽6上。此处，图26(a)放 大剖面图示出了此处理之后沿图4中A-A线的主要部分；图26(b) 放大剖面图示出了此处理之后沿图4中B-B线的主要部分；图27俯 视平面图示出了此处理之后的存储器单元阵列的主要部分。

然后，如图25所示，用干法腐蚀处理方法，利用光刻胶膜R3作 为掩模，清除外围电路的氧化硅膜28、18和17、SOG膜16以及栅绝 缘膜7，从而在n沟道MISFET Qn的n+型半导体区10(即源和漏) 上形成接触孔30和31，并在p沟道MISFET Qp的p+型半导体区11 上形成接触孔32和33。另一方面，与此同时，在p沟道MISFET Qp 的栅电极8C上形成接触孔34，并在n沟道MISFET Qn的栅电极8B 上形成未示出的接触孔。这些接触孔30-34必须制作成相对于元件隔 离区保留不至于覆盖元件隔离区的余量。

借助于在不同的步骤中如此执行用来形成通孔22的腐蚀处理和用 来形成接触孔30-34的腐蚀处理，有可能在制作外围电路的深接触孔 30-34时，防止暴露于存储器阵列的浅通孔22底部的栓21被过深地刮 去。此处，可以将上述制作通孔22和接触孔30-34的顺序任意倒转。

接着，如图28所示，在含有接触孔30-34和通孔22的氧化硅膜28 上淀积厚度约为40nm的Ti膜36。用诸如准直溅射之类的高度方向性 溅射方法，将此Ti膜36淀积成甚至能够在高形状比的接触孔30-34 的底部保持约为10nm或更大的厚度。

然后，在Ar(氩)气氛中，于650℃下对Ti膜36进行大约30秒 钟的热处理(不暴露于大气)，并在氮气氛中，于750℃下进一步进行 大约1分钟的热处理。如图29所示，此热处理引起接触孔30-34底部 的Si衬底与Ti膜36之间发生反应，从而在n沟道MISFET Qn的n+ 型半导体区10(即源和漏)的表面上和p沟道MISFET Qp的p+型半 导体区11(即源和漏)上，形成厚度约为10nm的TiSi2层37。另一 方面，利用前述氮气氛中的热处理，淀积在接触孔30-34的侧壁上的 薄的Ti膜36被氮化成难以与Si反应的稳定膜。

此处，氧化硅膜28上的Ti膜36的表面此时也被氮化，但其余部 分不被氮化而保持不反应。另一方面，在通孔22底部的栓21的表面 上(如图26所示)，借助于形成栓21的多晶硅膜与Ti膜36之间的反 应而形成TiSi2膜37。

借助于在接触孔30-33的底部形成TiSi2层37，下一步骤要制作栓 35的接触孔30-33中的部分以及外围电路接触的MISFET的源和漏(即 n+型半导体区10和p+型半导体区11)的接触电阻，可以被降低到1K Ω或更低，致使诸如读出放大器SA或字驱动器WD之类的外围电路 能够高速工作。接触孔30-33底部的硅化物层也可以由诸如CoSi2(硅 化钴)、TaSi2(硅化钽)或MoSi2(硅化钼)之类的TiSi2之外的难熔 金属硅化物构成。

接着，如图30所示，用CVD方法，在Ti膜36上淀积厚度约为 30nm的TiN膜40。此CVD方法具有优于溅射方法的台阶覆盖性， 致使能够淀积厚度基本上等于高形状比接触孔30-34底部的平坦部分 的厚度的TiN膜40。接着，用CVD方法，采用六氟化钨(WF6)、氢 和单硅烷(SiH4)作为源气体，在TiN膜40上淀积厚度约为300nm 的厚W膜41，以便用W膜41完全掩埋各个接触孔30-34和通孔22 的内部(如图26所示)。

此处，若在刚刚制作TiSi2层37之后用腐蚀液清除未被反应的Ti膜36，则腐蚀液不仅侵入到制作在p沟道MISFET Qp的栅电极8C 上的接触孔34的内部，而且侵入到制作在n沟道MISFET Qn的栅电 极8B上的未示出的接触孔的内部，致使由多晶-金属结构构成的栅电 极8B和8C的表面(即W膜)被腐蚀。为了防止这一点，根据本实 施例，TiSi2层37被制作在接触孔30-33的底部，并淀积TiN膜40和 W膜41，在氧化硅膜28上和接触孔30-34中留下未被反应的Ti膜36。

然后，如图31所示，用CMP方法清除(或回抛光)氧化硅膜28 上的W膜41、TiN膜40和Ti膜36，从而在接触孔30-34和通孔22 中分别形成由上述W膜41、TiN膜40和Ti膜36组成的栓35(如图 26所示)。也可以借助于用干法腐蚀方法清除(或回腐蚀)氧化硅膜28 上的W膜41、TiN膜40和Ti膜36来制作栓35。

上述的栓35由于主要由W膜41即难熔金属组成而具有低的电阻 和高的抗热性。另一方面，制作在W膜下方的TiN膜40不仅在用CVD 方法淀积W膜41时用作防止六氟化钨与Si发生反应产生缺陷(诸如 侵蚀或蛀孔)的势垒层，而且在稍后的高温热处理时用作防止W膜41 与Si衬底发生反应(即硅化)的势垒层。此势垒层也可以由TiN之外 的难熔金属氮化物(例如WN)构成。

栓35也可以主要由TiN膜40构成而不用W膜41。具体地说， 栓35也可以借助于将厚的TiN膜40分别埋置在接触孔30-34和通孔 22中而形成(如图26所示)。比之主要由W膜41组成的情况，栓35 此时具有相当高的电阻。然而，当下一步骤中待要淀积在氧化硅膜28 上的W膜40被干法腐蚀以形成外围电路的位线BL和第一布线线条 23-26时，TiN膜40起腐蚀停止层的作用。结果，极大地改善了布线 线条23-26和接触孔30-34的不对准的裕度，从而显著地改善了布线 线条23-26的布局自由度。

接着，用下列方法在氧化硅膜28上制作外围电路的位线BL和第 一层布线线条23-26。

首先，如图32所示，对氧化硅膜28的表面进行湿法清洗，以充 分地清除抛光残留物，再用溅射方法在其上淀积厚度约为100nm的W膜42。接着，如图33所示，用制作在W膜42上的光刻胶膜43作为 掩模，对W膜42进行干法腐蚀，以制作外围电路的位线BL和第一 层布线线条23-26。

也可以用CVD方法淀积的W膜或W膜与TiN膜组成的叠层膜 来制作位线BL和布线线条23-26。作为变通，也可以采用与氧化硅基 绝缘膜有良好的接触性的难熔金属或其氮化物的单层膜(例如Mo膜 或Ta膜)或其叠层膜。此处，图34俯视平面图示出了制作位线BL 之后的存储器单元阵列的主要部分。这些位线BL被制作成带状，并 通过通孔22与具有矩形俯视平面形状的栓21电连接。

接着，如图35-36所示，在位线BL和第一层布线线条23-26上， 分别淀积厚度约为100nm的氧化硅膜38。然后，将厚度约为250nm 的SOG膜39旋涂到氧化硅膜38的上部，再在含水汽的氧气氛中，于 大约400℃下进行烘焙。而且，借助于在800℃下对其进行大约1分钟 热处理以使其致密而进一步整平SOG膜39的表面。此处，图36(a) 放大剖面图示出了此处理之后沿图4中A-A线的主要部分，图36(b) 放大剖面图示出了此处理之后沿图4中B-B线的主要部分。

此处，当位线BL和第一层布线线条23-26的台阶小时，不用SOG 膜39，而仅仅借助于淀积厚的氧化硅膜38，也可以实现整平。当位线 BL和布线线条23-26的密度差大，以致仅仅用SOG膜39无法获得足 够的平整度时，可以用CMP方法抛光SOG膜39的表面，并可以在 SOG膜39上淀积用来修补SOG膜39表面上的细小抛光伤痕的氧化 硅膜。另一方面，当用来使SOG膜39致密的温度不能这样高时，可 以在其上进一步淀积氧化硅膜以便补偿抗潮性能的下降。

然后，如图37所示，在SOG膜39上淀积厚度约为200nm的多 晶硅膜70，并用光刻胶膜作为掩模进行干法腐蚀，以便在接触孔20 上形成通孔71。这些通孔71被制作成其直径基本上等于最小制作尺 寸。

接着，如图38所示，由通孔71的侧壁上形成由多晶硅膜组成的 侧壁间隔72。侧壁间隔72的制作方法是，用CVD方法，在含有通孔 71内部的多晶硅膜70上淀积薄至大约60nm的第二(未示出)多晶 硅膜，然后对此多晶硅膜进行回腐蚀，从而将其留在通孔71的侧壁上。 借助于形成这些侧壁间隔72，通孔71的内径被制成小于最小制作尺 寸。

然后，如图39所示，用多晶硅膜70和侧壁间隔72作为掩模，对 通孔71底部的绝缘膜(即SOG膜39以及氧化硅膜38和28)进行干 法腐蚀，以形成通过位线BL与相邻位线BL之间的空间延伸到接触孔 20的通孔48。

用内径小于最小制作尺寸的通孔71的侧壁上的侧壁间隔72作为 掩模，来制作通孔48，致使其内径小于最小制作尺寸。结果，能够有 效地保持用来对准位线BL的空间区域和通孔48的余量，从而可靠地 防止下一步骤待要埋置在通孔48中的栓49与位线BL或下方的栓35 发生短路。

接着，如图40所示，用CVD方法，在其中含有通孔48内部的多 晶硅膜70上，淀积被n型杂质(例如P(磷))掺杂的厚度约为200nm 的多晶硅膜(未示出)，然后与多晶硅膜70和侧壁间隔72一起被回腐 蚀，从而在通孔48中形成由多晶硅膜组成的栓49。

然后，如图41所示，用CVD方法，在SOG膜39上淀积厚度约 为200nm的氮化硅膜44，并用干法腐蚀处理，以光刻胶膜作为掩模， 清除外围电路的氮化硅膜44。留在存储器阵列中的氮化硅膜44，在制 作稍后描述的信息储存电容元件C的下电极45的步骤中，被用作腐 蚀氧化硅膜的腐蚀停止层。

接着，如图42所示，用CVD方法，在氮化硅膜44上淀积氧化硅 膜50，并用光刻胶膜作为掩模，对氧化硅膜50和下方的氮化硅膜44 进行干法腐蚀，以便在通孔48上形成沟槽73。由于信息储存电容元 件C的下电极45沿沟槽73的内壁制作，故氧化硅膜50必须淀积成 具有大的厚度(例如大约1.3微米)，以便借助于增大下电极45的表 面面积而增加储存的电荷。

然后，如图43所示，用CVD方法，在含有沟槽73的内部的氧化 硅膜50上，淀积掺有n型杂质(例如P(磷))的厚度约为69nm的 多晶硅膜45A。此多晶硅膜45A被用作信息储存电容元件C下方的电 极材料。

接着，如图44所示，将厚度约为300nm的SOG膜旋涂到含有沟 槽73内部的多晶硅膜45A，再用大约400℃下热处理进行烘焙，并对 沟槽73外面的SOG膜74进行回腐蚀和清除。

然后，如图45所示，用光刻胶膜74覆盖外围电路的多晶硅膜45A， 并对存储器阵列的氧化硅膜50上的多晶硅膜45A进行回腐蚀(各向 异性腐蚀)和清除，以便沿沟槽73的内壁形成下电极45。这些下电 极45也可以由多晶硅膜45A之外的导电膜形成。用作下电极的导电 膜可以按所希望的那样由抗热性和抗氧化性不会由于下一步骤要执行 的电容绝缘膜的高温热处理而退化的诸如难熔金属W或Ru(钌)、或 导电金属氧化物RuO(氧化钌)或IrO(氧化铱)之类的导电材料制 成。

接着，如图46所示，用氢氟酸基腐蚀液同时清除留在沟槽73与 沟槽73之间的间隙中的氧化硅膜50和沟槽73中的SOG膜74，然后 清除光刻胶膜75。接着，用干法腐蚀处理，以覆盖存储器阵列的光刻 胶膜作为掩模，清除外围电路的多晶硅膜45A，从而完成圆筒形下电 极45。氮化硅膜44制作在沟槽间隙中的氧化硅膜50的底部，使下方 的SOG膜39在氧化硅膜50被湿法腐蚀时不被腐蚀。另一方面，外围 电路的表面此时被多晶硅膜45A覆盖，致使下方的厚氧化硅膜50不 被腐蚀。

借助于在外围电路中留下厚度大的氧化硅膜50，在稍后步骤中待 要制作在信息储存电容元件C上的层绝缘膜56和63的表面，与存储 器阵列和外围电路的表面基本上处于同一高度。这使得容易制作待要 排列在层绝缘膜56上的第二层布线线条52和53、待要排列在层绝缘 膜63上的第三层布线线条57和58、以及用来连接第二和第三层布线 线条的通孔60和61。

然后，在氨气氛中，于800℃下执行大约3分钟的热处理，以便 在下电极45的表面上形成(未示出的)薄的氮化物膜。之后，如图47 所示，在下电极45上淀积厚度约为14nm的薄的Ti2O5(氧化钽)膜 46。在下电极45上制作氮化膜是为了防止形成下电极45的多晶硅膜 (45A)被下一个热处理氧化。另一方面，用CVD方法，以例如五乙 氧基钽(Ta(OC2H5)5)作为源气体来淀积Ti2O5膜46。用CVD方法 这样淀积的Ti2O5膜46具有优良的台阶覆盖性，致使它在具有立体圆 筒形状的下电极45的表面上以基本上相等的厚度淀积。

接着，在氧化气氛中，于800℃下对Ti2O5膜46进行大约3分钟 的热处理。借助于这一高温热处理，修补了膜中的晶体缺陷，从而形 成质量优良的Ti2O5膜46。结果，能够降低信息储存电容元件C的漏 电流，从而制造刷新特性得到了改善的DRAM。

另一方面，为了增大其表面面积，信息储存电容元件C的下电极 45被制作成立体圆筒形状，且电容绝缘膜由介电常数约为20-25的 Ti2O5膜46组成，以致即使存储器单元被小型化了，仍能够保持足以 锁存信息的储存电荷。

另一方面，淀积Ti2O5膜46之前形成的下方位线BL和第一层布 线线条23-26，由具有优良的与氧化硅基绝缘膜的接触性能的W膜构 成。这使得有可能可靠地防止由高温热处理Ti2O5膜46所造成的位线 BL和布线线条23-26的膜被刮去的缺陷。

另一方面，由于位线由具有高抗热性的W膜构成，故有可能可靠 地防止由高温热处理Ti2O5膜46所造成的使制作成具有最小制作尺寸 或更小的精细宽度的位线BL退化或破裂的缺陷。由于用来连接外围 电路的MISFET和第一层布线线条23-26的接触孔30-34中的栓35由 高抗热性的导电材料(亦即W膜/TiN膜/Ti膜)制成，使得有可能防 止由高温热处理Ti2O5膜46所造成的源和漏的漏电流和接触电阻增大 的缺陷。

信息储存电容元件C的电容绝缘膜也可以由诸如BST、STO、 BaTiO3(钛酸钡)、PbTiO3(钛酸铅)、PZT(PbZrxTi1-xO3)、PLT (PbLaxTi1-xO3)或PLZT之类的金属氧化物制成的高(铁)电膜组成。 由于这些高(铁)电膜在制作之后通常要求在至少约750℃下进行高 温热处理以便提供晶体缺陷较少的高质量，故即使在使用这种高(铁) 电膜时，也能够获得与前述相似的效果。

然后，如图48所示，用CVD方法和溅射方法一起，在Ti2O5膜46 上淀积TiN膜，再用干法腐蚀处理，以光刻胶膜作为掩模，对TiN膜 和Ti2O5膜46进行图形化，以便完成信息储存电容元件C，它被构造 成包括由TiN膜组成的上电极47、由Ti2O5膜46组成的电容绝缘膜 和由多晶硅膜(45A)组成的下电极45。另一方面，直到这些步骤， 已经完成了存储器单元，它被构造成包括存储器单元选择MISFET Qs 以及与之串联连接的信息储存电容元件C。信息储存电容元件C的上 电极47也可以由诸如W膜之类的TiN膜之外的导电膜构成。

接着，如图49所示，在信息储存电容元件C上制作层绝缘膜56， 再用光刻胶膜作为掩模，对外围道路的层绝缘膜56、氧化硅膜50、SOG 膜39和氧化硅膜39进行腐蚀，以便在第一层布线线条26上形成通孔 54。层绝缘膜56由例如用CVD方法淀积成厚度约为600nm的氧化硅 膜组成。

然后，如图50所示，在通孔54中制作栓55，并在层绝缘膜56 上制作第二层布线线条52和53。栓55的制作方法是：例如用溅射方 法在层绝缘膜56上淀积Ti膜，用CVD方法在其上淀积TiN膜和W膜，然后对这些膜进行回腐蚀(或干法腐蚀)，并使之只留下在通孔54 中。第二层布线线条52和53的制作方法是：用溅射方法，在层绝缘 膜56上相继淀积厚度约为50nm的Ti膜、厚度约为500nm的Al(铝) 膜、厚度约为50nm的Ti膜以及厚度约为50nm的TiN膜，然后用干 法腐蚀处理，以光刻胶膜作为掩模，对这些膜进行图形化。

在制作信息储存电容元件C的电容绝缘膜之后，不再涉及到伴随 高温热处理的步骤。因此，可以用主要由具有低电阻但在抗热性方面 不如难熔金属或其氮化物的铝组成的导电材料来作为待要制作在层绝 缘膜56上的第二层布线线条52和53的材料的范例。另一方面，由于 没有高温热处理步骤而不引起膜被刮去的问题，故可以用Ti膜作为在 氧化硅组成的层绝缘膜56上制作第二层布线线条52和53时与层绝缘 膜56相交部分处的势垒金属。

接着，如图51所示，在第二层布线线条52和53上制作第二层绝 缘膜63之后，对信息储存电容元件C上的层绝缘膜63和56进行腐 蚀，以形成通孔60，并对外围道路的第二布线线条53上的层绝缘膜63 进行腐蚀，以形成通孔61。第二层绝缘膜63构造成例如包括用CVD 方法淀积的厚度约为300nm的氧化硅膜、旋涂在前者上的厚度约为 400nm的SOG膜、以及用CVD方法淀积的厚度约为300nm的氧化 硅膜。在大约400℃的温度下，对形成部分层绝缘膜63的SOG膜进 行烘焙，以便防止主要由A1和信息储存电容元件C的电容绝缘膜组 成的第二层布线线条52和53退化。

之后，在通孔60和61中制作栓62，然后在层绝缘膜上制作第三 层布线线条57、58和59，这样就基本上完成了图3所示的前述DRAM。 栓62由例如与前述栓55相同的导电材料(亦即W膜/TiN膜/Ti膜) 构成，而第三层布线线条57、58和59由例如与第二层布线线条52和 53相同的导电材料(亦即TiN膜/Ti膜/Al膜/Ti膜)构成。此处，虽 然未示出，但在第三层布线线条57、58和59上淀积了高度抗水的致 密绝缘膜(亦即由等离子体CVD方法淀积的氧化硅膜和氮化硅膜组成 的二层结构的绝缘膜)。

虽然结合其实施例已经具体地描述了我们的发明，但本发明应该 不局限于此，而是自然能够以各种各样的方式进行修正而不超越其主 旨。

例如，已经在信息储存电容元件具有圆筒形状的情况下描述了上 述实施例，但本发明不应该局限于此，而是能够多方面地应用于例如 扇形的信息储存电容元件。

另一方面，已经在本发明应用于具有多晶-金属结构的栅电极的 情况下描述了上述实施例，但本发明不应该局限于此。本发明还能够 应用于栅电极被构造成具有所谓“多硅化物结构”的情况，其中诸如 硅化钨之类的硅化物膜被制作在低阻多晶硅膜上，或仅仅由诸如钨的 金属膜制成。

另一方面，已经在用来电连接位线和存储器单元选择MISFET的 连接孔具有矩形俯视平面形状的情况下描述了上述实施例，但本发明 不应该局限于此，而是连接孔也可以具有普通的圆形。在此修正中， 借助于使位线沿平面方向局部延伸以横切其延伸方向，以及借助于使 延伸部分重叠在连接孔上，将位线与连接孔电连接。作为变通，可以 借助于将有源区的一个区域沿位线方向延伸到如此的程度，以至于存 储器单元选择MISFET形成位线的连接孔、借助于在延伸部分形成连 接孔、以及借助于将直的位线重叠在连接孔上，而电连接二者。

在迄今所作的描述中，已经在应用于DRAM技术或其背景应用领 域的情况下描述了我们的发明，但本发明应该不局限于此。本发明可 以应用于诸如SRAM(静态随机存取存储器)或快速存储器 (EEPROM：电可擦可编程ROM)这样的另一类存储器电路芯片、 微处理器这样的逻辑电路芯片、或在公共半导体芯片上具有逻辑电路 和存储器电路的逻辑存储器电路芯片之类的另一类半导体集成电路器 件。

下面简述一下用本发明的典型方法得到的效果。

(1)根据本发明，厚度可以做得比帽绝缘膜仅仅由氮化硅膜构成 的情况下更小，致使能够降低连接孔的形状比。结果，能够容易地将 导电膜埋置在连接孔中，从而避免诸如可能由导电膜埋置不良引起的 电阻增大和导电不良之类的问题，致使能够改善半导体集成电路的成 品率和可靠性。

(2)根据本发明，能够减薄帽绝缘膜的氮化硅膜，以避免在制作 帽绝缘膜之后，帽绝缘膜可能由于热处理而分离或隆起的问题。结果， 能够改善半导体集成电路的成品率和可靠性。

(3)根据本发明，栅电极上的帽绝缘膜具有由氧化硅膜和氮化硅 膜组成的叠层结构，且待要形成在半导体衬底和帽绝缘膜上的腐蚀停 止层由氮化硅膜组成。结果，能够减薄腐蚀停止层的氮化硅膜，以便 即使在相邻的栅电极之间的间距小的时候，也能够充分降低接触电阻。 而且，能够降低帽绝缘膜的总厚度，从而减小连接孔的形状比。