1.一种具有多个存储器单元(21-1，21-2)的半导体存储器，所述半导体存储器 具有衬底(1)、至少一条字线(5-1)和第一线(15-1)和第二线(15-2，16-1)， 其中所述多个存储器单元(21-1)中的每个存储单元包括：
布置在所述衬底(1)中的第一掺杂区域(6)；
布置在所述衬底(1)中的第二掺杂区域(7)；
布置在所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的所述衬底(1)中 的沟道区(22)；
布置在所述衬底(1)上的电荷俘获层堆叠(2)，所述电荷俘获层堆叠(2)覆盖所 述沟道区(22)、所述第一掺杂区域(6)的一部分和所述第二掺杂区域(7)的一部 分；
布置在所述电荷俘获层堆叠(2)上的导电层(3)，其中所述导电层(3)是电浮动 的；
布置在所述导电层(3)的顶表面上和在所述导电层(3)的侧壁(23)上的介电层 (4)；
沿着第一方向延伸并连接到所述第一掺杂区域6)的所述第一线(15-1)；
沿着所述第一方向延伸并连接至所述第二掺杂区域(7)的所述第二线(15- 2；16-1)；以及
沿着第二方向延伸并布置在所述介电层(4)上的所述至少一条字线(5-1)。
2.权利要求1半导体存储器，所述电荷俘获层堆叠(2)形成为超出所述存储 单元(21-1)横向延伸的连续层，所述导电层(3)布置在所述电荷俘获层堆叠(2)的 一部分上，所述电荷俘获层堆叠(2)的所述部分覆盖所述沟道区(22)和所述第一 掺杂区域(6)的所述部分并所述第二掺杂区域(7)的所述部分，所述介电层(4)布 置在所述导电层(3)的所述顶表面和所述侧壁(23)上和在所述电荷俘获层堆叠(3) 的其它部分上，所述其它部分位于彼此相邻的存储器单元(21-1)的导电层(3)之 间。
3.权利要求2的半导体存储器，所述介电层(4)延伸到彼此相邻的存储器单 元(21-1)的导电层(3)之间的凹槽。
4.权利要求3的半导体存储器，所述字线(5-1)延伸到所述凹槽和覆盖所述 凹槽中的所述介电层(4)。
5.权利要求4的半导体存储器，其中所述电荷俘获层堆叠(2)提供在所述字 线(5-1)和所述衬底(1)之间，其中所述电荷俘获层堆叠(2)与所述衬底(1)和所述 导电层(3)接触并且与位于彼此相邻的存储器单元(21-1)的导电层(3)之间的所 述介电层(4)的一部分接触。
6.权利要求1的半导体存储器，其中所述导电层(3)包括n掺杂多晶硅、p 掺杂多晶硅和金属中的一种。
7.权利要求6的半导体存储器，其中所述金属包括Al、Co、Cr、Fe、In、Ir、 Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、 V、W、Y、和Zr的组中的至少一种金属。
8.权利要求1的半导体存储器，其中所述字线(5-1)包括n掺杂多晶硅、p 掺杂多晶硅和金属中的一种。
9.权利要求8的半导体存储器，其中所述金属包括Al、Co、Cr、Fe、In、Ir、 Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、 V、W、Y、和Zr的组中的至少一种金属。
10.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括选自由 氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
11.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括具有至少 3.9的介电常数的材料。
12.权利要求1的半导体存储器，其中所述电荷俘获层堆叠(2)包括布置在所 述衬底(1)上的第一介电层(8)、布置在所述第一介电层(8)上的第二介 电层(9)和布置在所述第二介电层(9)上的第三介电层(10)。
13.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一 介电层(8)和第三介电层(10)的每一包含选自氧化硅和硅酸铪的组的材料，其中 所述电荷俘获层堆叠(2)的所述第二介电层(9)包括选自氮化硅、氧化铪和氧化铝 的组的材料。
14.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第一 介电层(8)、第二介电层(9)和第三介电层(10)的每一包含具有至少3.9介电常数 的材料。
15.权利要求13或者14的半导体存储器，其中所述电荷俘获层堆叠(2)的所 述第一介电层(8)具有介于4nm和6nm之间的厚度，优选5nm的厚度。
16.权利要求15的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第二 介电层(9)具有介于4nm和6nm之间的厚度，优选5nm的厚度。
17.权利要求16的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第三 介电层(10)具有介于5nm和7nm之间的厚度，优选6nm的厚度。
18.权利要求1，5或者12的半导体存储器，其中所述介电层(4)包括选自由 氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
19.权利要求1，5或者12之一的半导体存储器，其中所述介电层(4)包括具 有至少3.9的介电常数的材料。
20.权利要求12或者17的半导体存储器，还包括填充了沟槽隔离填充物的 沟槽(14)，所述沟槽(14)布置在所述衬底(1)中并横向地限制所述电荷俘获层堆 叠(2)，所述沟槽(14)将所述存储器单元(21)的沟道区(22)分开。
21.权利要求20的半导体存储器，所述介电层(4)位于所述导电层(3)的所述 顶表面和所述侧壁(23)上和在沟槽隔离填充物上。
22.权利要求21的半导体存储器，所述介电层(4)延伸到彼此相邻的存储器 单元(21-1)的导电层(3)之间的凹槽中。
23.权利要求22的半导体存储器，所述字线(5-1)延伸到所述凹槽并且布置 在所述凹槽中的所述介电层(4)上。
24.权利要求23的半导体存储器，其中所述介电层(4)提供在所述字线(5-1) 和所述沟槽隔离填充物之间，其中所述介电层(4)与所述字线(5-1)和所述沟槽隔 离填充物和所述导电层(3)接触。
25.权利要求24的半导体存储器，其中所述介电层(4)包括布置在所述导电 层(3)的所述顶表面上的部分和布置在所述导电层(3)的所述侧壁(23)上的另一部 分，布置在所述导电层(3)的所述顶表面上的所述部分比布置在所述导电层(3)的 所述侧壁(23)上的所述另一部分厚。
26.权利要求25的半导体存储器，布置在所述导电层(3)的所述顶表面上的 所述部分比布置在所述导电层(3)的所述侧壁(23)上的所述另一部分厚至少十 倍。
27.权利要求25的半导体存储器，其中布置在所述导电层(3)的所述顶表面 上的所述介电层(4)的所述部分包括热氧化物层。
28.权利要求25的半导体存储器，其中布置在所述导电层(3)的所述侧壁(23) 上的所述介电层(4)的所述另一部分包含自然氧化物层。
29.权利要求1，5，12，17或者24之一的半导体存储器，其中所述介电层(4) 包括与所述导电层(3)接触的第一介电层(11)、布置在所述介电层(4)的所述第一 介电层(11)上的第二介电层(12)和布置在所述介电层(4)的所述第二介电层(12)上 的第三介电层(13)。
30.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层 (11)、第二介电层(12)和第三介电层(13)的每个包含选自由氧化硅、氮化硅、氧 化铪、氧化铝和硅酸铪组成的组中的材料。
31.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层 (11)、第二介电层(12)和第三介电层(13)的每个包含具有至少3.9的介电常数的 材料。
32.权利要求29的半导体存储器，其中所述介电层(4)的所述第一介电层(11) 具有介于3nm和5nm之间的厚度，优选4nm的厚度。
33.权利要求32的半导体存储器，其中所述介电层(4)的所述第二介电层(12) 具有介于4nm和6nm之间的厚度，优选5nm的厚度。
34.权利要求33的半导体存储器，其中所述介电层(4)的所述第三介电层(13) 具有介于4nm至6nm之间的厚度，优选5nm的厚度。
35.权利要求29的半导体存储器，其中所述第一介电层(11)包括位于所述导 电层(3)的所述顶表面上的部分和位于所述导电层(3)的所述侧壁(23)上的另一部 分，位于在所述导电层(3)的所述顶表面上的所述部分比位于在所述导电层(3)的 所述侧壁(23)上的所述另一部分厚。
36.权利要求35的半导体存储器，其中位于所述导电层(3)的所述顶表面上 的所述第一介电层(11)的所述部分包括热氧化物层。
37.权利要求36的半导体存储器，其中位于在所述导电层(3)的所述侧壁(23) 上的所述第一介电层(11)的所述另一部分是自然氧化物层。
38.权利要求37的半导体存储器，位于所述导电层(3)的所述顶表面上的所 述第一介电层(11)的所述部分比位于所述导电层(3)的所述侧壁(23)上的所述 第一介电层(11)的所述另一部分厚至少十倍。
39.权利要求38的半导体存储器，其中位于在所述导电层(3)的所述侧壁(23) 上的所述第一介电层(11)的所述另一部分具有小于2nm的厚度，优选1nm的厚 度。
40.本权利要求39的半导体存储器，其中所述第二介电层(12)具有小于2nm 的厚度，优选1nm的厚度。
41.权利要求12的半导体存储器，其中所述电荷俘获层堆叠(2)的所述第二 介电层(9)包括第一部分(24)和第二部分(25)，其中所述第三介电层(10)的部分布 置在所述第二介电层(9)的所述第一部分(24)和所述第二部分(25)之间。
42.权利要求1至14和30至34之一的半导体存储器，其中所述第一线(15- 1)是所述衬底(1)中的线形第一掺杂区，其中所述第一掺杂区沿着所述第一方向 延伸并包括第一掺杂区域(6)，其中所述第二线(15-2)是所述衬底(1)中的线形第 二掺杂区，其中所述第二掺杂区沿着所述第一方向延伸和包括所述第二掺杂区 域(7)。
43.权利要求42的半导体存储器，还包括：
第一金属线(26-1)和第二金属线(26-2)，所述第一金属线(26-1)和第二金属线 (26-2)沿着所述第一方向延伸并且位于离所述衬底(1)的顶表面一定距离的位 置；
至少四导电塞(27)，第一导电塞(27-1)将所述第一线(15-1)连接至所述第一 金属线(26-1)；
第二导电塞(27-2)将所述第一线(15-1)连接至所述第一金属线(26-1)；
至少三条字线(5-1，5-2，5-3)布置在所述第一导电塞(27-1)和所述第二导电塞 (27-2)之间；
第三导电塞(27-3)将所述第二线(15-2)连接至所述第二金属线(26-2)；
第四导电塞(27-4)将所述第二线(15-2)连接至所述第二金属线(26-2)；
布置在所述第三导电塞(27-3)和所述第四导电塞(27-4)之间的至少三条字线 (5-1，5-2，5-3)。
44.权利要求43的半导体存储器，还包括连接到所述第二线(15-2)和所述字 线(5-1)以及第三线(15-3)的另一存储单元(21-2)，所述第三线(15-3)沿着所述第二 方向延伸。
45.权利要求24，25，26，27，28，35，36，37，38，39或者40之一的半导体存储 器，还包括第一布线层和第二布线层，
其中所述第一布线层位于离所述衬底(1)的顶表面一段距离的位置；
其中所述第二布线层位于所述第一布线层和所述衬底(1)的所述顶表面之 间；
其中所述第一线(15-1)布置在所述第一布线层中并且其中，
所述第二线(16-1)布置在所述第二布线层中。
46.权利要求45的半导体存储器，还包括第一导电塞(18-1)，所述第一导电 塞(18-1)将所述第一线(15-1)连接至所述第一掺杂区域(6)。
47.权利要求46的半导体存储器，还包括第二导电塞(17-1)，所述第二导电 塞(17-1)将所述第二线(16-1)连接至所述第二掺杂区域(7-1)。
48.权利要求47的半导体存储器，还包括另一存储单元(21-3)、第三线(15-2) 和第四线(16-2)，其中所述第三线(15-2)和所述第四线(16-2)沿着所述第一方向 延伸，所述另一存储单元(21-3)连接到所述字线(5-1)和所述第三线(15-2)以及第 四线(16-2)。
49.一种用于形成半导体存储器的方法，该方法包括：
提供衬底(1)；
形成至少一个存储单元(21-1)，其中形成所述至少一个存储单元(21-1)包括：
所述衬底(1)中形成第一掺杂区域(6)和形成第二掺杂区域(7)，所述第一(6) 和第二掺杂区域(7)通过沟道区(22)彼此分开；
在所述衬底(1)上形成电荷俘获层堆叠(2)，所述电荷俘获层堆叠(2)覆盖所述 第一掺杂区域(6)的至少一部分、所述第二掺杂区域(6)的至少一部分和所述沟道 区(22)的至少一部分；
在所述电荷俘获层堆叠(2)上形成图案化导电层(3)；
在所述导电层(3)的顶表面上和在所述导电层(3)的侧壁(23)上形成介电层 (4)；
沿着第一方向形成第一线(15-1)，所述第一线(15-1)连接至所述第一掺杂区 域(6)，以及沿着第一方向形成第二线(15-2，16-1)，所述第二线(15-2，16-1)连接至 所述第二掺杂区域(7)；
沿着第二方向形成字线(5-1)，所述字线(5-1)的一部分布置在所述介电层(4) 上。
50.权利要求49的方法，其中形成所述介电层(4)包括在所述电荷俘获层堆 叠(2)的一部分上形成所述介电层(4)，所述部分位于彼此相邻的存储器单元(21- 1)的导电层(3)之间。
51.权利要求50的方法，其中形成所述介电层(4)包括将所述介电层(4)沉积 到彼此相邻的存储器单元(21-1)的导电层(3)之间的凹槽中。
52.权利要求51的方法，其中形成延伸到所述凹槽并覆盖所述凹槽中的所 述介电层(4)的字线(5-1)。
53.权利要求49的方法，其中所述导电层(3)包括n掺杂多晶硅、p掺杂多 晶硅和金属之一。
54.权利要求53的方法，其中所述金属选自Al、Co、Cr、Fe、In、Ir、Hf、 Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、 W、Y、和Zr的组。
55.权利要求49的方法，其中所述字线(5-1)包括n掺杂多晶硅、p掺杂多 晶硅和金属中的一种。
56.权利要求55的方法，其中所述金属选自Al、Co、Cr、Fe、In、Ir、Hf、 Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、 W、Y、和Zr的组。
57.权利要求49的方法，其中所述电荷俘获层堆叠(2)包括选自由氧化硅、 氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料。
58.权利要求49的方法，其中形成包括具有至少3.9的介电常数的材料的 所述电荷俘获层堆叠(2)。
59.权利要求49的方法，其中形成所述电荷俘获层堆叠(2)包括：
在所述衬底(1)上形成第一介电层(8)，在所述第一介电层(8)上形成第 二介电层(9)和在所述第二介电层(9)上形成第三介电层(10)。
60.权利要求59的方法，其中所述第一介电层(8)和所述第三介电层(10)的 每个包含选自由氧化硅和硅酸铪组成的组中的材料；和
所述第二介电层(9)包括选自由氮化硅、氧化铪和氧化铝组成的组中的材 料。
61.权利要求59的方法，其中所述第一介电层(8)、第二介电层(9)和第三介 电层(10)的每个都包含具有至少3.9的介电常数的材料。
62.权利要求60和61之一的方法，其中形成所述电荷俘获层堆叠(2)的所述 第一介电层(8)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的 所述第一介电层(8)。
63.权利要求62的方法，其中形成所述电荷俘获层堆叠(2)的所述第二介电 层(9)包括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第二 介电层(9)。
64.权利要求63的方法，其中形成所述电荷俘获层堆叠(2)的所述第三介电 层(10)包括形成具有介于5nm和7nm之间的厚度，优选6nm的厚度的所述第 三介电层(10)。
65.权利要求49，52和59之一的方法，其中形成所述介电层(4)包括形成包 括选自由氧化硅、氮化硅、氧化铪、氧化铝和硅酸铪组成的组中的材料的所述 介电层(4)。
66.权利要求49，52和59之一的方法，其中形成所述介电层(4)包括形成包 括具有至少3.9的介电常数的材料的所述介电层(4)。
67.权利要求59和64之一的方法，还包括在所述衬底(1)和在彼此靠近的存 储器单元(21)的沟道区(22)之间的所述电荷俘获层堆叠(2)中形成沟槽(14)和用沟 槽隔离填充物填充所述沟槽(14)。
68.权利要求67的方法，其中形成所述介电层(4)包括在所述导电层(3)的所 述顶表面和所述侧壁(23)上和在所述沟槽隔离填充物上形成所述介电层(4)。
69.权利要求68的方法，其中形成所述介电层(4)包括将所述介电层(4)沉积 到彼此靠近的存储器单元(21-1)的导电层(3)之间的凹槽中。
70.权利要求69的方法，其中形成延伸到所述凹槽并覆盖所述凹槽中的所 述介电层(4)的字线(5-1)。
71.权利要求70的方法，其中形成所述介电层(4)包括在所述导电层(3)的所 述顶表面上形成所述介电层(4)的一部分，所述部分具有第一厚度；
和在所述导电层(3)的所述侧壁(23)上形成所述介电层(4)的另一部分，所述 另一部分具有第二厚度；第一厚度比第二厚度大。
72.权利要求71的方法，其中所述第一厚度比所述第二厚度大至少十倍。
73.权利要求71的方法，所述导电层(3)的所述顶表面上的所述介电层(4)的 所述部分包括热氧化物层。
74.权利要求25的方法，在所述导电层(3)的所述侧壁(23)上的所述介电层(4) 的所述另一部分是自然氧化物层。
75.权利要求49，52，59，64或者70之一的方法，其中形成所述介电层(4)包 括在所述导电层(3)上形成第一介电层(11)，在所述第一介电层(11)上形成第二 介电层(12)和在所述第二介电层(12)上形成第三介电层(13)。
76.权利要求75的方法，其中所述介电层(4)的所述第一介电层(11)、第二 介电层(12)和第三介电层(13)的每个都包含选自由氧化硅、氮化硅、氧化铪、氧 化铝和硅酸铪组成的组中的材料。
77.权利要求75的方法，其中所述介电层(4)的所述第一介电层(11)、第二 介电层(12)和第三介电层(13)的每个都包含具有至少3.9的介电常数的材料。
78.权利要求75的方法，其中形成所述介电层(4)的所述第一介电层(11)包 括形成具有介于3nm和5nm之间的厚度，优选11nm的厚度的所述第一介电 层(11)。
79.权利要求78的方法，其中形成所述介电层(4)的所述第二介电层(12)包 括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第二介电层 (12)。
80.权利要求79的方法，其中形成所述介电层(4)的所述第三介电层(13)包 括形成具有介于4nm和6nm之间的厚度，优选5nm的厚度的所述第三介电层 (13)。
81.权利要求75的方法，其中在所述导电层(3)上形成所述介电层(4)的所述 第一介电层(11)包括：
在所述导电层(3)的所述顶表面上形成所述第一介电层(11)的一部分，所述 部分具有第一厚度；
在所述导电层(3)的所述侧壁(23)上形成所述第一介电层(11)的另一部分，所 述另一部分具有第二厚度；
第一厚度比第二厚度大。
82.权利要求81的方法，所述导电层(3)的所述顶表面上的所述第一介电层 (11)的所述部分包括热氧化物层。
83.权利要求82的方法，在所述导电层(3)的所述侧壁(23)上的所述第一介 电层(11)的所述另一部分是自然氧化物层。
84.权利要求83的方法，所述导电层(3)的所述顶表面上的所述第一介电层 (11)的所述另一部分的所述第二厚度比在所述导电层(3)的侧壁(23)上的所述 第一介电层(11)的所述部分的所述第一厚度高至少十倍。
85.权利要求84的方法，所述第一介电层(11)的所述部分具有低于2nm的 厚度，优选1nm的厚度。
86.权利要求85的方法，所述介电层(4)的所述第二介电层(9)具有低于2nm 的厚度，优选1nm的厚度。
87.权利要求59的方法，其中形成所述电荷俘获层堆叠(2)包括形成所述第 二介电层(9)以便获得所述第二介电层(9)的第一部分(24)和第二部分(25)，其中 形成所述电荷俘获层堆叠(2)的所述第三介电层(10)包括填充布置在所述第二介 电层(9)的所述第一部分(24)和所述第二部分(25)之间的凹槽。
88.权利要求49至61和76至80中任一项的方法，其中形成所述第一线(15-1) 包括在所述衬底(1)中掺杂第一区域，所述第一区域沿着所述第一方向延伸，和 形成所述第二线(15-2，16-1)包括在所述衬底(1)中掺杂第二区域，所述第二区域 沿着所述第一方向延伸。
89.权利要求88的方法，其中形成所述第一线(15-1)包括在所述衬底(1)中形 成所述第一掺杂区域(6)，其中形成所述第二线(15-2，16-1)包括在所述衬底(1)中 形成所述第二掺杂区域(7)。
90.权利要求89的方法，还包括
形成沿着所述第二方向延伸的多条字线(5-1)；
在所述衬底(1)的顶表面之上形成第一金属线(26-1)和第二金属线(26-2)，所 述第一金属线(26-1)和第二金属线(26-2)沿着所述第一方向延伸；
形成第一导电塞(27-1)，所述第一导电塞(27-1)将所述第一线(15-1)连接至所 述第一金属线(26-1)；
形成第二导电塞(27-2)，所述第二导电塞(27-2)将所述第一线(25-1)连接至所 述第一金属线(26-1)；
其中至少三条字线(5-1)布置在所述第一导电塞(27-1)和所述第二导电塞(27- 2)之间；
形成第三导电塞(27-3)，所述第三导电塞(27-3)将所述第二线(15-2)连接至所 述第二金属线(26-2)；
形成第四导电塞(27-4)，所述第四导电塞(27-4)将所述第二线(15-2)连接至所 述第二金属线(26-2)；
其中至少三条字线(5-1)布置在所述第三导电塞(27-3)和所述第四导电塞(27- 4)之间。
91.权利要求70至74和81至86中任一项的方法，其中所述第一线(15-1) 形成在位于所述衬底(1)的顶表面上的所述半导体存储器的第一布线层中，其中 所述第二线(15-2，16-1)形成在位于所述衬底(1)的所述顶表面和所述第一布线层 之间的所述半导体存储器的第二布线层中。
92.权利要求91的方法，还包括
形成第一导电塞(18)，所述第一导电塞(18)将所述第一线(15-1)连接至所述 第一掺杂区域(6)；和
形成第二导电塞(17)，所述第二导电塞(17)连接所述第二线(16-1)和所述第 二掺杂区域(7)。
93.权利要求88或者89的方法，其中形成所述第一线(15-1)和形成所述第 二线(15-2)包括：
除去所述导电层(3)的一部分，从而暴露所述电荷俘获层堆叠(2)的一个区 域，所述电荷俘获层堆叠(2)的所述区域沿着第一方向延伸；
掺杂所述衬底(1)，其中所述导电层(3)防止掺杂剂进入被所述导电层(3)覆盖 的区域之上的所述衬底(1)内；
其中形成所述介电层(4)包括热氧化所述导电层(3)的表面；
其中形成所述字线(5-1)包括在所述电荷俘获层堆叠(3)的所述暴露区域上和 在所述介电层(4)上沉积多晶硅层和刻蚀所述多晶硅层，所述介电层(4)和所述导 电层(3)沿着第二方向。
94.一种用于操作根据权利要求1至48之一的半导体存储器的方法，包括：
提供具有至少一个存储单元(21-1)的根据权利要求1至48之一的半导体存 储器；
操作所述存储单元(21-1)包括编程所述存储单元(21-1)，其中编程包括：
编程第一位，其包括：
将第一编程电压施加至所述第二掺杂区域(7)和将第二编程电压施加至所述 字线(5-1)以及将所述第一掺杂区域(6)接地，从而引起热电子注入到所述电荷俘 获层堆叠(3)的第一电荷存储区域(20)，所述第一电荷存储区域(20)布置在所述 第二掺杂区域(7)附近，从而在所述第一电荷存储区域(20)中编程所述第一位；
编程第二位，其包括：
将第三编程电压施加至所述第一掺杂区域(6)和将第四编程电压施加至所述 字线(5-1)以及将所述第二掺杂区域(7)接地，从而引起热电子注入到所述电荷俘 获层堆叠(3)的第二电荷存储区域(19)，所述第二电荷存储区域(19)布置在所述 第一掺杂区域(6)的附近，从而在所述第二电荷存储区域(19)中编程所述第二位。
95.根据权利要求94的方法，其中操作所述半导体存储器包括擦除所述第 一位，
擦除所述第一位包括：
将第一擦除电压施加至字线(5-1)和将第二擦除电压施加至所述第二掺杂区 域(7)，从而引起热空穴注入到所述第一电荷存储区域(20)，从而擦除所述第一 位。
96.根据权利要求95的方法，其中操作所述半导体存储器包括擦除所述第 二位，
擦除所述第二位包括：
将第三擦除电压施加至字线(5-1)和将第四擦除电压施加至所述第一掺杂区 域(6)，从而引起热空穴注入到所述第二电荷存储区域(20)，从而擦除所述第二 位。
97.根据权利要求96的方法，其中操作所述半导体存储器包括读取所述存 储单元(21-1)，其中
读出所述存储单元(21-1)的所述第一位，其包括：
将第一读取电压施加至所述第一掺杂区域(6)和将第二读取电压施加至字线 (5-1)和将所述第二掺杂区域(7)接地；
随后检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第一电流；
确定是否所述第一电流低于第一阈值电流；
如果所述第一电流低于所述第一阈值电流则输出对应于待编程的所述第一 位的信号；
如果所述第一电流高于所述第一阈值电流则输出对应于待擦除的所述第一 位的信号；
读出所述存储单元(21-1)的所述第二位，其包括：
将第三读取电压施加至所述第二掺杂区域(7)和将第四读取电压施加至字线 (5-1)和将所述第一掺杂区域(6)接地；
随后检测所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的第二电流；
确定是否所述第二电流低于第二阈值电流；
如果所述第二电流低于所述第二阈值电流则输出对应于待编程的所述第二 位的信号；
如果所述第二电流高于所述第二阈值电流则输出对应于待擦除的所述第二 位的信号。
98.一种用于操作根据权利要求1至48之一的半导体存储器的方法，包括：
提供具有至少一个存储单元(21-1)的根据权利要求1至48之一的半导体存 储器；
操作所述存储单元(21-1)包括编程所述存储单元(21-1)，其中编程包括：
编程第一位，其包括：
将第一编程电压施加至所述第二掺杂区域(7)和将第二编程电压施加至所述 字线(5-1)以及将所述第一掺杂区域(6)接地，从而引起热空穴注入到所述电荷俘 获层堆叠(3)的第一电荷存储区域(20)，所述第一电荷存储区域(20)布置在所述 第一掺杂区域(7)的附近，从而在所述第一电荷存储区域(20)中编程所述第一位；
编程第二位，其包括：
将第三编程电压施加至所述第一掺杂区域(6)和将第四编程电压施加至所述 字线(5-1)以及将所述第二掺杂区域(7)接地，从而引起热空穴注入到所述电荷俘 获层堆叠(3)的第二电荷存储区域(19)，所述第二电荷存储区域(19)布置在所述 第一掺杂区域(6)的附近，从而在所述第二电荷存储区域(19)中编程所述第二位。
99.根据权利要求98的方法，其中操作所述存储单元(21-1)包括擦除所述第 一位，
擦除所述第一位包括：
将第一擦除电压施加至所述字线(5-1)，从而引起电子的福勒诺德海姆隧穿 到所述电荷存储区域(20)中，从而擦除所述第一位。
100.根据权利要求99的方法，其中操作所述存储单元(21-1)包括擦除所述 第二位，
擦除所述第二位，其包括：
将第二擦除电压施加至所述字线(5-1)，从而引起电子的福勒诺德海姆隧穿 到所述第二电荷存储区域(20)，从而擦除所述第二位。
101.根据权利要求100的方法，其中操作所述半导体存储器包括读取所述 存储单元(21-1)，其中
读取所述第一位，其包括：
将第一读取电压施加至所述第二掺杂区域(7)和将第二读取电压施加至字线 (5-1)；
随后检测所述第一掺杂区域(6)和所述第二掺杂区域(7)之间的第一电流；
确定是否所述第一电流低于第一阈值电流；
如果所述第一电流低于所述第一阈值电流则输出对应于待编程的所述第一 位的信号；
如果所述第一电流高于所述第一阈值电流则输出对应于待擦除的所述第一 位的信号；和其中
读取所述第二位，其包括：
将第三读取电压施加至所述第一掺杂区域(6)和将第四读取电压施加至所述 字线(5-1)；
随后检测所述第一掺杂区域(7)和所述第一掺杂区域(6)之间的第二电流；
确定是否所述第二电流低于第二阈值电流；
如果所述第二电流低于所述第二阈值电流则输出对应于待编程的所述第二 位的信号；
如果所述第二电流高于所述第二阈值电流则输出对应于待擦除的所述第二 位的信号。
102.一种用于操作根据权利要求20至31，35至41和45至49之一的半导 体存储器的方法，包括：
提供具有至少一个存储单元(21-1)的根据权利要求20至31，35至41和45 至49之一的半导体存储器；
操作所述存储单元(21-1)包括编程所述存储单元(21-1)，其中编程包括：
编程第一位，其包括：
将第一电荷俘获层堆叠(2)编程电压施加至所述第二掺杂区域(7)和将第二电 荷俘获层堆叠(2)编程电压施加至所述字线(5-1)以及将所述第一掺杂区域(6)接 地，从而引起热电子注入到所述电荷俘获层堆叠(3)的第一电荷存储区域(19)， 所述第一电荷存储区域(19)布置在所述第二掺杂区域(7)的附近，从而在所述第 一电荷存储区域(20)中编程所述第一位；
编程第二位，其包括：
将第三电荷俘获层堆叠(2)编程电压施加至所述第一掺杂区域(6)和将第四电 荷俘获层堆叠编程电压施加至所述字线(5-1)以及将所述第二掺杂区域(7)接地， 从而引起热电子注入到所述电荷俘获层堆叠(3)的第二电荷存储区域(19)，所述 第二电荷存储区域(19)布置在所述第一掺杂区域(6)的附近，从而在所述第二电 荷存储区域(19)中编程所述第二位；
编程第三位，其包括如下步骤：
将导电层(3)编程电压施加到字线(5-1)，从而引起电子从所述字线(5-1)福勒 诺德海姆隧穿到所述导电层(3)，从而在所述导电层(3)中编程所述第三位。
103.根据权利要求102的方法，其中操作所述半导体存储器包括擦除所述 第一位，其中擦除所述第一位包括：
将第一电荷俘获层堆叠(3)擦除电压施加至所述字线(5-1)和将第二电荷俘获 层堆叠(3)擦除电压施加至第二掺杂区域(7)，并从而引起热空穴注入到所述第一 电荷存储区域(20)并从而擦除所述第一位。
104.根据权利要求103的方法，其中操作所述半导体存储器包括擦除所述 第二位，其中擦除所述第二位包括：
将第三电荷俘获层堆叠(3)擦除电压施加至所述字线(5-1)和将第四电荷俘获 层堆叠(3)擦除电压施加至所述第一掺杂区域(6)，并从而引起热空穴注入到所述 第二电荷存储区域(20)并从而擦除所述第二位。
105.根据权利要求104的方法，其中操作所述半导体存储器包括擦除所述 第三位。
106.根据权利要求105的方法，其中擦除所述第三位包括将第一导电层擦 除电压施加至所述字线(5-1)。
107.根据权利要求106的方法，其中擦除所述第三位包括将第二导电层擦 除电压施加至所述衬底(1)。
108.根据权利要求107的方法，其中操作所述半导体存储器包括读取所述 存储单元(21-1)，包括：
将第一读取电压施加至所述第一掺杂区域(6)和将第二读取电压施加至所述 字线(5-1)；并随后
检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第一电流；
将第三读取电压施加至所述第一掺杂区域(6)和将第四读取电压施加至所述 字线(5-1)；并随后
检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第二电流；
将第五读取电压施加至所述第一掺杂区域(6)和将第六读取电压施加至所述 字线(5-1)；并随后
检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第三电流；
将第七读取电压施加至所述第一掺杂区域(6)和将第八读取电压施加至所述 字线(5-1)；并随后
检测所述第二掺杂区域(7)和所述第一掺杂区域(6)之间的第四电流；
确定是否所述第一电流低于第一阈值电流；
确定是否所述第二电流低于第二阈值电流；
确定是否所述第三电流低于第三阈值电流；
确定是否所述第四电流低于第四阈值电流；
如果所述第一电流高于所述第一阈值电流则输出指示擦除所述第一位和编 程所述第三位的信号；
如果所述第二电流高于所述第二阈值电流和所述第一电流低于所述第一阈 值电流则输出指示编程所述第一位和编程所述第三位的信号；
如果所述第二电流低于所述第二阈值电流和所述第三电流高于所述第三阈 值电流则输出指示擦除所述第一位和擦除所述第三位的信号；
如果所述第四电流高于所述第四阈值电流和如果所述第三电流降低于所述 第三阈值电流则输出指示编程所述第一位和擦除所述第三位的信号。