半导体装置以及控制半导体装置操作的方法
技术领域
[0001] 本
发明是有关于一种半导体装置以及控制半导体装置操作的方法。
背景技术
[0002] 非挥发性
存储器(Non-volatile memory)是储存信息作为数据，且在将电源切断之后，依然可以保留所储存的数据。闪存(Flash memory)是一种可覆写的非挥发性存储器，且通常包括一悬
浮栅(Floating gate)，通过悬浮栅而注入或抽出
电子以便执行写入或抹除。作为关于闪存的习知技术，提案有下列的技术。
[0003] 非
专利文献1为关于一种无使用有悬浮栅的扩散层的AG-AND型闪存。第1图为90奈米
节点(90-nm-node)的AG-AND型闪存的存储器阵列的平面图。第2图(a)为显示程序化时的
电压条件的剖面图。第2图(b)为显示在读取时的电压条件的剖面图。第3图为显示AG-AND阵列结构。
[0004] 协助栅(Assist gates)AG0至AG3是设置于
硅衬底上。于该协助栅AG0至AG3下方的衬底形成反转层。所以，未存在扩散层。字符线(WordLine)WL在与协助栅AG垂直的方向作延伸。如第2图(a)所示，在程序化期间，0V、5V、1V及8V的电压分别提供给协助栅AG0、AG1、AG2及AG3。18V的电压提供给所选择的单元(cell)的字符线WL。
[0005] 当协助栅AG施加5V的电压时，形成作为源极的
沟道。当协助栅AG施加8V的电压时，形成作为漏极的沟道。当协助栅AG施加1V的电压时，沟道将会变弱，使得在悬浮栅)FG边界的
电场增强，并抑制
电流。施加0V的电压至位于施加有5V的电压的协助栅AG的左边的协助栅，使得沟道被切断以中止该电流。
[0006] 从源极流出的电子依序通过位于协助栅AG1下的沟道、单元的悬浮栅FG、协助栅AG2、已
选定单元的悬浮栅FG、以及协助栅AG3且由于施加有1V电压的协助栅AG的下面部份与漏极侧的悬浮栅间的边界电场很强，故热电子注入已选定的单元的悬浮栅。
[0007] 如第2图(b)所示，在读取操作时，施加5V的电压至位于悬浮栅两侧的协助栅AG，而于协助栅AG下形成沟道，且将一方作为源极，另一方作为漏极来使用，藉此进行悬浮栅FG的读取。
[0008] 专利文献1是关于一种SONOS(silicon-oxide-nitride-oxide-silicon，硅
氧氮氧硅)型存储器单元的AG-AND型闪存。在此种结构中，在作为源极或漏极的两扩散区域之间设置两个协助栅，并在该等协助栅之间形成SONOS型存储器单元。将源极与漏极相互交替易位以捕获电子于存储器单元的协助栅附近的两氮化物膜区域中。而可储存两位。
[0009] 非专利文献1：Y.Sasago，et al.，90-nm-node multi-level AG-ANDtype flash memory with cell size of true 2F 2/bit and programmingthroughput of 10MB/s，Dec.2003，Technical Digest，pp.823-826.
[0010] 专利文献1：日本特开2001-156275号
公报发明内容
[0011] (发明所欲解决的课题)
[0012] 然而，在习知AG-AND型闪存中，为了连接区域位线与全域位线DLm-3至DLm+2，必须有连接到选择栅极线的区段晶体管(sectortransistors，ST Tr)，因此有
电路面积增大的问题。此外，在专利文献1的技术中，由于以扩散层来形成源极与漏极，会有存储器阵列区域增大的问题。
[0013] 因此，本发明乃有鉴于上述问题点而研创者，目的在于提供一种可抑制电路面积增大的半导体装置及其动作控制方法。
[0014] (解决课题的手段)
[0015] 为了解决上述课题，本发明的半导体装置包括：半导体衬底；字符线；全域位线；反向栅(inversion gate)，在所述半导体衬底形成作为区域位线的反转层(inversion layers)，并将该反转层电性连接至所述全域位线；以及存储器单元，将所述反转层作为源极与漏极来使用。根据本发明，由于反向栅可作为如同区段晶体管来动作，故无须设置区段晶体管。因此，缩小作为区段晶体管的区域。藉此，可抑制电路面积的增大。以此种方式，可提供一种包含用以仅可能缩小阵列大小的译码电路的阵列结构。
[0016] 所述反转层较佳为通过金属配线连接至所述全域位线。所述存储器单元形成在相邻的所述反向栅之间。本发明的半导体装置更进一步包括选择电路(select circuit)，用以提供给定的电压给所述反向栅并选择用以进行写入或抹除的存储器单元。所述反向栅包括由形成作为源极的反转层的第一反向栅、形成作为漏极的反转层的第二反向栅，及设置于所述第一与第二反向栅间的第三反向栅。所述半导体装置更进一步包括选择电路，在写入时，提供给定的电压给第一至第三反向栅，并选择用以进行写入的存储器单元。
[0017] 选择电路较佳为在写入时提供电压给第三反向栅，用以缩小形成在半导体衬底中源极与漏极间的沟道区域中的第三反向栅下的沟道区域。以技术面来说，使反向栅的晶体管稍微地导通(on)，而能使形成在半导体衬底中的源极与漏极之间的沟道区域中的第三反向栅下的沟道区域予以缩小形成。
[0018] 反向栅更进一步包括第四反向栅，设于从第一反向栅观看时与第三反向栅相对的
位置，且在写入时，所述选择电路提供电压给第四反向栅，用以切断形成在半导体衬底中的沟道。以技术面来说，使反向栅的晶体管不导通(off)，而能于第四反向栅切断形成于半导体衬底中的沟道。本发明的半导体装置更进一步包括写入电压提供电路，在写入时提供写入电压给反转层。本发明的半导体装置更进一步包括电压提供电路，在抹除时提供电压给所述字符线，所述电压用以通过富尔诺罕(Fowler-Nordheim，FN)穿隧效应将注入于所述存储器单元中的电子抽抽出到半导体衬底侧。在此应用中，用以抽出电子至半导体衬底侧的电压较佳是负电压。
[0019] 本发明的半导体装置更进一步包括电压提供电路，在抹除时提供电压给字符线，所述电压用以通过FN穿隧效应将注入于存储器单元中的电子抽出到字符线侧。另外，本发明的半导体装置更进一步包括电压提供电路，在抹除时提供电压给所述反转层，所述电压用以通过FN穿隧效应将注入于存储器单元中的电子抽出。本发明的半导体装置也包括多个列(column)集合(i)，由多条全域位线所构成；以及译码器，通过共享的选择
信号(c)将该列集合中的给定的全域位线连接至各自对应的分页
缓冲器(page buffer)(60-i)。
[0020] 反转层是由多个存储器单元所共享。所述存储器单元于所述反向栅间的绝缘膜两侧分别储存一位，藉此每一单元储存两个位。所述存储器单元较佳为SONOS型。所述半导体装置较佳为半导体存储装置。
[0021] 本发明的上述目的亦可通过一种方法达成，所述方法包含下列步骤：提供给定的电压至反向栅，并在半导体衬底形成作为区域位线的反转层，藉此将反转层电性连接至全域位线的第1步骤；以及选择字符线的第2步骤。根据本发明，由于可使反向栅作为如同区段晶体管来动作，故无须设置区段晶体管。因此，可缩小作为区段晶体管的空间。因此，可减少电路面积的增大。以此方式，可提供包含有用以仅可能将阵列尺寸缩小的译码电路的阵列构造。
[0022] 反向栅包括形成作为源极的反转层的第一反向栅、形成作为漏极的反转层的第二反向栅，及设置于所述第一与第二反向栅之间的第三反向栅，且所述第1步骤在写入时，提供给定的电压给第一至第三反向栅。所述第1步骤也包括在写入时，提供电压给第三反向栅，
[0023] 用以缩小形成在半导体衬底中的源极与漏极间的沟道区域中的第三反向栅下的沟道区域。
[0024] 反向栅更进一步包括第四反向栅，设置在从第一反向栅观看时与第三反向栅相对的位置，且所述第1步骤包括在写入时，提供电压给第四反向栅，用以切断在半导体衬底所形成的沟道。所述反向栅进一步包含有形成作为源极的反转层的第一反向栅、形成作为漏极的反转层的第二反向栅、以及设置于所述第一与第二反向栅间的第三反向栅，并包含有在写入时，于所述第三反向栅两侧的绝缘膜分别储存一位的步骤。
[0025] 除此之外，所述方法包括在写入时通过全域位线，提供写入电压给反转层的步骤。所述方法也包括在抹除时提供电压给所述字符线的步骤，用以通过FN穿隧效应将注入于存储器单元中的电子抽出到半导体衬底侧。所述用以抽出电子朝向半导体衬底侧的电压较佳是负电压。
[0026] (发明的效果)
[0027] 根据本发明，可提供可抑制电路面积的增加的半导体装置及其方法。
附图说明
[0028] 第1图是显示习知的AG-AND闪存的存储器阵列。
[0029] 第2图(a)为显示程序化时的电压条件的剖面图。
[0030] 第2图(b)为显示读取时电压条件的剖面图。
[0031] 第3图显示习知的AG-AND阵列结构。
[0032] 第4图为本发明的
实施例的半导体存储装置的存储器阵列的平面图。
[0033] 第5图为沿着第4图的字符线所截取的剖面图。
[0034] 第6图为显示本发明的实施例的半导体存储装置的程序化操作的示意剖面图。
[0035] 第7图为显示本发明实施例的半导体存储装置的读取操作的示意剖面图。
[0036] 第8图为显示本发明实施例的半导体存储装置的抹除操作的示意剖面图。
[0037] 第9图为本发明实施例的核心阵列的布局图。
[0038] 第10图为第9图的A-A’的剖面图。
[0039] 第11图为第9图的核心阵列的等效电路图。
[0040] 第12图为本发明的实施例的半导体存储装置的方
块图。第13图为列译码器、分页缓冲器、BL译码器及全域位线GBL的放大图。
[0041] 符号说明
[0042] 11 半导体衬底
[0043] 12 ONO膜
[0045] 14～21 反转层
[0046] 22 沟道
[0047] 23 反转层
[0048] 30～32 接点
[0049] 51 半导体存储装置
[0050] 52 存储器单元阵列
[0051] 53 输入/输出缓存器及缓冲器
[0052] 54 地址缓存器
[0053] 55 状态缓存器
[0054] 56 命令缓存器
[0055] 57 状态机
[0056] 58 高压产生电路
[0057] 59 行译码器
[0058] 60 分页缓冲器
[0059] 61 列译码器
[0060] 70 反向栅译码器
[0061] 71 位线(BL)译码器
[0062] 121 氧化物膜
[0063] 122 氮化物膜
[0064] 123 氧化物膜
[0065] 711 路径晶体管
[0066] GBL(0)～GBL(9)字符线(WL)与全域位线
[0067] IG0～IG3反向栅
[0069] M11～Mnm 存储器单元
[0070] P1 多晶硅部
[0071] 实施方式
[0072] 以下参考附图，详细说明本发明的实施例。第4图是本发明的实施例的半导体存储装置的存储器阵列的平面图。第5图为第4图的沿着字符线的剖面图。如第4图所示，字符线WL沿着与反向栅IG0至IG3垂直的方向延伸。反向栅IG0至IG3是用以在半导体衬底形成作为区域位线功能的反转层(沟道)，且藉此将该反转层电性连接至全域位线者。换句话说，反向栅IG0至IG3当作与习知的区段晶体管一样的组件来动作。
[0073] 如第5图所示，存储器单元为SONOS结构。半导体衬底11的表面的部分及反向栅IG0至IG3被具有以氧化物膜、氮化物膜、以及氧化物膜此种顺序堆栈的结构的ONO(Oxide-nitride-oxide，氧化物-氮化物-氧化物)膜12所
覆盖。于ONO膜12上形成作为字符线W3的多晶硅栅极电极13。施加预定的电压至作为存储器单元的源极与漏极来使用的反转层以提升栅极电压，藉此便形成沟道。该SONOS结构的存储器单元，由于交替互换将朝栅极绝缘膜中的电荷的注入施加至作为源极和漏极的两个电极的
偏压方向(bias direction)，藉此将二元信息独立地写入两个电极附近的栅极绝缘膜，而能于每一个存储器单元储存两个位。亦即，该存储器单元在反向栅间的绝缘膜的两侧各储存1个位，故每个单元能储存两个位。
[0074] 第6图为本实施例的半导体装置的程序化动作的示意剖面图。在第图所示的实例中，通过源极侧注入(source-side injection)执行写入至存储器单元。所谓源极侧注入是指注入电子于两相邻IG间的反向栅间的栅绝缘膜的源极侧的区域中。如第6图(a)所示，在左边位程序化动作期间，分别施加0V、5V、1V及8V的电压至反向栅IG0、IG1、IG2及IG3。10V至15V的电压则施加至所述所选定的单元的字符线WL。
[0075] 当施加5V的电压至反向栅IG1(第一反向栅)时，反转层(沟道)14形成在半导体衬底11以作为源极。当施加8V的电压至反向栅IG3(第二反向栅)时，反转层15形成在半导体衬底11以作为漏极。当施加1V的电压至反向栅IG2(第三反向栅)，能缩小形成在反向栅IG2下的沟道，并增强边界的电场，且抑制电流。施加0V的电压至反向栅IG0(第四反向栅)，使得沟道被切断而停止电流。施加0V的电压至反转层14及施加4.5V的电压至反转层15，使得电子在沟道中由源极移向漏极。当在反向栅IG2下漏极侧的电场变强时，穿过沟道的电子获得高
能量，而转换成热电子，且部分捕获于ONO膜12中作为位A。
[0076] 如第6图(b)所示，在右边位程序化动作期间，分别施加0V、8V、1V及5V的电压至反向栅IG0、IG1、IG2及IG3。施加10V至15V的电压至所选定的单元的字符线WL。当施加5V的电压至反向栅IG3时，作为源极的反转层17是形成在半导体衬底11。当施加8V的电压至反向栅IG1，作为漏极的反转层16是形成在半导体衬底11。当施加1V的电压至反向栅IG2，能减弱反向栅IG2下的沟道，并加强边界的电场，且抑制电流。当施加0V的电压至反向栅IG0，使得沟道被切断而停止电流。施加0V的电压至反转层17及施加4.5V的电压至反转层16，使得电子在沟道中由作为源极的反转层17移向作为漏极的反转层16。当在反向栅IG2下的漏极侧的电场变强时，穿过沟道的电子获得高能量而转换成热电子，且部分捕获于ONO膜12中作为位B。
[0077] 借着施加1V的电压至反向栅IG2，能减弱在反向栅IG2下的沟道及抑制流经沟道的电流，故可抑制程序化的电流至100nA/cell(单元)以下。在习知的悬浮栅和每单位储存双位技术(MirrorBit)中，需要大约100μA/cell的程序化电流的流动。根据本发明，程序化电流可以减小至1/100以下。因此，与习知相比可一次写入100倍的单元，及可同时程序化1000个位，因此能够高速写入。
[0078] 第7图是本实施例的半导体存储装置的读取动作的示意剖面图。如第7图所示，在读取动作期间，施加5V的电压至反向栅IG1及反向栅IG2，使得在反向栅IG1及反向栅IG2下的半导体衬底11分别形成反转层18及反转层19。当施加0V的电压至反转层18、施加1.5V的电压至反转层19及施加4V至5V的电压至所选定的单元的字符线WL时，由目标单元读取数据。
[0079] 第8图是本实施例的半导体存储装置的抹除动作的示意剖面图。如第8图(a)所示，在抹除期间，施加5V的电压至目标存储器单元两侧的反向栅IG，使得反转层20及反转层21形成在半导体衬底11。施加-15V至-20V的电压至字符线WL。在反向栅IG下的反转层20及反转层21施加偏压至0V。通过富尔诺罕(FowlerNordheim，FN)穿隧效应，可将注入于ONO膜12的电子抽出至半导体衬底11侧。
[0080] 如第8图(b)所示，在抹除时，当施加0V的电压至目标存储器单元两侧的反向栅IG，以及施加15V至20V的电压至字符线WL时，沟道22在反向栅IG电压为0V时成为悬浮状态。因此，通过FN穿隧效应，可将注入于ONO膜12中的电子抽出至字符线13。
[0081] 如第8图(c)所示，亦可在抹除时，施加15V至20V的电压至反向栅IG，及施加0V电压至字符线WL，并通过朝反向栅IG
角落部的FN穿隧(field enhanced FN tunneling)，而将注入于ONO膜12(由氧化物膜121、氮化物膜122、以及氧化物膜123组成)的氮化物膜122中的电子予以抽出。
[0082] 第9图是本实施例中的核心阵列的布局图。第10图为沿着第9图的A-A’线剖面图。本发明的半导体装置包括区段选择区域(sectorselect region)及区段区域(sector region)。在第9图中，区段选择区域被标记为S，及形成具有4Mb的存储器单元的区段区域是被标记为M。IG(0)至IG(3)表示由金属配线所构成的反向栅线图案，以及GBL(0)至GBL(9)表示由金属配线所构成的全域位线。存储器单元位于字符线WL与全域位线GBL(0)至GBL(9)以直角交叉的区域中。存储器单元形成在两相邻反向栅间。以虚线围住的部份为一单位单元。
[0083] 在半导体衬底中，多晶硅部P1作为反向栅以形成作为区域位线的反转层，且与全域位线GBL(0)至GBL(9)的配置一致而彼此平行的形成。反向栅配线图案IG(0)至IG(3)通过接点30连接至多晶硅部P1。施加预定的电压至反向栅配线图案IG(0)至IG(3)，使得作用如同区域位线功能的反转层23形成于多晶硅部P1下的半导体衬底。反转层23通过n+扩散区域S/D及接点31连接至金属配线M1。金属配线M1通过接点32电性连结至全域位线GBL(0)至GBL(9)。施加第6至8图所示的电压至全域位线GBL(0)至GBL(9)、反向栅IG、以及字符线WL，而可对存储器单元进行写入、读取、及抹除。
[0084] 在此方法中，反向栅IG被标示为IGTr，所述反向栅IG可作用如同
开关晶体管(switching transistors)，因此，可将作为区域位线LBL功能的反转层电性连接至全域位线GBL(1)至GBL(9)。因此，没有必要使用习知需要的区段晶体管，因此，能缩小作为区段晶体管的区域。在此方法中，能将高度(第9图符号S的宽度)作成2μm以下。如上所述，施加1V的电压至反向栅IG，能减弱在反向栅IG下的沟道，并抑制通过沟道的电流，而可将程序化电流抑制在100nA/cell以下。因此，即使缩小字符线宽度W时，还是可充分流通写入所需要的程序化电流。因此，可将字符线宽度W作成90nm以下。虽然第9图范例中字符线数目为8条，但字符线也可为128或256条。
[0085] 第11图为第9图所示的核心阵列的等效电路。如第11图所示，存储器单元阵列M将具有ONO膜的多个存储器单元M11至Mnm配置成行列状。在存储器单元阵列M中配置在行(row)方向的每一群组的存储器单元，在各者的栅极电极中，在存储器单元阵列M中延伸于行方向的位线WL每条皆为共通连接。并且，配置于列(column)方向的每一个群组的存储器单元共有一反转层，所述反转层可作用如同区域字符线LBL一样。更具体来说，配置在列方向的各群组的存储器单元的源极与漏极通过反转层连接至其中一条全域位线GBL，所述反转层作用如同形成在反向栅IG的区域位线LBL。施加第6至8图的电压至全域位线GBL(1)至GBL(9)、反向栅IG及字符线WL，而可对存储器单元进行写入、读取及抹除。
[0086] 因为反向栅IG作用如同以IGTr标示的开关晶体管，所以能将作用如同区域位线LBL的反转层电性连接至全域位线GBL。因此，没有必要使用习知所需要的区段晶体管，而能缩小作为区段晶体管的区域。
[0087] 第12图为本实施例的半导体存储装置的方块图。如第12图所示，半导体存储装置51包括存储器单元阵列52、输入/输出(I/O)缓存器及缓冲器53、地址缓存器54、状态缓存器55、命令缓存器56、状态机57、高压产生电路58、行译码器59、分页缓冲器60、列译码器61、反向栅译码器70及位线(BL)译码器71。亦可将半导体存储装置51整合至半导体装置内。
[0088] 存储器单元阵列52具有可覆写的非挥发性存储器单元晶体管，所述晶体管沿着以矩阵形式排列的多个字符线WL及多个位线BL配置。
[0089] I/O缓存器及缓冲器53用以控制对应I/O
端子的各种信号或数据。地址缓存器54暂时储存经由I/O缓存器及缓冲器53输入的地址信号。状态缓存器55用以暂时储存状态信息。命令缓存器56用以暂时储存经由I/O缓存器及缓冲器输入的动作命令。状态机
57用以根据各
控制信号来控制装置内部的各电路的动作，并执行控制以将第6至8图的电压施加至各部。
[0090] 高压产生电路58用以产生用于装置内部的高电压。用于装置内部的高电压，包括写入数据的高电压、抹除数据的高电压、读取数据的高电压及用来检查在写入或抹除数据时是否有足够的写入/抹除的高电压执行于存储器单元中的验证用高电压。因此，高压产生电路58，在写入时，提供写入电压至反转层。在抹除时，高压产生电路58提供电压给字符线，通过FN穿隧效应，将注入于存储器单元的电子抽出至半导体衬底11侧。高压产生电路58，在抹除时，提供电压给字符线，通过FN穿隧效应，将注入于存储器单元的电子抽出至字符线侧。高压产生电路58，在抹除时，提供电压给反转层，通过FN穿隧效应，将注入于存储器单元的电子予以抽出。
[0091] 行译码器59将经由地址缓存器54输入的行地址予以译码，并选择字符线WL。分页缓冲器60包括数据闩
锁电路(latch circuit)及感测
放大器电路。当读取时，分页缓冲器60全体执行检测及闩锁储存于连接到相同字符线的多个存储器单元中的数据。在写入时，通过I/O缓存器及缓冲器53输入的数据经由列译码器61在闩锁电路中依次地闩锁，并根据闩锁数据提供写入电压至存储器单元。分页缓冲器60设置成例如512位(一页)。
[0092] 列译码器61将经由地址缓存器54输入的列地址予以译码，在读取时，选择被分页缓冲器60所闩锁的多的闩锁数据，并传送所选择的闩锁数据至I/O缓存器及缓冲器53。当写入时，列译码器61依次地传送通过I/O缓存器及缓冲器53输入的写入数据至在分页缓冲器60内的闩锁电路。I/O缓存器及缓冲器53、行译码器59、列译码器61及高压产生电路58皆在状态机57的控制下运作。
[0093] 反向栅译码器70用以提供预定的电压至反向栅IG并选择用以执行写入或抹除的存储器单元。根据地址缓存器的控制，反向栅译码器70提供预定的电压信号至反向栅IG。在未被输入的地址选择的区段中，施加0V的电压至反向栅IG0至IG3。在所选择的区段，根据所选择的全域位线GBL，施加0V、1V、5V及8V的电压至预定的反向栅IG。在读取时，施加
0V及5V的电压至预定的反向栅IG。在写入时，反向栅译码器70提供电压给反向栅IG2以减弱形成在半导体衬底11中的源极与漏极间的沟道。在写入时，反向栅译码器70提供电压给反向栅IG0以切断半导体衬底11中形成的沟道。上述反向栅IG0设置于从反向栅IG观看时与反向栅IG2为对向侧的位置。
[0094] 第13图为列译码器61、分页缓冲缓存器60、位线译码器71及全域位线GBL的放大图。位线译码器71，包括多个路径晶体管711，所述路径晶体管711由来自地址缓存器54的信号C0，/C0至C3，/C3所控制。全域位线GBL为由i至0以及I至3四条线而形成一个集合，并分别由共通的选择信号C0，/C0至C3，/C3所控制，且连接至各者的分页缓冲器60-i。在读取时，如第7图所示，将选择信号C2置于选择位准(高)并且将全域位线GBLi-2连接到分页缓冲器60以提供1.5V的读取电压，并将选择信号/C1置于选择位准(高)，且将全域位线GBLi-1设为0V。在写入时，如第6图所示，将选择信号C3置于选择位准(高)并且将全域位线GBLi-3连接到分页缓冲器60以提供4.5V的写入电压，并将选择信号/C1置于选择位准(高)，且将全域位线GBLi-1设为0V。
[0095] 以上虽针对本发明的较佳实施例来加以说明，惟本发明并未限定于上述实施例，任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如后述的
权利要求所列。
