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基于过渡效应环形 振荡器的随机数发生器

阅读：843发布：2020-05-12

专利汇可以提供基于过渡效应环形振荡器的随机数发生器专利检索，专利查询，专利分析的服务。并且本发明公开了一种基于过渡效应环形振荡器的随机数发生器，包括：一随机数核心电路，用于产生一段不固定时间的振荡信号，最终稳定在固定高电平或低电平；一控制电路，用于产生所述随机数核心电路及计数器电路的复位信号；一计数器，其复位结束后使能随机数核心电路；对随机数核心电路产生的脉冲进行计数。本发明具有更高的速率和更好的抗攻击性能。本发明可用于各种密码系统中。，下面是基于过渡效应环形振荡器的随机数发生器专利的具体信息内容。

权利要求

1.一种基于过渡效应环形振荡器的随机数发生器，其特征在于，包括：
一随机数核心电路，用于产生一段不固定时间的振荡信号，最终稳定在固定高电平或低电平；
一控制电路，用于产生所述随机数核心电路及计数器电路的复位信号，
一计数电路，其复位结束后使能随机数核心电路；对随机数核心电路产生的脉冲进行计数；所述随机数核心电路由不对称的RS锁存器构成，即所述RS锁存器的两个支路的延迟时间不一致，但是两个支路的逻辑功能一致。
2.如权利要求1所述的随机数发生器，其特征在于：所述RS锁存器的第一支路由偶数个与非门构成，第二支路也由偶数个与非门构成，且第二支路的与非门个数大于第一支路的与非门个数。
3.如权利要求1所述的随机数发生器，其特征在于：所述RS锁存器的第一支路由偶数个反相器构成，第二支路也由偶数个反相器构成，且第二支路的反相器个数大于第一支路的反相器个数。
4.如权利要求1所述的随机数发生器，其特征在于：所述随机数核心电路的振荡时间、振荡次数与随机数核心电路的热噪声相关。
5.如权利要求1所述的随机数发生器，其特征在于：所述控制电路包括第三缓冲器、第四缓冲器、第一延迟单元电路、第二延迟单元电路、第三与非门、第一与门、第一或门；
控制电路的使能信号EN输入第三缓冲器的输入端，第三缓冲器的输出端连接第一与门的一输入端，第一与门的另一输入端连接第二延迟单元电路的输出端，第一与门的输出端输出信号t_en；时钟信号CLK输入第四缓冲器的输入端，第四缓冲器的输出端连接第一延迟单元电路的输入端和第三与非门的一个输入端，第一延迟单元电路的输出端连接第三与非门的另一输入端，第三与非门的输出端连接第二延迟单元电路的输入端和第一或门的一个输入端，第二延迟单元电路的输出端连接至第一或门的另一输入端，第一或门的输出端输出复位信号RST。
6.如权利要求1所述的随机数发生器，其特征在于：所述计数电路由D触发器和缓冲器组成，为异步计数电路，选取计数电路中的最低位D0作为输出的随机数。

说明书全文

基于过渡效应环形振荡器的随机数发生器

技术领域

[0001] 本发明涉及信息安全和集成电路领域，特别是涉及一种基于过渡效应环形振荡器的随机数发生器。

背景技术

[0002] 众所周知，信息安全在当代社会越来越重要，而信息安全的核心是芯片，随着集成电路工艺的快速发展，芯片被广泛应用于各行各业，在金融、安全领域使用的安全芯片对芯片的安全性提出了更高的要求，真随机数发生器是安全芯片的关键部分。

[0003] 随机数发生器通常有两种实现方式，伪随机数和真随机数发生器。伪随机数一般用数字时序电路产生，只要给定一个种子，其产生的随机数通常是长周期序列，理论上可以预测。伪随机数发生器中最常用的结构是线性反馈移位寄存器(LFSR)。电路上一般用寄存器和异或门实现。选择一定的寄存器组合抽头接到异或门，可以达到最长周期的序列，使得序列类似随机。由于伪随机数固定的算法，只要给定了种子，其序列就是完全确定的。因此，理论上伪随机数是可以预测的。

[0004] 真随机数发生器通常基于器件的噪声，通常需要采用全定制的模拟电路来实现。与伪随机数相比，真随机数发生器所产生的序列是不可预测的，因而能够更好的保护信息的传输。

[0005] 然而，常规的真随机数发生器由模拟电路组成，但其输出随机数的速率较低，通常低于1Mbps。

发明内容

[0006] 本发明要解决的技术问题是提供一种基于过渡效应环形振荡器的随机数发生器，具有更高的速率和更好的抗攻击性能。

[0007] 为解决上述技术问题，本发明的基于过渡效应环形振荡器的随机数发生器，包括：

[0008] 一随机数核心电路，用于产生一段不固定时间的振荡信号，最终稳定在固定高电平或低电平；

[0009] 一控制电路，用于产生所述随机数核心电路及计数器电路的复位信号；

[0010] 一计数电路，其复位结束后使能随机数核心电路；对随机数核心电路产生的脉冲进行计数；

[0011] 所述随机数核心电路由不对称的RS锁存器构成，即所述RS锁存器的两个支路的延迟时间不一致，但是两个支路的逻辑功能一致。

[0012] 所述随机数核心电路的振荡时间、振荡次数与随机数核心电路的热噪声相关。

[0013] 本发明的所有电路由数字电路单元组成，电路可以放在数字电路中，布局布线时混在数字电路中，安全性更高，具有更好的抗攻击性能。与传统的真随机数电路相比，本发明输出随机数的速率更快，其输出的随机数速率可达到数Mbps；通过提高随机数核心电路振荡频率可以提高电路的随机性能。

[0014] 本发明可用于各种密码系统中。附图说明

[0015] 下面结合附图与具体实施方式对本发明作进一步详细的说明：

[0016] 图1是所述基于过渡效应环形振荡器的随机数发生器电路原理图；

[0017] 图2是图1中随机数核心电路实施例一原理图；

[0018] 图3是图1中随机数核心电路实施例一原理图；

[0019] 图4是图1中控制电路一实施例原理图；

[0020] 图5是图1中计数电路一实施例原理图。

具体实施方式

[0021] 结合图1所示，所述基于过渡效应环形振荡器的随机数发生器，包括：随机数核心电路、控制电路和计数电路。

[0022] 所述随机数核心电路是所述基于过渡效应环形振荡器的随机数发生器的关键部分，它是产生随机数的源头，由不对称的RS锁存器组成，与传统的RS锁存器的区别在于其不对称性，即锁存器的两个支路是不一致的，时序上表现为两个支路的延迟时间是不相等的，设计时可以从电路上或者版图上来确保两个支路不一致性，由于RS锁存器的这种不对称性使得锁存器会出现暂时的振荡，即锁存器出现亚稳态现象，受器件噪声的影响振荡次数是随机的，对振荡次数进行计数就可以得到随机数SJS(结合图1)。

[0023] 所述控制电路是配合随机数核心电路和计数电路而设计的，在时序上必须确保计数电路复位完成后再使能随机数核心电路，这样才能确保正确计数。控制电路由数字单元库中的基本单元电路构成。

[0024] 所述计数电路是一种常用的异步计数电路结构，由于只需要得到一位的随机数输出，因此选取计数电路中的最低位D0作为随机数的输出信号。计数电路由D触发器电路、数字缓冲器电路构成。

[0025] 图2是所述随机数核心电路实施例一的原理图。由不对称的RS锁存器构成。RS锁存器可以全部由与非门构成(参见图2)，也可以由与非门和反相器构成(参见图3)，还可以由其他等效的逻辑电路构成。同时，所述电路不对称性主要体现在RS锁存器的两个支路的延迟时间不一致，但是两个支路的逻辑功能是一致的。在本实施例中，RS锁存器的第一支路21(图2中的虚线框)由4个串联的与非门组成，与非门的一端接高电平VDD，与非门的另一端和相邻的与非门的输出端实现首尾串联，第一支路21的输出至第一缓冲器HC1和第二与非门NAND2的一输入端，第一缓冲器HC1的输出为随机数核心电路的输出信号t_out。RS锁存器的另一条支路即第二支路22(图2中的虚线框)由6个串联的与非门组成，与非门的一端接高电平VDD，与非门的另一端和相邻的与非门的输出端实现首尾串联。通过调整RS锁存器的不对称性来调整随机数核心电路的振荡频率和振荡次数，第一支路21可以调整为2、4、6、8…偶数个与非门，第二支路22可以调整为4、6、8、10…偶数个与非门，且第二支路22的与非门个数大于第一支路2的与非门个数，从而确保RS锁存器两个支路的不对称性。第一支路21的输入端与第一与非门NAND1的输出端相连接，第二支路22的输出端与第一与非门NAND1的一输入端相连接，第二支路22的输入端与第二与非门NAND2的输出端相连接；第一与非门NAND1的另一输入端和第二与非门NAND2的另一输入端与第二缓冲器HC2的输出端相连接，第二缓冲器HC2的输入端输入随机数核心电路的使能信号(t_en)。

[0026] 图3是随机数核心电路的另一种实现方式(实施例二)，RS锁存器的一条支路31(图3中的虚线框)由4个串联的反相器组成，反相器首尾串联，支路31的输出至第一缓冲器HC1，缓冲器HC1的输出为信号t_out。RS锁存器的另一条支路32(图3中的虚线框)由6个串联的反相器组成，反相器首尾串联。通过调整RS锁存器的不对称性来调整随机数核心电路的振荡频率和振荡次数，支路31可以调整为2、4、6、8…偶数个反相器，支路32可以调整为4、6、8、
10…偶数个反相器，且支路32的反相器个数大于支路31的反相器个数，从而确保RS锁存器两个支路的不对称性。

[0027] 需要指出的是不对称RS锁存器不仅局限与图2，图3两者实现方式，只要保证RS锁存器的两个支路的延迟时间不一致均可实现本发明的随机数核心电路结构。

[0028] 参见图4，所述控制电路由数字单元库中的基本单元电路组成，包含了缓冲器HC3、HC4、延迟单元电路DLY1、DLY2、与非门电路NAND3、与门电路AND1、或门电路OR1。控制电路的使能信号EN输入第三缓冲器HC3的输入端，第三缓冲器HC3的输出端连接与门AND1的一输入端，与门AND1的另一输入端连接第二延迟单元电路DLY 2的输出端，与门AND1的输出端输出信号t_en。时钟信号CLK输入第四缓冲器HC4的输入端，第四缓冲器HC4的输出端连接第一延迟单元电路DLY1的输入端和第三与非门NAND3的一个输入端，第一延迟单元电路DLY1的输出端连接第三与非门NAND3的另一输入端，第三与非门NAND3的输出端连接第二延迟单元电路DLY2的输入端和或门OR1的一个输入端，第二延迟单元电路DLY2的输出端连接至或门OR1的另一输入端，或门OR1的输出端输出复位信号RST。

[0029] 所述计数电路结合图5所示，在图5所示的实施例中，其由D触发器DCF1-DCF10和缓冲器HC5-HC14组成，是一种异步计数电路，选取计数电路中的最低位D0作为输出的随机数。图5中的D0-D9为缓冲器HC5-HC14的输出端。

[0030] 虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。

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