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一种抗单粒子效应的静态随机 存储器单元

阅读：342发布：2020-05-12

专利汇可以提供一种抗单粒子效应的静态随机存储器单元专利检索，专利查询，专利分析的服务。并且本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储单元至少包括：第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。本发明的静态随机存储器单元可以有效延长存储单元翻转所需要的反馈时间，在恢复时间不变的情况下可以提高存储单元的抗单粒子翻转能力；本发明的抗单粒子静态随机存储器单元所采取的工艺与数字逻辑工艺完全兼容，具有寄生电容小、功耗低、天然的抗单粒子闩锁能力的同时，不会增大额外工艺成本。，下面是一种抗单粒子效应的静态随机存储器单元专利的具体信息内容。

权利要求

1.一种抗单粒子效应的静态随机存储器单元，其特征在于，所述存储器单元至少包括：
第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；
第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；
传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。
2.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于：
所述第一上拉管的栅极与所述第二上拉管的漏极相连，所述第一上拉管的漏极与所述第二上拉管的栅极相连，所述第一上拉管的源极和第二上拉管的源极均接高电平；
所述第一下拉管的栅极与第三存取管的源极、第四存取管的漏极相连，第一下拉管的漏极与所述第一上拉管的漏极相连，所述第二下拉管的栅极与所述第一存取管的源极、第二存取管的漏极相连，所述第二下拉管的漏极与所述第二上拉管的漏极相连，所述第一下拉管的源极和第二下拉管的源极均接低电平；
所述第一存取管的源极与第二存取管的漏极相连，所述第一存取管的漏极连接存储单元的位线，所述第二存取管的源极与第一上拉管的漏极、第一下拉管的漏极相连构成第一存储节点，所述第一存取管的栅极和第二存取管的栅极均受字线控制；
所述第三存取管的源极与第四存取管的漏极相连，所述第三存取管的漏极连接存储单元的反位线，所述第四存取管的源极与第二上拉管的漏极、第二下拉管的漏极相连构成第二存储节点，所述第三存取管的栅极和第四存取管的栅极均受字线控制。
3.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于：
所述第一上拉管的栅极与所述第二上拉管的漏极相连，所述第一上拉管的漏极与所述第二上拉管的栅极相连，所述第一上拉管的源极和第二上拉管的源极均接高电平；
所述第一下拉管的栅极与所述第四存取管的漏极相连，所述第一下拉管的漏极与第一上拉管的漏极、第一存取管的源极以及第二存取管的源极相连构成第一存储节点，第二下拉管的栅极与所述第二存取管的漏极相连，所述第二下拉管的漏极与第二上拉管的漏极、第三存取管的源极以及第四存取管的源极相连构成第二存储节点，所述第一下拉管的源极和第二下拉管的源极均接低电平；
所述第一存取管的漏极连接存储单元的位线，所述第一存取管的栅极和第二存取管的栅极均受字线控制；
所述第三存取管的漏极连接存储单元的反位线，所述第三存取管的栅极和第四存取管的栅极均受字线控制。
4.根据权利要求2或3所述的抗单粒子效应的静态随机存储器单元，其特征在于：所述第一上拉管和第二上拉管均为PMOS管，两个管子尺寸严格匹配，以增大单元稳定性。
5.根据权利要求2或3所述的抗单粒子效应的静态随机存储器单元，其特征在于：所述第一下拉管和第二下拉管均为NMOS管，两个管子尺寸严格匹配，以增大单元稳定性。
6.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于：所述第一上拉管、第二上拉管、第一下拉管以及第二下拉管均采用体引出技术，将体区接到固定电位。
7.根据权利要求6所述的抗单粒子效应的静态随机存储器单元，其特征在于：所述第一上拉管和第二上拉管的体区接到高电平，所述第一下拉管和第二下拉管的体区接到低电平。
8.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于：所述第一存取管、第二存取管、第三存取管及第四存取管均为NMOS管。
9.根据权利要求1所述的抗单粒子效应的静态随机存储器单元，其特征在于：所述抗单粒子效应的静态随机存储器单元的制作衬底为绝缘体上硅衬底SOI。
10.一种利用权利要求1～9任一项所述的静态随机存储器单元来提高抗单粒子效应的用途。

说明书全文

一种抗单粒子效应的静态随机存储器单元

技术领域

[0001] 本发明属于存储器设计技术领域，涉及一种静态随机存储器单元，特别是涉及一种抗单粒子效应的静态随机存储器单元。

背景技术

[0002] 传统的6T静态随机存储器单元，如图1所示，是由两个上拉管、下拉管和存取管构成；由于航天电子设备工作的环境恶劣，存储器单元饱受各种高能粒子的辐射；然而，存储器对高粒子辐射较为敏感。传统的存储器单元一般很难满足抗辐射要求；所以设计者常常在传统单元的基础上加以改进，以提高单元的抗辐射能力。

[0003] 单粒子效应和总剂量效应是辐射效应中的最常见也是最重要的两种。

[0004] 所谓单粒子效应，如图2所示，是指高能粒子入射到灵敏区(对于体硅器件来讲，灵敏区是指其漏端的反偏PN结；而对于绝缘体上硅器件来讲，是指器件关闭状态时的体区)时，粒子的能量被硅材料吸收，根据固体能带理论，处在价带的电子可以获得能量跃迁到导带，其对应的空穴则在价带内向下跃迁到更高能量的位置，这样电子和空穴都成了自由移动的载流子；由于周围电压施加电场的存在，使得自由移动的载流子做定向移动，形成电流，不过载流子的寿命有限，所以最终形成的电流是瞬态电流；瞬态电流在单元内的回路中造成电压降，使得所存储的数据发生变化，这种由于单个粒子造成存储单元发生逻辑错误的效应叫做单粒子效应。

[0005] 单粒子加固的方法很多，大多数的思路就是延长反馈回路的时间，降低单粒子造成的影响；如在回路中添加电阻或者添加电容，还有添加电阻和电容构成的RC回路，下面以回路中添加电阻的示意图来说明，如图2所示，假设Q存储节点存储高电平，此时第一上拉管(PU1)和第二下拉管(PD2)是导通的；第二下拉管(PU2)和第一下拉管(PD1)是截止的；当发生高能粒子辐射时，Q点电位下降；一方面第一上拉管的栅极为低电平，所以VDD向Q充电，使得电位升高；另一方面Q点电位下降，第二上拉管慢慢导通，所以VDD向QB充电，QB电位升高；它又会耦合到第一下拉管的栅极，使得Q点电位进一步降低；所以，前者使得Q点电位升高，恢复原来电位，这一恢复过程称之为恢复时间；后者使得Q点电位降低，进一步降低Q点电位，形成正反馈，这一反馈过程称之为反馈时间；在反馈回路中添加电阻，也就是延长了反馈时间，使得Q点电位下降变慢，努力维持高电平，使存储节点保持原有数据不发生变化。

[0006] 所谓总剂量效应，是指高能粒子入射到绝缘层中，电离出电子和空穴，由于电场的存在，电子很容易漂移到VDD进行复合，相对来讲，空穴运动速度慢，会在绝缘层中积累并在MOS管内部感应出相应的电子，引发管子的漏电，而这些漏电是不受MOS管栅极所控制，这对关闭的MOS管影响最为不利，它可能造成其无法正常关闭从而影响电路性能。在绝缘体上硅技术中，总剂量的加固方法很多，器件上常见的加固方法是将MOS管的体区引出来，接到固定电位上，从而降低总剂量效应。

[0007] 虽然在存储单元中引入电阻或者电容等无源器件，可以提高抗单粒子效应，但是电阻的阻值和电容的容值数量级较大，它必须采用额外的工艺来制造出电阻和电容；而且，就算制造出了这些无源器件，但是它的面积也是存储单元无法忍受的，针对SRAM单元，它是致命的影响。

[0008] 鉴于此，为了增强静态随机存储器单元的抗单粒子能力，本发明拟提出了一种延长反馈时间的方式，提高抗单粒子能力；另外，采用绝缘体上硅技术和体引出技术，也可以提高抗总剂量能力；这过程体现了本发明的一种构思。

发明内容

[0009] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种抗单粒子效应的静态随机存储器单元，用于解决现有技术中的随机静态存储器中引入电阻和电容后导致制作工艺复杂并且器件面积大的问题。

[0010] 为实现上述目的及其他相关目的，本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储器单元至少包括：

[0011] 第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；

[0012] 第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；

[0013] 传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。

[0014] 优选地，所述第一上拉管的栅极与所述第二上拉管的漏极相连，所述第一上拉管的漏极与所述第二上拉管的栅极相连，所述第一上拉管的源极和第二上拉管的源极均接高电平；

[0015] 所述第一下拉管的栅极与第三存取管的源极、第四存取管的漏极相连，第一下拉管的漏极与所述第一上拉管的漏极相连，所述第二下拉管的栅极与所述第一存取管的源极、第二存取管的漏极相连，所述第二下拉管的漏极与所述第二上拉管的漏极相连，所述第一下拉管的源极和第二下拉管的源极均接低电平；

[0016] 所述第一存取管的源极与第二存取管的漏极相连，所述第一存取管的漏极连接存储单元的位线，所述第二存取管的源极与第一上拉管的漏极、第一下拉管的漏极相连构成第一存储节点，所述第一存取管的栅极和第二存取管的栅极均受字线控制；

[0017] 所述第三存取管的源极与第四存取管的漏极相连，所述第三存取管的漏极连接存储单元的反位线，所述第四存取管的源极与第二上拉管的漏极、第二下拉管的漏极相连构成第二存储节点，所述第三存取管的栅极和第四存取管的栅极均受字线控制。

[0018] 优选地，所述第一上拉管的栅极与所述第二上拉管的漏极相连，所述第一上拉管的漏极与所述第二上拉管的栅极相连，所述第一上拉管的源极和第二上拉管的源极均接高电平；

[0019] 所述第一下拉管的栅极与所述第四存取管的漏极相连，所述第一下拉管的漏极与第一上拉管的漏极、第一存取管的源极以及第二存取管的源极相连构成第一存储节点，第二下拉管的栅极与所述第二存取管的漏极相连，所述第二下拉管的漏极与第二上拉管的漏极、第三存取管的源极以及第四存取管的源极相连构成第二存储节点，所述第一下拉管的源极和第二下拉管的源极均接低电平；

[0020] 所述第一存取管的漏极连接存储单元的位线，所述第一存取管的栅极和第二存取管的栅极均受字线控制；

[0021] 所述第三存取管的漏极连接存储单元的反位线，所述第三存取管的栅极和第四存取管的栅极均受字线控制。

[0022] 优选地，所述第一上拉管和第二上拉管均为PMOS管，两个管子尺寸严格匹配，以增大单元稳定性。

[0023] 优选地，所述第一下拉管和第二下拉管均为NMOS管，两个管子尺寸严格匹配，以增大单元稳定性。

[0024] 优选地，所述第一上拉管、第二上拉管、第一下拉管以及第二下拉管均采用体引出技术，将体区接到固定电位。

[0025] 优选地，所述第一上拉管和第二上拉管的体区接到高电平，所述第一下拉管和第二下拉管的体区接到低电平。

[0026] 优选地，所述第一存取管、第二存取管、第三存取管及第四存取管均为NMOS管。

[0027] 优选地，所述抗单粒子效应的静态随机存储器单元的制作衬底为绝缘体上硅衬底SOI。

[0028] 还提供一种利用所述的静态随机存储单元来提高抗单粒子效应的用途。

[0029] 如上所述，本发明的抗单粒子效应的静态随机存储器单元，所述存储器单元至少包括第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。本发明可以有效延长存储单元翻转所需要的反馈时间，在恢复时间不变的情况下可以提高存储单元的抗单粒子翻转能力；本发明的抗单粒子静态随机存储器单元所采取的工艺与数字逻辑工艺完全兼容，具有寄生电容小、功耗低、天然的抗单粒子闩锁能力这些优点的同时，不会增大额外工艺成本。附图说明

[0030] 图1为传统SRAM6T单元的电路原理图。

[0031] 图2为现有技术中添加电阻的抗单粒子效应的SRAM6T单元的电路原理图。

[0032] 图3为本发明实施例一中的抗单粒子效应SRAM单元的电路原理图。

[0033] 图4为本发明实施例二中的抗单粒子效应SRAM单元的电路原理图。

[0034] 元件标号说明

[0035] 10 第一交叉耦合型反相器

[0036] 20 第二交叉耦合型反相器

具体实施方式

[0037] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0038] 请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0039] 实施例一

[0040] 如图3所示，本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储器单元至少包括：第一交叉耦合性反相器10、第二交叉耦合型反相器20以及传输管。

[0041] 所述第一交叉耦合型反相器10由第一上拉管和第二上拉管组成。作为示例，所述第一上拉管和第二上拉管均为PMOS晶体管，分别记为PU1和PU2。这两个上拉管的尺寸严格匹配，以增大存储单元的稳定性。

[0042] 所述第二交叉耦合型反相器20第一下拉管和第二下拉管组成。作为示例，所述第一下拉管和第二下拉管均为NMOS晶体管，分别记为PD1和PD2。这两个下拉管的尺寸严格匹配，以增大存储单元的稳定性。

[0043] 所述传输管由字线控制，并由第一存取管、第二存取管、第三存取管及第四存取管组成。作为示例，所述第一存取管、第二存取管、第三存取管及第四存取管均为NMOS晶体管，分别记为AC1、AC2、AC3、AC4。

[0044] 本实施例中，第一上拉管PU1的栅极连接到所述第二上拉管PU2的漏极；所述第一上拉管PU1的源极接高电平；所述第一上拉管PU1的漏极连接到所述第二上拉管PU2的栅极；

[0045] 所述第二上拉管PU2的栅极连接到所述第一上拉管PU1的漏极；所述第二上拉管PU2的源极接高电平；所述第二上拉管PU2的漏极连接到所述第一上拉管PU1的栅极。

[0046] 所述第一下拉管PD1的栅极连接到所述第三存取管AC3的源极QB’(或者漏极)、所述第四存取管AC4的漏极QB’(或者源极)；所述第一下拉管PD1的漏极连接到所述第一上拉管PU1的漏极、所述第二存取管AC2的源极(或者漏极)；所述第一下拉管PD1的源极接低电平；

[0047] 所述第二下拉管PD2的栅极连接到所述第一存取管AC1的源极Q’(或者漏极)、所述第二存取管AC2的漏极Q’(或者源极)；所述第二下拉管PD2的漏极连接到所述第二上拉管PU2的漏极、所述第四存取管AC4的源极(或者漏极)；所述第二下拉管PD2的源极接低电平。

[0048] 对于字线控制的传输管而言，第一存取管AC1和第二存取管AC2构成位线BL与第一存储节点Q的串联回路；第一存取管AC1和第二存取管AC2的栅极都是由字线WL控制；第一存取管AC1的源极Q’(或者漏极)、第二存取管AC2的漏极Q’(或者源极)控制第二下拉管PD2的栅极；第三存取管AC3和第四存取管AC4构成反位线BLB与第二存储节点QB的串联回路；第三存取管AC3和第四存取管AC4的栅极都是由字线WL控制；第三存取管AC3的源极QB’(或者漏极)、第四存取管AC4的漏极QB’(或者源极)控制第一下拉管PD2的栅极。

[0049] 以下对实施例一对应的存储器单元的具体工作方式进行详细说明：

[0050] 存储单元有三种工作状态：当存储单元工作在写状态时，比如写“0”数据：先将位线BL拉低，将反位线BLB抬高，然后再将字线WL抬高，第一存取管AC1和第二存取管AC2工作在线性区，第三存取管AC3工作在饱和区，第四存取管AC4工作在线性区，通过充放电，最终使得第一存储节点Q拉成低电平、第二存储节点QB抬成高电平；当工作在读状态时，比如所存为“0”数据，先通过预充电电路将位线BL和反位线BLB抬成高电平，再将字线抬高，第一存取管AC1和第二存取管AC2导通，通过位线BL放电，使得位线BL电位下降，再通过灵敏放大器将反位线BLB和位线BL之间的电位差放大，以判断所所存储的数据为“0”数据；当存储单元工作在保持状态时，只需要将字线WL拉低即可，第一存取管、第三存取管截止，所以位线BL、反位线BLB数据不会影响到Q’和QB’。

[0051] 假设存储单元所存的数据为“1”数据，即是第一存储节点Q为高电平，第二存储节点QB为低电平；字线WL为低电平(对于单个存储单元来讲，绝大部分时间处于保持状态)；高能粒子轰击处于截止状态的MOS管体区为最恶劣情况，所以假设高能粒子轰击第一下拉管PD1的体区：此时第一下拉管PD1和第二上拉管PU2处于截止状态，第二下拉管PD2和第一上拉管PU1处于导通状态；高能粒子轰击后，在第一下拉管PD1的体区形成瞬态大电流，此时一部分电流会通过体区的体引出结构流到低点位VSS端；另一部分电流造成第一存储节点Q电位降低。此时，一方面，第二存储节点QB仍为低电位，第一上拉管PU1是导通的，通过高电位VDD对第一存储节点Q充电，防止其电位降低；另一方面，与第一存储节点Q连接的MOS管源极或者漏极，因为第二存取管是截止的，其等效阻值在兆欧姆级，又由于与第二存取管连接的第一存取管是截止的，与第二下拉管连接的是其栅极，等效电阻比兆欧姆级别还高几个量级，所以这就大大延长了其反馈时间，从而提高了抗单粒子效应。

[0052] 实施例二

[0053] 如图4所示，本发明提供另一种抗单粒子效应的静态随机存储器单元，所述存储器单元至少包括：第一交叉耦合性反相器10、第二交叉耦合型反相器20以及传输管。

[0054] 所述第一交叉耦合型反相器10由第一上拉管和第二上拉管组成。作为示例，所述第一上拉管和第二上拉管均为PMOS晶体管，分别记为PU1和PU2。这两个上拉管的尺寸严格匹配，以增大存储单元的稳定性。

[0055] 所述第二交叉耦合型反相器20第一下拉管和第二下拉管组成。作为示例，所述第一下拉管和第二下拉管均为NMOS晶体管，分别记为PD1和PD2。这两个下拉管的尺寸严格匹配，以增大存储单元的稳定性。

[0056] 所述传输管由字线控制，由第一存取管、第二存取管、第三存取管及第四存取管组成。作为示例，所述第一存取管、第二存取管、第三存取管及第四存取管均为NMOS晶体管，分别记为AC1、AC2、AC3、AC4。

[0057] 本实施例中，所述的第一上拉管PU1的栅极连接到所述第二上拉管PU2的漏极；所述第一上拉管PU1的源极接高电平；所述第一上拉管PU1的漏极连接到所述第二上拉管PU2的栅极；

[0058] 所述第二上拉管PU2的栅极连接到所述第一上拉管PU1的漏极；所述第二上拉管PU2的源极接高电平；所述第二上拉管PU2的漏极连接到所述第一上拉管PU1的栅极。

[0059] 所述第一下拉管PD1的栅极连接到所述第四存取管AC4的漏极(或者源极)；所述第一下拉管PD1的漏极连接到所述第一上拉管PU1的漏极、所述第一存取管AC1的源极(或者漏极)和所述第二存取管AC2的源极(或者漏极)，构成第一存储节点Q；所述第一下拉管PD1的源极接低电平；

[0060] 所述第二下拉管PD2的栅极连接到所述第二存取管AC2的漏极(或者源极)；所述第二下拉管PD2的漏极连接到所述第二上拉管PU2的漏极、所述第三存取管AC3的源极(或者漏极)和所述第四存取管AC4的源极(或者漏极)，构成第二存储节点QB；所述第二下拉管PD2的源极接低电平。

[0061] 对于字线控制的传输管而言，所述第一存取管AC1的漏极(或者源极)连接存储单元的位线，所述第一存取管AC1的栅极和第二存取管AC2的栅极均受字线控制；所述第三存取管AC3的漏极(或者源极)连接存储单元的反位线，所述第三存取管AC3的栅极和第四存取管AC4的栅极均受字线控制。

[0062] 字线WL通过控制第一存取管AC1来控制位线BL与第一存储节点Q的导通；字线WL通过控制第二存取管AC2来控制第二下拉管PD2的栅极与第一存储节点Q的导通；字线WL通过控制第三存取管AC3来控制反位线BLB与第二存储节点QB的导通；字线WL通过控制第四存取管AC4来控制第一下拉管PD1的栅极与第二存储节点QB的导通。

[0063] 以下对实施例二对应的存储器单元的具体工作方式进行详细说明：

[0064] 存储单元有三种工作状态：当存储单元工作在写状态时，比如写“0”数据：先将位线BL拉低，将反位线BLB抬高，然后再将字线WL抬高，第一存取管AC1导通，第一存储节点通过第一存取管放电；第三存取管导通，第四存取管导通，反位线通过第三存取管和第四存取管抬高第一下拉管的栅极电压，再通过第一下拉管对第一存储节点Q进一步放电；反位线通过第三存取管对第二存储节点QB进行充电，第一存储节点Q的电位降低，通过第一上拉管PU1对QB进行充电；当工作在读状态时，比如所存为“0”数据，先通过预充电电路将位线BL和反位线BLB抬成高电平，再将字线抬高，第一存取管导通，通过位线BL放电，使得位线BL电位下降，再通过灵敏放大器将反位线BLB和位线BL之间的电位差放大，以判断所所存储的数据为“0”数据；当存储单元工作在保持状态时，只需要将字线WL拉低即可，第一存取管、第三存取管截止，所以位线BL、反位线BLB数据不会影响到Q和QB。

[0065] 假设存储单元所存的数据为“1”数据，即是第一存储节点Q为高电平，第二存储节点QB为低电平；字线WL为低电平；所以假设高能粒子轰击第一下拉管PD1的体区：此时第一下拉管PD1和第二上拉管PU2处于截止状态，第二下拉管PD2和第一上拉管PU1处于导通状态；高能粒子轰击后，在第一下拉管PD1的体区形成瞬态大电流，此时一部分电流会通过体区的体引出结构流到低点位VSS端；另一部分电流造成第一存储节点Q电位降低。此时，一方面，第二存储节点QB仍为低电位，第一上拉管PU1是导通的，通过高电位VDD对第一存储节点Q充电，防止其电位降低；另一方面，与第一存储节点Q连接的MOS管源极或者漏极，因为第二存取管是截止的，其等效阻值在兆欧姆级，又由于与第二存取管连接的第一存取管是截止的，与第二下拉管连接的是其栅极，等效电阻比兆欧姆级别还高几个量级，所以这就大大延长了其反馈时间，从而提高了抗单粒子效应。

[0066] 需要说明的是，本发明中的所述第一上拉管、第二上拉管、第一下拉管以及第二下拉管均采用体引出技术，将体区接到固定电位。具体地，所述第一上拉管和第二上拉管的体区接到高电平，所述第一下拉管和第二下拉管的体区接到低电平。

[0067] 作为示例，所述抗单粒子效应的随机存储器单元的制作衬底为绝缘体上硅衬底SOI。

[0068] 再值得一提的是，本发明为了叙述方便，仅仅以静态随机存储器单端口单元进行具体描述，若需要提高随机存储器双端口单元的抗单粒子效应，利用本发明的思路基础上，稍微对存取管的个数以及连接方式稍微改变就可以得到，但其发明的精神是属于本发明的原创精神。

[0069] 综上所述，本发明提供一种抗单粒子效应的静态随机存储器单元，所述存储器单元至少包括第一交叉耦合型反相器，由第一上拉管和第二上拉管组成；第二交叉耦合型反相器，由第一下拉管和第二下拉管组成；传输管，由第一存取管、第二存取管、第三存取管及第四存取管组成。所述下拉管和存取管都是NMOS晶体管，所述上拉管是有PMOS晶体管。本发明利用MOS管来延长反馈回路时间来增加单元的稳定性，从而提高单元的抗单粒子能力；本发明的单元中两个交叉耦合型反相器中成双的MOS管的尺寸是需要严格匹配的，以保证其工艺参数的匹配，为了进一步降低电路过程中失配的影响，将两个上拉管和两个下拉管采用体引出结构；另外，利用SOI技术，采用体引出结构来制作晶体管，能有效抑制浮体效应以及寄生三极管放大效应，从而提高单元的单粒子效应(同时还可以提高抗总剂量效应)；本发明采用的SOI工艺与数字逻辑工艺相兼容，具有寄生电容小、功耗低、天然的抗单粒子闩锁能力这些优点的同时，不会增大额外工艺成本。

[0070] 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0071] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

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一种抗单粒子效应的静态随机存储器单元

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