技术领域
[0001] 本
发明涉及集成电路技术领域，尤其涉及一种迟滞型比较器电路。
背景技术
[0002] 在通常情况下，比较器工作在噪声环境中，在
阈值点检测
信号的变化。如果比较器工作在高
频率下，噪声将传递到输出端，影响比较器的输出结果。
[0003] 为了消除噪声对
输出信号的影响，
现有技术采用迟滞比较器技术，与传统的单限
电压比较器相比，迟滞比较器具有两个阈值电压VT-和VT+，VT+是输出由低电平变为高电平的阈值电压，VT-是输出由高电平变为低电平的阈值电压。
[0004] 迟滞是比较器的一种性质，其输入阈值是输入(输出)电平的函数。输入经过阈值时输出会改变，同时输入阈值也会随之降低，所以在比较器的输出又一次改变状态之前输入必须回到上一阈值。输入从负值开始向正值变化时，输出不变，直至输入达到正向转折阈值电压VT+时，比较器输出才开始变化。一旦输出变高，实际阈值转折点被改变。当输入向负值减小时，输出不变，直至输入达到负向转折阈值电压VT-时，比较器输出才开始转换，但是目前现有的迟滞比较器的设计裕度较小，阈值迟滞电压可调性较低。
发明内容
[0005] 鉴于以上所述现有技术的缺点，本发明提供一种迟滞型比较器电路，以解决上述技术问题。
[0006] 本发明提供的迟滞型比较器电路，包括：偏置模
块、
运算放大器模块和反馈模块，所述偏置模块为所述
运算放大器模块提供偏置电压，所述反馈模块根据运算放大器模块输出端的电压变化进行反馈状态的切换，产生迟滞的阈值电压。
[0007] 进一步，所述反馈模块包括
开关单元和用于对迟滞宽度进行调整的阈值调整单元，通过运算放大器模块输出端的输出电平控制开关单元的工作状态，在所述运算放大器模块内部形成正反馈通路，与所述阈值电压调整单元形成电压差，产生所述迟滞的阈值电压。
[0008] 进一步，所述偏置模块包括偏置输入端、第一偏置输出端和第二偏置输出端，[0009] 所述运算放大器模块包括第一放大输入端、第二放大输入端、第一
差分信号输入端、第二差分信号输入端、第一放大输出端和第二放大输出端，
[0010] 所述反馈模块包括第一反馈输入端、第二反馈输入端和反馈输出端；
[0011] 所述第一偏置输出端与所述第一放大输入端连接，所述第二偏置输出端与运算放大器模块的第二输入端连接，所述第一放大输出端与反馈输出端连接，所述第二放大输出端与第一反馈输入端连接，所述第一差分信号输入端与第二反馈输入端连接。
[0012] 进一步，所述偏置模块包括第一NMOS管、第五NMOS管、第三PMOS管和第五PMOS管；
[0013] 第五NMOS管的的栅极与第五PMOS管的的漏极短接后与第五PMOS管的漏极连接，并作为所述第一偏置输出端；第五NMOS管的源极接地，第五PMOS管的源极与电源端连接；第五PMOS管的栅极和第三PMOS管的栅极连接；第三PMOS管的源极与电源端连接，第一NMOS管的源极接地；第一NMOS管的栅极和漏极短接后与第三PMOS管的漏极连接，并作为所述第二偏置输出端。
[0014] 进一步，所述运算放大器模块包括
电流源单元、差分输入单元、负载单元和
反相器；
[0015] 所述电流源单元用于提供电流，所述第一差分信号输入端和第二差分信号输入端形成差分输入单元，用于提供差分信号，所述负载单元与反相器连接，所述反馈模块根据反相器的输出端的输出电平控制开关单元的开启和关闭。
[0016] 进一步，所述运算放大器模块包括第一PMOS管、第二PMOS管、第四PMOS管、第六PMOS管、第七PMOS管、第二NMOS管、第三NMOS管、第六NMOS管、第七NMOS管和反相器；所述第四PMOS管作为电流源单元，
[0017] 第一PMOS管的源极和第二PMOS管的源极分别与第四PMOS管的漏极连接，第一PMOS管的栅极为第一差分信号输入端，第二PMOS管的栅极为第二差分信号输入端，
[0018] 第四PMOS管的源极与电源端连接，第四PMOS管的栅极与所述偏置输入端连接，[0019] 第二PMOS管的源极和第三NMOS管的源极分别接地，第二PMOS管的漏极和第一PMOS管的漏极分别与第六NMOS管的漏极连接，第三NMOS管的漏极和第二PMOS管的漏极分别与第七NMOS管的源极连接，
[0020] 第六PMOS管的栅极和第七PMOS管的栅极连接，第六PMOS管的栅极和第六PMOS管的漏极短接，第六PMOS管的漏极和第六NMOS管的漏极连接，
[0021] 第七PMOS管的漏极、第七NMOS管的漏极分别与反相器的输入端连接，第六NMOS管的栅极和第七NMOS管的栅极连接，第六PMOS管的源极和第七PMOS管的源极分别与电源端连接，反相器的输出端为第二放大输出端。
[0022] 进一步，所述开关单元包括第四NMOS管，所述阈值电压调整单元包括第八PMOS管；
[0023] 第四NMOS管的栅极与第二放大输出端连接，第四NMOS管的源极和第一放大输出端连接，第四NMOS管的漏极与第八PMOS管的漏极连接，第八PMOS管的栅极与所述第一差分信号输入端连接，第八PMOS管的源极分别与第一PMOS管的源极、第二PMOS管的源极和第四PMOS管的漏极连接，第八PMOS管和第一PMOS管相对于第二PMOS管形成电压差，以产生迟滞。
[0024] 本发明的有益效果：本发明中的迟滞型比较器电路，反馈模块通过运算放大器模块输出端的电压变化进行反馈状态的切换，产生迟滞的阈值电压，通过在运算放大器内部形成正反馈通路，从而产生迟滞，实现迟滞电压大小可调的迟滞比较器，与传统结构相比，本发明在电路设计上具有裕度较大，阈值迟滞电压可调性较高的优点。
附图说明
[0025] 图1是现有技术中迟滞比较器的传输曲线示意图。
[0026] 图2是本发明
实施例中迟滞型比较器电路的结构示意图。
[0027] 图3是本发明实施例中迟滞型比较器电路的电路示意图。
[0028] 图4是本发明实施例中迟滞型比较器电路的传输曲线示意图。
具体实施方式
[0029] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本
说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0030] 需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0031] 在下文描述中，探讨了大量细节，以提供对本发明实施例的更透彻的解释，然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实施本发明的实施例是显而易见的，在其他实施例中，以方
框图的形式而不是以细节的形式来示出公知的结构和设备，以避免使本发明的实施例难以理解。
[0032] 现有技术中迟滞比较器的传输曲线如图1所示，输入从负值开始向正值变化时，输出不变，直至输入达到正向转折阈值电压VT+时，比较器输出才开始变化。一旦输出变高，实际阈值转折点被改变。当输入向负值减小时，输出不变，直至输入达到负向转折阈值电压VT-时，比较器输出才开始转换。
[0033] 如图2所示，本实施例中的迟滞型比较器电路，包括：偏置模块101、运算放大器模块102和反馈模块103，所述偏置模块101为所述运算放大器模块102提供偏置电压，所述反馈模块103根据运算放大器模块102输出端的电压变化进行反馈状态的切换，产生迟滞的阈值电压。偏置模块通过Vbias端提供偏置电压，镜像支路电流，产生
偏压net1端和net2端。运算放大器模块102输入端net1，net2和net3都是为模块提供偏置电压，Vin1和Vin2是模块差分信号输入端，单端输出为Vout端。反馈模块103输入端连接在运算放大器模块102的Vout端，由Vout端决定反馈模块103工作状态。Vin1端，net4端和net3端是反馈模块103和运算放大器模块102互连支路。整个反馈模块103根据Vout输出端电压变化切换反馈状态。本实施例中的net1，net2、net3和net4为
节点编号。
[0034] 如图3所示，在本实施例中，偏置模块101的偏置输入端为Vbias端，第一偏置输出端接net1和第二偏置输出端接net2；运算放大器模块102的第一差分信号输入端接Vin1，第一差分信号输入端接Vin2，第一放大输入端接net1和第二放大输入端接net2，第一放大输出端接net3，第二放大输出端接Vout；反馈模块103的第一反馈输入端接Vout，第二反馈输入端接Vin1，反馈输出端接net3。偏置模块101和运算放大器模块102通过net1，net2和Vbias相连接，偏置模块101为运算放大器模块102提供偏置电压，决定偏置电流。运算放大器模块102和反馈模块103通过net3，net4，Vin1和Vout相连接，反馈模块103产生迟滞的阈值电压。
[0035] 在本实施例中，偏置模块101包括第一NMOS管MN1、第五NMOS管MN5、第三PMOS管MP3和第五PMOS管MP5；第五NMOS管MN5的的栅极与第五PMOS管MP5的的漏极短接后与第五PMOS管MP5的漏极连接，并作为所述第一偏置输出端；第五NMOS管MN5的源极接地，第五PMOS管MP5的源极与电源端连接；第五PMOS管MP5的栅极和第三PMOS管MP3的栅极连接；第三PMOS管MP3的源极与电源端连接，第一NMOS管MN1的源极接地；第一NMOS管MN1的栅极和漏极短接后与第三PMOS管MP3的漏极连接，并作为所述第二偏置输出端。
[0036] 在本实施例中，运算放大器模块102包括电流源单元、差分输入单元、负载单元和反相器；电流源单元用于提供电流，所述第一差分信号输入端和第二差分信号输入端形成差分输入单元，用于提供差分信号，所述负载单元与反相器连接，所述反馈模块根据反相器的输出端的输出电平控制开关单元的开启和关闭。具体地，本实施例中的运算放大器模块102包括第一PMOS管MP1、第二PMOS管MP2、第四PMOS管MP4、第六PMOS管MP6、第七PMOS管MP7、第二NMOS管MN2、第三NMOS管MN3、第六NMOS管MN6、第七NMOS管MN7和反相器INV；第四PMOS管MP4为电流源单元，第一PMOS管MP1的源极和第二PMOS管MP2的源极分别与第四PMOS管MP4的漏极连接，第一PMOS管MP1的栅极为第一差分信号输入端，第二PMOS管MP2的栅极为第二差分信号输入端，第四PMOS管MP4的源极与电源端连接，第四PMOS管MP4的栅极与所述偏置输入端连接，第二PMOS管MP2的源极和第三NMOS管MN3的源极分别接地，第二PMOS管MP2的漏极和第一PMOS管MP1的漏极分别与第六NMOS管MN6的漏极连接，第三NMOS管MN3的漏极和第二PMOS管MP2的漏极分别与第七NMOS管MN7的源极连接，第六PMOS管MP6的栅极和第七PMOS管MP7的栅极连接，第六PMOS管MP6的栅极和第六PMOS管MP6的漏极短接，第六PMOS管MP6的漏极和第六NMOS管MN6的漏极连接，作为负载单元，第七PMOS管MP7的漏极、第七NMOS管MN7的漏极分别与反相器INV的输入端连接，第六NMOS管MN6的栅极和第七NMOS管MN7的栅极连接，第六PMOS管MP6的源极和第七PMOS管MP7的源极分别与电源端连接，反相器INV的输出端为第二放大输出端，即Vout端。
[0037] 在本实施例中，开关单元包括第四NMOS管MN4，所述阈值电压调整单元包括第八PMOS管MP8；第四NMOS管MN4的栅极与第二放大输出端连接，第四NMOS管MN4的源极和第一放大输出端连接，第四NMOS管MN4的漏极与第八PMOS管MP8的漏极连接，第八PMOS管MP8的栅极与所述第一差分信号输入端连接，第八PMOS管MP8的源极接net4。通过第四NMOS管MN4的开启，第八PMOS管MP8和第一PMOS管MP1相对于第二PMOS管MP2形成电压差，以产生迟滞。
[0038] 如图3所示，在本实施例中，Vin1端和Vin2端为差分信号输入端，
[0039] P(W/L)1＝P(W/L)2，N(W/L)2＝N(W/L)3，N(W/L)6＝N(W/L)7，则
[0040] I2＝I1 式(1)
[0041] I3＝I4 式(2)
[0042] I6＝I7 式(3)
[0043] 当差分
输入信号Vin1端远远大于Vin2端时，支路电流I5主要从第一PMOS管MP1通过，几乎没有电流从第二PMOS管MP2通过，存在电流关系式：
[0044] I1＞I2 式(4)
[0045] 差分输入对管第一PMOS管MP1和第二PMOS管MP2的电流由偏置支路第四PMOS管MP4管决定，则
[0046] I2+I1＝I5 式(5)
[0047] 输入管第一PMOS管MP1电流和折叠负载支路第六NMOS管MN6电流由电流源第二NMOS管MN2决定，输入管第二PMOS管MP2电流和折叠负载支路第七NMOS管MN7电流由电流源第二NMOS管MN2决定，则
[0048] I1+I6＝I3 式(6)
[0049] I2+I7＝I4 式(7)
[0050] 由式(2)，式(4)，式(6)和式(7)得到
[0051] I7＞I6 (8)
[0052] 由于
[0053]
[0054] 结合式(8)可得到，对于第六NMOS管MN6和第七NMOS管MN7
[0055] MN6管和MN7管：VGS7＞VGS6 式(10)
[0056] 对于第六PMOS管MP6和第七PMOS管MP7，又由于
[0057] P(W/L)6＝P(W/L)7 式(11)
[0058] MP6管和MP7管：VGS7＝VGS6 式(12)
[0059]
[0060] 则
[0061] MP6管和MP7管：VDS7＞VDS6 式(14)
[0062] 此时，Vout端输出为低电平，反馈到开关单元第四NMOS管MN4，关断反馈通路。
[0063] 当差分输入信号Vin2端电压逐渐升高，达到信号Vin2端大于信号Vin1端时，支路电流I5主要从第二PMOS管MP2通过，几乎没有电流从第一PMOS管MP1通过，存在电流关系式：
[0064] I2＞I1 式(15)
[0065] 差分输入对管第一PMOS管MP1和第二PMOS管MP2电流由偏置支路第四PMOS管MP4决定，则
[0066] I2+I1＝I5 式(16)
[0067] 输入管第一PMOS管MP1电流和折叠负载支路第六NMOS管MN6电流由电流源第二NMOS管MN2决定，输入管MP2管电流和折叠负载支路MN7管电流由电流源第二NMOS管MN2管决定，则
[0068] I1+I6＝I3 式(17)
[0069] I2+I7＝I4 式(18)
[0070] 由式(2)，式(15)，式(17)和式(18)得到
[0071] I6＞I7 式(19)
[0072] 由于
[0073]
[0074]
[0075] 结合式(19)可得到，对于第六NMOS管MN6和第七NMOS管MN7
[0076] MN6管和MN7管：VGS6＞VGS7 式(22)
[0077] 对于第六PMOS管MP6和第七PMOS管MP7，又由于
[0078] N(W/L)6＝N(W/L)7式(23)
[0079] VGS7＝VGS6式(24)
[0080]
[0081] 则
[0082] 第六PMOS管MP6和第七PMOS管MP7：VDS6＞VDS7式(26)
[0083] 此时，Vout端输出为高电平，反馈到开关单元第四NMOS管MN4，第四NMOS管MN4导通。第八PMOS管MP8和第一PMOS管MP1形成并联关系结构。
[0084] 由式(20)可得，则迟滞宽度为
[0085]
[0086] VGS代表第八PMOS管MP8和第一PMOS管MP1并联后，等效一个MOS管的阈值电压值，β代表等效MOS管的参数。
[0087] 由式(27)可得，迟滞宽度由第八PMOS管MP8和第一PMOS管共同影响，第一PMOS管MP1和第二PMOS管MP2作为差分输入对管，尺寸一样。因此，通过调整第八PMOS管MP8可以实现对迟滞宽度进行调整。
[0088] 本实施例中的实际电路仿真的输入和输出曲线如图4所示，输入信号Vin1保持不变，输入信号Vin2从低往高上升，之后又从高向低下降。
[0089] 在输入信号Vin2从低向高上升的过程中，达到第一阈值电压VT+时，输出信号Vout由低电平升到高电平。此时，第一阈值电压VT+值高于Vin1电压值。
[0090] 在输入信号Vin2从高向低下降的过程中，达到第二阈值电压VT-时，输出信号Vout由高电平升到低电平。此时，第二阈值电压VT-值低于Vin1电压值。
[0091] 因此，第一阈值电压VT+和第二阈值电压VT-形成迟滞区域。
[0092] 注意，在实施例的对应附图中，用线来表示信号，一些线比较粗，以表示更多的构成信号路径(constituent_signal path)和/或一些线的一个或多个末端具有箭头，以表示主要信息流向，这些标识不是想要进行限制，事实上，结合一个或多个事例性实施例使用这些线有助于更容易地接电路或逻辑单元，任何所代表的信号(由设计需求或偏好所决定)实际上可以包括可以在任意一个方向传送的并且可以以任何适当类型的信号方案实现的一个或多个信号。
[0093] 除非另外规定，否则使用序数形容词“第一”、“第二”等来描述共同的对象，仅表示指代相同对象的不同实例，而并不是要暗示这样描述的对象必须采用给定的顺序，无论是时间地、空间地、排序地或任何其他方式。
[0094] 说明书对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”的提及表示结合实施例说明的特定特征、结构或特性包括在至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、“一些实施例”的多次出现不一定全部都指代相同的实施例。如果说明书描述了部件、特征、结构或特性“可以”、“或许”或“能够”被包括，则该特定部件、特征、结构或特性“可以”、“或许”或“能够”被包括，则该特定部件、特征、结构或特性不是必须被包括的。如果说明书或
权利要求提及“一”元件，并非表示仅有一个元件。如果说明书或权利要求提及“一另外的”元件，并不排除存在多于一个的另外的元件。
[0095] 尽管已经结合了本发明的具体实施例对本发明进行了描述，但是根据前面的描述，这些实施例的很多替换、
修改和
变形对本领域普通技术人员来说将是显而易见的。本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。
[0096] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
