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迟滞比较器

阅读：426发布：2020-05-11

专利汇可以提供迟滞比较器专利检索，专利查询，专利分析的服务。并且本申请涉及迟滞比较器，其包括迟滞比较器电路和迟滞产生电路。所述迟滞比较器电路包括两个比较器支路，其各自具有差分晶体管和负载晶体管。所述差分晶体管接收比较器偏压电流，所述比较器偏压电流基于施加到所述差分晶体管的控制端的电压信号的相对电平可变地划分。提供输出级以用于基于流动通过所述负载晶体管的电流产生输出电压信号。所述迟滞产生电路被布置成用于依据所述输出电压信号的电平，选择性地在所述两个比较器支路中的任一个中引入迟滞电流，或选择性地从所述两个比较器支路中的任一个汲取迟滞电流。，下面是迟滞比较器专利的具体信息内容。

权利要求

1.一种迟滞比较器，其特征在于，包括：
迟滞比较器电路(200)，其包括：
两个比较器支路(410、415)，其各自具有差分晶体管(210、220)和负载晶体管(230、
240)；
其中所述两个比较器支路(410、415)的所述差分晶体管(210、220)相连接以接收比较器偏压电流(IB)，且被配置成基于施加到所述两个比较器支路(410、415)的所述差分晶体管(210、220)的控制端(215、225)的电压信号(Vp、Vn)的相对电平，可变地划分所述比较器偏压电流(IB)；以及
输出级，其被配置成用于基于流动通过所述两个比较器支路(410、415)的所述负载晶体管(230、240)的电流(ID1、ID2)产生输出电压信号(Vout)，以及
迟滞产生电路(100、101)，其被配置成用于依据所述输出电压信号(Vout)的电平，选择性地在所述两个比较器支路(410、415)中的任一个中引入迟滞电流(Ihys)，或选择性地从所述两个比较器支路中的任一个汲取所述迟滞电流(Ihys)，其中所述迟滞比较器电路(200)的迟滞电压(Vhys)是所述迟滞电流(Ihys)的函数。
2.根据权利要求1所述的迟滞比较器，其特征在于，
引入所述两个比较器支路(410、415)中的一个的迟滞电流(Ihys)增加流动通过相应比较器支路的所述负载晶体管(230、240)的电流(ID1、ID2)，或
从所述两个比较器支路(410、415)中的一个汲取的迟滞电流(Ihys)减小流动通过相应比较器支路的所述负载晶体管(230、240)的电流(ID1、ID2)。
3.根据权利要求1或权利要求2所述的迟滞比较器，其特征在于，
当被输入到所述差分晶体管(210、220)的所述电压信号(Vp、Vn)的差值对应于所述迟滞电压(Vhys)时，被选择性地引入到所述两个比较器支路(410、415)中的任一个，或选择性地从所述两个比较器支路(410、415)中的任一个汲取的所述迟滞电流(Ihys)建立所述输出电压信号(Vout)的切换点。
4.根据在前的任一项权利要求所述的迟滞比较器，其特征在于，
所述输出级包括两个输出级支路(420、425)，它们中的每一个耦合到所述两个比较器支路(410、415)中的另一个。
5.根据权利要求4所述的迟滞比较器，其特征在于，
所述两个输出级支路(420、425)中的每一个包括第一晶体管(260、265)和第二晶体管(270、275)，
所述两个输出级支路(420、425)的所述第一晶体管(260、265)相连接以形成电流反射镜，
所述两个输出级支路(420、425)的所述第二晶体管(270、275)连接到所述两个比较器支路(410、415)的所述负载晶体管(230、240)中的另一个，其中每对第二晶体管(270、275)和负载晶体管(230、240)被配置成形成电流反射镜。
6.根据权利要求5所述的迟滞比较器，其特征在于，所述迟滞比较器电路(200、201)进一步包括：
缓冲器(290)，其输入耦合到串联连接在所述输出级支路(420、425)中的一个的所述晶体管(265、275)之间的输出节点(295)，
其中所述缓冲器(290)被配置成输出所述输出电压信号(Vout)。
7.根据在前的任一项权利要求所述的迟滞比较器，其特征在于，
所述两个比较器支路(410、415)的所述差分晶体管(210、220)的源极端彼此连接，所述比较器偏压电流(IB)被供应到所述两个比较器支路(410、415)的所述差分晶体管(210、220)的所述源极端，
所述两个比较器支路(410、415)的所述负载晶体管(230、240)的漏极端连接到参考电位，具体来说，接地。
8.根据在前的任一项权利要求所述的迟滞比较器，其特征在于，
所述迟滞产生电路(100、101)包括：
两个产生器支路(460、465)，其各自具有差分晶体管(130、140)和负载晶体管(150、
160)；
其中所述两个产生器支路(460、465)的所述差分晶体管(130、140)相耦合以接收迟滞偏压电流(IB_hys)，且被配置成基于施加到所述产生器支路(460、465)的所述差分晶体管(130、140)的控制端的差分电压，可变地划分所述迟滞偏压电流(IB_hys)，其中所述差分电压对应于迟滞控制电压(Vhys-in)；
其中所述产生器支路中的一个(465)包括输出节点(145)，在所述输出节点(145)处提供迟滞电流(Ihys)，所述迟滞电流(Ihys)是所述迟滞控制电压(Vhys-in)的函数。
9.根据在前的任一项权利要求所述的迟滞比较器，其特征在于，进一步包括：
电源电流电路(300)，其被布置成将所述比较器偏压电流(IB)供应到所述迟滞比较器电路(200)，且将所述迟滞偏压电流(IB_hys)供应到所述迟滞产生电路(100、101)，其中所述比较器偏压电流(IB)与所述迟滞偏压电流(IB_hys)基本上相等(IB＝IB_hys)。
10.根据权利要求9所述的迟滞比较器，其特征在于，
所述迟滞电压(Vhys)与所述迟滞控制电压(Vhys-in)的比率(α)是由所述迟滞产生电路(100、101)的所述差分晶体管(130、140)的特性以及所述迟滞比较器电路(200)的所述差分晶体管的特性限定的常数。

说明书全文

迟滞比较器

技术领域

[0001] 本公开大体上涉及金属氧化物半导体(metal oxide semiconductor；MOS)迟滞比较器，并且更具体来说，涉及具有基本上不受温度和制造工艺变化影响的迟滞特性的MOS迟滞比较器。

背景技术

[0002] 通常采用比较器以用于阈值检测应用，其中比较器的输出依据可变输入电压高于还是低于参考电压来改变状态。举例来说，比较器可以用作过零检测器，以基于由磁性可变磁阻速度传感器产生的AC输入电压提供逻辑电平数字输出信号。

[0003] 在电噪声叠加在输入信号上的应用中，比较器可以在输入电压接近比较器的切换点时，基于输入信号的噪声内容改变状态。为了使比较器对这种噪声迟钝，比较器电路被设计有迟滞特性，其有效地依据比较器的输出状态增加或减小参考电压。

[0004] 在现有技术水平中，已知迟滞比较器的各种不同实施方案。常规的技术利用运算放大器和电阻反馈来提供所述迟滞特性。举例来说，US 5,369,319 A描述MOS迟滞比较器，其由馈送差分晶体管对Q5、Q6的电流源晶体管Qs限定，所述晶体管对中的每一个与相应的负载晶体管Q1、Q4串联连接。差分晶体管Q5或Q6与负载晶体管Q1或Q4的每个串联连接形成相应的第一或第二比较器支路。迟滞晶体管Q2和Q3在第一和第二比较器支路之间交叉耦合，且有效偏移比较器的切换点，来实现迟滞特性。US 5.369,319进一步描述用于补偿工艺、电压和温度(process，voltage and temperature；PVT)变化的源极晶体管偏压电路。

[0005] 尽管US 5,369,319提出允许补偿迟滞电压的PVT变化的源极晶体管偏压电路，但提出的源极晶体管偏压电路具有几个缺点：

[0006] 由于需要误差放大器，而增加面积和功率需求；

[0007] 由于需要反馈回路，而导致不稳定性风险；以及

[0008] 由于在将所提出的电流源晶体管偏压电路投入运行之后存在初始未定义状态，而需要启动信号和电路系统。

[0009] 从而，仍然存在对于金属氧化物半导体(MOS)迟滞比较器电路，并且更具体来说，对于具有基本上不受温度和制造工艺变化影响的迟滞特性的MOS迟滞比较器电路的需要。发明内容

[0010] 根据本发明的第一方面，提供一种迟滞比较器，包括：

[0011] 迟滞比较器电路，其包括：

[0012] 两个比较器支路，其各自具有差分晶体管和负载晶体管；

[0013] 其中所述两个比较器支路的所述差分晶体管相连接以接收比较器偏压电流(IB)，且被配置成基于施加到所述两个比较器支路的所述差分晶体管的控制端的电压信号(Vp、Vn)的相对电平，可变地划分所述比较器偏压电流(IB)；以及

[0014] 输出级，其被配置成用于基于流动通过所述两个比较器支路的所述负载晶体管的电流(ID1、ID2)产生输出电压信号(Vout)，以及

[0015] 迟滞产生电路，其被配置成用于依据所述输出电压信号(Vout)的电平，选择性地在所述两个比较器支路中的任一个中引入迟滞电流(Ihys)，或选择性地从所述两个比较器支路中的任一个汲取所述迟滞电流(Ihys)，其中所述迟滞比较器电路的迟滞电压(Vhys)是所述迟滞电流(Ihys)的函数。

[0016] 在一个或多个实施例中，引入所述两个比较器支路中的一个的迟滞电流(Ihys)增加流动通过相应比较器支路的所述负载晶体管的电流(ID1、ID2)，或

[0017] 从所述两个比较器支路中的一个汲取的迟滞电流(Ihys)减小流动通过相应比较器支路的所述负载晶体管的电流(ID1、ID2)。

[0018] 在一个或多个实施例中，当被输入到所述差分晶体管的所述电压信号(Vp、Vn)的差值对应于所述迟滞电压(Vhys)时，被选择性地引入到所述两个比较器支路中的任一个，或选择性地从所述两个比较器支路中的任一个汲取的所述迟滞电流(Ihys)建立所述输出电压信号(Vout)的切换点。

[0019] 在一个或多个实施例中，所述迟滞比较器电路进一步包括：

[0020] 开关，其被布置成依据所述输出电压信号(Vout)的所述电平，选择性地将所述迟滞产生电路与所述比较器支路中的任一个连接。

[0021] 在一个或多个实施例中，所述两个比较器支路中的每一个包括迟滞电流节点，其在所述两个比较器支路中的相应一个的所述差分晶体管与所述负载晶体管之间串联连接。

[0022] 在一个或多个实施例中，所述输出级包括两个输出级支路，它们中的每一个耦合到所述两个比较器支路中的另一个。

[0023] 在一个或多个实施例中，所述两个输出级支路中的每一个包括第一晶体管和第二晶体管，

[0024] 所述两个输出级支路的所述第一晶体管相连接以形成电流反射镜，[0025] 所述两个输出级支路的所述第二晶体管连接到所述两个比较器支路的所述负载晶体管中的另一个，其中每对第二晶体管和负载晶体管被配置成形成电流反射镜。

[0026] 在一个或多个实施例中，所述迟滞比较器电路进一步包括：

[0027] 缓冲器，其输入耦合到串联连接在所述输出级支路中的一个的所述晶体管之间的输出节点，

[0028] 其中所述缓冲器被配置成输出所述输出电压信号(Vout)。

[0029] 在一个或多个实施例中，所述两个比较器支路的所述差分晶体管的源极端彼此连接，

[0030] 所述比较器偏压电流(IB)被供应到所述两个比较器支路的所述差分晶体管的所述源极端，

[0031] 所述两个比较器支路的所述负载晶体管的漏极端连接到参考电位，具体来说，接地。

[0032] 在一个或多个实施例中，所述迟滞产生电路包括：

[0033] 两个产生器支路，其各自具有差分晶体管和负载晶体管；

[0034] 其中所述两个产生器支路的所述差分晶体管相耦合以接收迟滞偏压电流(IB_hys)，且被配置成基于施加到所述产生器支路的所述差分晶体管的控制端的差分电压，可变地划分所述迟滞偏压电流(IB_hys)，其中所述差分电压对应于迟滞控制电压(Vhys-in)；

[0035] 其中所述产生器支路中的一个包括输出节点，在所述输出节点处提供迟滞电流(Ihys)，所述迟滞电流(Ihys)是所述迟滞控制电压(Vhys-in)的函数。

[0036] 在一个或多个实施例中，所述两个产生器支路的所述负载晶体管被配置成形成电流反射镜。

[0037] 在一个或多个实施例中，所述迟滞产生电路进一步包括

[0038] 电流反射镜电路，其连接到所述输出节点且被布置成从迟滞比较器电路汲取电流，所述电流基本上等于所述迟滞电流(Ihys)。

[0039] 在一个或多个实施例中，所述电流反射镜电路包括至少两个晶体管。

[0040] 在一个或多个实施例中，所述迟滞比较器进一步包括：

[0041] 电源电流电路，其被布置成将所述比较器偏压电流(IB)供应到所述迟滞比较器电路，且将所述迟滞偏压电流(IB_hys)供应到所述迟滞产生电路，其中所述比较器偏压电流(IB)与所述迟滞偏压电流(IB_hys)基本上相等(IB＝IB_hys)。

[0042] 在一个或多个实施例中，所述迟滞电压(Vhys)与所述迟滞控制电压(Vhys-in)的比率(α)是由所述迟滞产生电路的所述差分晶体管的特性以及所述迟滞比较器电路的所述差分晶体管的特性限定的常数。

[0043] 本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。附图说明

[0044] 并入本文中并且形成本说明书的一部分的附图说明本发明的实施例，并且连同实施方式一起进一步用以解释本发明的原理并且使相关领域的技术人员能够制造和使用本发明。

[0045] 图1a和1b示意性地示出根据本申请的实施例的迟滞比较器的离散示意电路图；

[0046] 图2示意性地描绘理想化传递函数，其示出作为迟滞比较器输入电压信号的差值的函数的迟滞比较器输出电压信号Vout；

[0047] 图3示意性地示出根据本申请的实施例的MOS迟滞比较器电路的离散示意电路图；

[0048] 图4示意性地示出根据本申请的实施例的MOS迟滞产生电路的离散示意电路图；

[0049] 图5示意性地示出根据本申请的实施例的迟滞比较器的离散示意性电路图，其包括图4的MOS迟滞产生电路，所述MOS迟滞产生电路连接到图3的MOS迟滞比较器电路；

[0050] 图6示意性地示出根据本申请的实施例的MOS迟滞比较器电路的离散示意电路图；

[0051] 图7示意性地示出根据本申请的另一实施例的MOS迟滞产生电路的离散示意电路图；以及

[0052] 图8示意性地示出根据本申请的另一实施例的迟滞比较器的离散示意性电路图，其包括图7的MOS迟滞产生电路，所述MOS迟滞产生电路连接到图6的MOS迟滞比较器电路。

具体实施方式

[0053] 下文将参考图式详细描述本公开的实施例。应注意，相同附图标记用于在图中表示相同或等效元件，且将不重复其描述。下文阐述的实施例表示使本领域的技术人员能够实践本发明的必要信息。在根据附图阅读以下描述后，本领域的技术人员将理解本发明的概念且将认识到本文中并未特定阐释的这些概念的应用。应理解，这些概念和应用落入本公开和所附权利要求书的范围内。

[0054] 现在参看图1a和1b，示出根据本申请的实施例的迟滞比较器的离散示意电路图。图1a的实施的迟滞比较器包括迟滞比较器电路200、迟滞产生电路100和电流源电路系统
300。图1b的实施的迟滞比较器包括迟滞比较器电路201、迟滞产生电路101和电流源电路系统300。迟滞比较器电路200在相应输入处接受两个电压信号Vp和Vn，且在输出处输出输出信号Vout。迟滞比较器电路200被布置成示出迟滞特性，其如在图2的描绘图1a和1b的迟滞比较器的理想化迟滞特性的图表中示意性地示出的那样。图2描绘理想化传递函数，其将输出电压信号Vout说明为输入电压信号Vp和Vn的差值的函数。只要输入电压差值Vp-Vn从相对低值(例如，Vp-Vn＜-Vhys)增加，输出信号Vout就保持高状态(例如，+V)直到输入电压差值Vp-Vn超过上限迟滞电压+Vhys，响应于此，输出信号Vout转变成低状态(例如，0V)。当输入电压差值Vp-Vn随后降低时，输出信号Vout保持低状态(例如，0V)直到输入电压差值Vp-Vn低于较低迟滞电压-Vhys，响应于此，输出信号Vout转变成高状态(例如，+V)。

[0055] 通过引入迟滞电流Ihys或通过汲取迟滞电流Ihys，来获取实施的迟滞比较器的迟滞特性。迟滞电流Ihys是迟滞电压Vhys的函数。举例来说，迟滞电流Ihys由迟滞产生电路100提供，所述迟滞产生电路100在所述迟滞比较器电路200中引入迟滞电流Ihys，或者举例来说，迟滞电流Ihys由迟滞产生电路101汲取，所述迟滞产生电路101从迟滞比较器电路201汲取迟滞电流Ihys。

[0056] 图3示出根据本申请的实施例的MOS迟滞比较器电路的离散示意电路图。本领域的技术人员将从以下描述中了解，图3的示例性迟滞比较器电路是上文参考图1a所述的迟滞比较器电路200的实施例。

[0057] 实施的迟滞比较器电路200包括具有晶体管210和220的差分对400，其由供应源极电流IB的电流源300馈送。差分对400的晶体管210和220也将被称作差分晶体管210和220。电流源300被布置成将源极电流IB维持在恒定电流值。源极电流IB也将被称作比较器偏压电流IB。差分晶体管210和220中的每一个与一对负载晶体管230和240中的相应一个串联连接。差分晶体管210或220与相应的负载晶体管230或240的每个串联连接将被称为比较器支路。实施的迟滞比较器电路200包括第一比较器支路410，其包括差分晶体管210和负载晶体管230，以及第二比较器支路415，其包括差分晶体管220和负载晶体管240。出于可读性起见，比较器支路也将被称作“C支路”。

[0058] 在例子中，差分晶体管210和220匹配，这与负载晶体管230和240一样。本文中，匹配的晶体管意味着晶体管具有相同或至少基本上相同的特性。

[0059] 输入电压Vin被施加到输入Vn215和输入Vp225中的一个，而参考电压Vref被施加到输入Vn215和输入Vp225中的另一个。输入Vn215和输入Vp225连接到差分晶体管210和220的相应控制端。比较器偏压电流IB依据输入Vn215和输入Vp225处的电压的相对幅值，被差分晶体管210和220之间的差分对400可变地划分。

[0060] 输出级包括输出级晶体管260、265、270和275，其被布置于所谓的输出级支路中，输出级支路出于可读性起见也被称作OS支路。第一OS支路420包括串联连接的第一和第二输出级晶体管260和270，而第二OS支路425包括串联连接的第一和第二输出级晶体管265和275。输出级晶体管260、265、270和275也被称作OS晶体管260、265、270和275。

[0061] 输出级在结合节点280处连接到第一C支路，在结合节点285处连接到第二C支路。

[0062] 第一OS支路420在串联连接在第一OS支路420的OS晶体管260和270之间的结合节点261处连接到第二OS支路425。第一OS支路420的OS晶体管260和第二OS支路425的OS晶体管265的控制端连接到结合节点261和第一OS支路420的OS晶体管260的电流端，此处为漏极端。第一OS支路420的OS晶体管260和第二OS支路425的OS晶体管265相连接以形成电流反射镜。

[0063] 第一C支路410在串联连接在第一C支路410的差分晶体管210与负载晶体管230之间的结合节点280处连接到第一OS支路420。第一OS支路420的OS晶体管270和第一C支路410的负载晶体管230的控制端连接到结合节点280和第一C支路410的负载晶体管230的电流端，此处为漏极端。第一OS支路420的OS晶体管270和第一C支路410的负载晶体管230形成电流反射镜。通过第一C支路410的负载晶体管230传导的电流在图3中被称作电流ID1。类似地，第二C支路415在串联连接在第二C支路415的差分晶体管220与负载晶体管240之间的结合节点285处连接到第二OS支路425。第二OS支路425的OS晶体管275和第二C支路415的负载晶体管240的控制端连接到节点285和第二C支路415的负载晶体管240的电流端，此处为漏极端。第二OS支路425的OS晶体管275和第二C支路415的负载晶体管240形成电流反射镜。通过第二C支路415的负载晶体管240传导的电流在图3中被称作电流ID2。

[0064] 在例子中，第一C支路410的负载晶体管230与第一OS支路420的OS晶体管270匹配；第二C支路415的负载晶体管240与第二OS支路425的OS晶体管275匹配；和/或第一OS支路
420的OS晶体管260与第二OS支路425的OS晶体管265匹配。

[0065] 在例子中，C支路410和415的差分晶体管210和220的源极端被连接在一起，且被供应有所述比较器偏压电流IB。C支路410和420的负载晶体管230和240的源极端连接到参考电位，具体来说，接地。C支路410和415的差分晶体管210和220的漏极端连接到C支路410和415的负载晶体管230和240的相应漏极端。

[0066] MOS比较器电路的切换点处的迟滞特性是通过引入此处称为迟滞电流Ihys的电流Ihys所引起。依据迟滞比较器电路200的输出电压Vout，迟滞电流Ihys被引入迟滞电流节点255处的第一C支路410中或迟滞电流节点256处的第二C支路415中。迟滞电流节点255串联布置在第一C支路410的差分晶体管210与负载晶体管230之间，且具体来说，串联布置在第一C支路410的差分晶体管210与结合节点280之间。迟滞电流节点256串联布置在第二C支路415的差分晶体管220与负载晶体管240之间，且具体来说，串联布置在第二C支路415的差分晶体管220与结合节点285之间。出于说明起见，在实施的迟滞比较器电路200的输出电压Vout为高时，迟滞电流Ihys被引入到第一C支路410中，且在实施的迟滞比较器电路200的输出电压Vout为低时，迟滞电流Ihys被引入到第二C支路415中。

[0067] 单刀双掷开关250可以被实施来选择性地连接迟滞电流源100，其在迟滞电流节点255和256中的相应一个处将迟滞电流Ihys馈送到第一C支路410中或第二C支路415中。依据迟滞比较器电路200的输出电压Vout的电平控制开关250的切换状态。应注意，在单刀双掷开关250的状况下，应采取防护措施来预防将迟滞电流Ihys同时引入C支路410和415两者中。单刀双掷开关250可以基于不重叠开关电路实施，例如，所述不重叠开关电路确保迟滞电流Ihys被引入第一C支路410或第二C支路415中的任一个。

[0068] 输出电压Vout是通过串联布置在第二OS支路425的第一OS晶体管265与第二OS晶体管275之间的输出节点295处的输出级产生。缓冲器290可以连接到输出节点295以产生输出电压Vout和/或将迟滞比较器电路200与上游已连接电路系统隔离。在例子中，缓冲器290可是数字缓冲器。此处，镜像电流通过第二OS支路425的第一OS晶体管265传导，其基本上对应于电流ID1，且镜像电流通过第二OS支路425的第一OS晶体管275传导，其基本上对应于电流ID2。依据镜像电流中的哪一个更大来产生输出电压Vout。

[0069] 在电流通过第一C支路410的优选路径的状况下(例如，ID1≈IB+Ihys且ID2≈0)，第一OS支路420的OS晶体管270和260和第二OS支路425的OS晶体管265被接通或至少基本上接通，而第二OS支路425的OS晶体管275被断开或至少基本上断开。在这一状态中，输出节点295处于高电位。

[0070] 在电流通过第二C支路415的优选路径的状况下(例如，ID2≈IB+Ihys且ID1≈0)，第一OS支路420的OS晶体管270和260和第二OS支路425的OS晶体管265被断开或至少基本上断开，而第二OS支路425的OS晶体管275被接通或至少基本上接通。在这一状态中，输出节点295处于地面电位或基本上处于地面电位，这意味着输出节点295处于低电位。

[0071] 迟滞电压Vhys可以在切换点处计算，亦即在负载晶体管230和240传导相同电流(ID1＝ID2)时。在第一和第二负载晶体管230和240传导相同电流的情况下，可以为通过差分晶体管210和220的电流建立以下方程式。

[0072]

[0073]

[0074] 其中ISD-D1：通过第一差分晶体管210的源极-漏极电流；

[0075] ISD-D2：通过第二差分晶体管220的源极-漏极电流；

[0076] IB：比较器偏压电流；以及

[0077] Ihys：迟滞电流，

[0078] 其中

[0079] ID2＝ISD-D2

[0080] ID1＝ISD-D1+Ihys

[0081] ISD-D2+ISD-D1＝IB

[0082] ISD-D2-ISD-D1＝Ihys

[0083] 从而，假定迟滞电流Ihys被引入迟滞比较器电路200的第一比较器支路而不失去以下考虑的一般性。

[0084] 以下，假定MOS晶体管的二次模型适用于计算第一和第二差分晶体管210和220的源极-栅极电压：

[0085]

[0086]

[0087] 以及

[0088]

[0089]

[0090] 其中VSG-D1：第一差分晶体管210处的源极-栅极电压；

[0091] VSG-D2：第二差分晶体管220处的源极-栅极电压；

[0092] βP1：第一和第二差分晶体管210和220的晶体管常数，对差分晶体管210和220假设相同晶体管常数βP1；以及

[0093] VPC：第一和第二差分晶体管210和220的阈值电压，对差分晶体管210和220假设相同阈值电压VPC。

[0094] 迟滞电压Vhys可表达为以下方程式：

[0095]

[0096] 从而，实施的迟滞比较器电路200的迟滞电压Vhys是比较器偏压(供应)电流IB、引入的迟滞电流Ihys和差分晶体管210和220的晶体管常数βP的函数。

[0097] 图4示出根据本申请的实施例的MOS迟滞产生电路的离散示意电路图。本领域的技术人员将从以下描述了解，图4的示例性迟滞产生电路是上文参考图1a所述的迟滞产生电路100的实施例。实施的迟滞产生电路100被布置成提供迟滞电流Ihys以引入例如上文参考图3实施的MOS迟滞比较器电路的MOS迟滞比较器电路的比较器支路中的一个。

[0098] 迟滞产生电路100包括具有晶体管130和140的差分对450，其由供应源极电流IB-hys的电流源110馈送。差分对450的晶体管130和140也将被称作差分晶体管130和140。电流源110被布置成将源极电流IB-hys维持在恒定电流值。源极电流IB-hys也将被称作迟滞产生电路偏压电流IB-hys，或简称迟滞偏压电流IB-hys。差分晶体管130和140中的每一个与一对负载晶体管150和160中的相应一个串联连接。差分晶体管130或140与相应的负载晶体管150或160的每个串联将被称为产生器支路。实施的迟滞比较器电路100包括第一产生器支路460，其包括差分晶体管130和负载晶体管150，以及第二产生器支路465，其包括差分晶体管140和负载晶体管160。出于可读性起见，产生器支路也将被称作“G支路”。

[0099] 在例子中，差分晶体管130和140匹配，这与负载晶体管150和160一样。

[0100] 在示出的例子中，电压电源120提供迟滞控制电压Vhys-in，其被施加到差分晶体管130和140的控制端。电压电源120强制使得差分电压等于差分晶体管130和140的控制端处的迟滞控制电压Vhys-in。迟滞偏压电流IB-hys依据差分晶体管130和140的控制端处施加的差分电压的相对幅值，被差分晶体管130和140之间的差分对450可变地划分。

[0101] 第一G支路460在串联连接在第一G支路460的差分晶体管130与负载晶体管150之间的结合节点135处连接到第二G支路465。第一G支路460的负载晶体管150和第二G支路465的负载晶体管160的控制端连接到结合节点135和第一G支路460的负载晶体管150的电流端，此处为漏极端。第一G支路460的负载晶体管150和第二G支路465的负载晶体管160相连接以形成电流反射镜。

[0102] 在例子中，G支路460和465的差分晶体管130和140的源极端被连接在一起，且被供应有迟滞偏压电流IB-hys。G支路460和465的负载晶体管150和160的源极端连接到参考电位，具体来说，接地。差分晶体管130和140的漏极端连接到G支路460和465的负载晶体管150和160的相应漏极端。

[0103] 在第二G支路465处，例如，串联布置在其差分晶体管140与负载晶体管160之间的输出节点145处，提供迟滞电流Ihys。实施的迟滞产生电路100适用于提供适当的迟滞电流Ihys到MOS迟滞比较器电路，例如上文参考图3实施的例子。迟滞电流Ihys是迟滞电压Vhys-in的函数。

[0104] 可以对于通过第一和第二差分晶体管130和140的电流建立以下方程式：

[0105]

[0106]

[0107]

[0108]

[0109]

[0110] 其中ISD-G1：通过(第一G支路460的)第一差分晶体管130的源极-漏极电流，图3中也称为IG1；

[0111] ISD-G2：通过(第二G支路465的)第二差分晶体管140的源极-漏极电流，图3中也称为IG2；

[0112] IB-hys：迟滞偏压电流；以及

[0113] Ihys：在输出节点145处提供的迟滞电流。

[0114] 以下，假定MOS晶体管的二次模型适用于计算差分晶体管210和220的源极-栅极电压：

[0115]

[0116]

[0117] 以及

[0118]

[0119]

[0120] 其中VSG-G2：第一差分晶体管130处的源极-栅极电压；

[0121] VSG-G1：第二差分晶体管140处的源极-栅极电压；

[0122] βP2：第一和第二差分晶体管130和140的晶体管常数，对差分晶体管130和140假设相同晶体管常数βP2；以及

[0123] VPH：第一和第二差分晶体管130和140的阈值电压，对差分晶体管130和140假设相同阈值电压VPH。

[0124] 迟滞电压Vhys-in可表达为以下方程式：

[0125]

[0126] 这意味着

[0127]

[0128] 替换源极-漏极电流的结果(见上文)得到：

[0129]

[0130]

[0131]

[0132]

[0133]

[0134] 求解Ihys的方程式

[0135]

[0136] 求解的方程式

[0137]

[0138]

[0139] 备注：求解二次方程式

[0140] x2+px+q＝0

[0141]

[0142] 求解的二次方程式

[0143]

[0144] 其中

[0145]

[0146]

[0147] 从而，

[0148]

[0149] 在图5中示出根据本发明的另一个实施例的迟滞比较器的离散示意电路图，其包括连接到MOS迟滞比较器电路的MOS迟滞产生电路。电路系统包括如上文参考图3实施的MOS迟滞比较器电路，和如上文参考图4实施的迟滞产生电路。

[0150] 此处参考图5实施的电路系统另外包括共同电流源电路系统300，其供应比较器偏压电流IB和迟滞偏压电流IB-hys。尤其，电流源电路系统300包括供应偏压电流IS的共同电流源305，以及包括晶体管310、320和330的电流反射镜电路系统来向迟滞比较器电路200和迟滞产生电路100供应相同电流。具体来说，晶体管320是馈送迟滞产生电路100的电流源晶体管，而晶体管330馈送迟滞比较器电路200的电流源晶体管。在例子中，晶体管320和330匹配。

[0151] 如下文所示出，迟滞电压Vhys可表达为迟滞控制电压Vhys-in的函数。

[0152] 如已经在上文参考图3实施的MOS迟滞比较器电路的内容已经描述的那样：

[0153]

[0154] 从而，

[0155]

[0156] 如已经在上文参考图4实施的迟滞产生电路的内容已经描述的那样：

[0157]

[0158] 假定相同电流被供应到迟滞比较器电路200和迟滞产生电路100其意味着迟滞偏压电流IB-hys与比较器偏压电流IB是相同电流，亦即Ibias＝IB＝IB-hys，且假设迟滞产生电路100的差分晶体管130和140的晶体管常数BP2与迟滞比较器电路200的差分晶体管210和220的晶体管常数BP1相同，亦即βP＝βP2＝βP1：

[0159]

[0160] 从而，

[0161]

[0162] Vhys＝Vhys-in

[0163] 上述结果同样可以通过比较迟滞电压Vhys与迟滞控制电压Vhys-in获取：

[0164]

[0165]

[0166] 再次假定相同电流被供应到迟滞比较器电路200和迟滞产生电路100其意味着迟滞偏压电流IB-hys与比较器偏压电流IB是相同电流，亦即Ibias＝IB＝IB-hys，且再次假设迟滞产生电路100的差分晶体管130和140的晶体管常数BP2与迟滞比较器电路200的差分晶体管210和220的晶体管常数BP1相同，亦即βP＝βP2＝βP1：

[0167]

[0168]

[0169] 从而，

[0170] Vhys＝Vhys-in

[0171] 在上述假设的状况下，迟滞电压Vhys等于迟滞控制电压Vhys-in。迟滞电压Vhys可以直接通过相应地调节迟滞控制电压Vhys-in设定。

[0172] 在以上例子中，迟滞产生电路100的差分级的大小，亦即其差分晶体管的大小，与迟滞比较器电路200的差分级的大小，亦即其差分晶体管的大小，已被假设是相同的(βP＝βP2＝βP1)。这产生迟滞控制电压Vhys-in与迟滞电压Vhys之间的一对一关系。

[0173] 本领域的技术人员将理解本申请不限于上述实施例。举例来说，迟滞产生电路100的差分晶体管130和140的晶体管常数βP2和迟滞比较器电路200的差分晶体管210和220的晶体管常数βP1可以是不同的，例如，

[0174] βP1＝βP

[0175] βP2＝α2·βP

[0176] 因此，

[0177]

[0178]

[0179] 再次假定迟滞偏压电流IB-hys与比较器偏压电流IB是相同电流，亦即Ibias＝IB＝IB-hys：

[0180]

[0181]

[0182] 从而，迟滞电压Vhys产生

[0183] Vhys＝α·Vhys-in

[0184]

[0185] 其中βP1：迟滞比较器电路200的第一和第二差分晶体管210和220的晶体管常数；对差分晶体管210和220假设相同晶体管常数βP1；以及

[0186] βP2：迟滞产生电路100的第一和第二差分晶体管130和140的晶体管常数；对差分晶体管130和140假设相同晶体管常数βP2。

[0187] 在以上例子中，迟滞产生电路100的差分级的大小，亦即其差分晶体管的大小，与迟滞比较器电路200的差分级的大小，亦即其差分晶体管的大小，已被假设是不同的(βP2＝α2·βP1)。这产生迟滞控制电压Vhys in与迟滞电压Vhys之间的预定义关系，其取决于迟滞产生电路100的差分级大小与迟滞比较器电路200的差分级大小，此允许在设计时减小迟滞比较器电路200需要的面积。

[0188] 图6示出根据本申请的实施例的MOS迟滞比较器电路的离散示意电路图。本领域的技术人员将从以下描述了解，图6的示例性迟滞比较器电路是上文参考图1b所述的迟滞比较器电路201的实施例。

[0189] 实施的迟滞比较器电路201基本上对应于上文参考图3所述的迟滞比较器电路200。具体来说，迟滞比较器电路200和迟滞比较器电路201的实施方案基本上彼此对应。实施的图6的迟滞比较器电路201不同于图3的迟滞比较器电路200，其在于建立迟滞特性的迟滞电流Ihys不被选择性地引入比较器支路中，而是选择性地从相关于输出电压信号Vout的电平的比较器支路被汲取。

[0190] 本领域的技术人员将立即了解，以上参考图3对迟滞比较器电路200的描述可以相应地转移到实施的迟滞比较器电路201。出于说明起见，在实施的迟滞比较器电路201的输出电压Vout为低时，迟滞电流Ihys从第一比较器支路中被汲取，且在实施的迟滞比较器电路201的输出电压Vout为高时，迟滞电流Ihys从第二比较器支路被汲取。

[0191] 具体来说，迟滞电压Vhys可以在切换点处类似地计算，亦即负载晶体管230和240传导相同电流时：ID1＝ID2。在负载晶体管230和240传导相同电流的情况下，可以为通过差分晶体管210和220的电流建立以下方程式。

[0192]

[0193]

[0194] 其中ISD-D1：通过第一差分晶体管210的源极-漏极电流；

[0195] ISD-D2：通过第二差分晶体管220的源极-漏极电流；

[0196] IB：比较器偏压电流；以及

[0197] Ihys：迟滞电流，

[0198] 其中

[0199] ID2＝ISD-D2-Ihys

[0200] ID1＝ISD-D1

[0201] 从而，假定迟滞电流Ihys从迟滞比较器电路201的第二比较器支路被汲取而不失去以下考虑的一般性。

[0202] 关于差分晶体管210和220的源极-栅极电压的考虑是相同的，使得类似于前述，迟滞电压Vhys导致：

[0203]

[0204] 其中VSG-D1：第一差分晶体管210处的源极-栅极电压；

[0205] VSG-D2：第二差分晶体管220处的源极-栅极电压；以及

[0206] βP1：迟滞比较器电路201的第一和第二差分晶体管210和220的晶体管常数，对差分晶体管210和220假设相同晶体管常数βP1。

[0207] 图7示出根据本申请的实施例的MOS迟滞产生电路的离散示意电路图。本领域的技术人员将从以下描述了解，图7的示例性迟滞产生电路是上文参考图1b所述的迟滞产生电路101的实施例。

[0208] 实施的迟滞产生电路101基本上对应于上文参考图4所述的迟滞产生电路100。具体地，迟滞产生电路100和迟滞产生电路101的实施方案基本上彼此对应。

[0209] 实施的图7的迟滞产生电路101不同于图4的迟滞产生电路100，其在于迟滞产生电路101另外包括电流反射镜电路480，其被配置成允许从上述迟滞比较器电路201汲取建立迟滞特性的迟滞电流Ihys。实施的迟滞产生电路101的电流反射镜电路480包括晶体管170和晶体管175。图7中示出的电流反射镜电路480是说明性的。同样可以在图7的迟滞产生电路101的电路设计中，使用其它电流反射镜电路实施方案。具体来说，可以使用示出的基本电流反射镜电路480的变体，例如具有三个或四个晶体管的威尔逊(Wilson)电流反射镜布局。

[0210] 本领域的技术人员将立即了解，以上参考图4对迟滞产生电路100的描述可以相应地转移到实施的迟滞产生电路101。省略重复。

[0211] 在图8中示出根据本发明的另一个实施例的迟滞比较器的离散示意电路图，其包括连接到MOS迟滞比较器电路的MOS迟滞产生电路。电路系统包括如上文参考图6实施的MOS迟滞比较器电路，和如上文参考图7实施的迟滞产生电路。此处参考图8实施的电路系统另外包括共同电流源电路系统300，其供应比较器偏压电流IB和迟滞偏压电流IB-hys。

[0212] 根据上述考虑，本领域的技术人员将立即了解，以上参考图5对迟滞比较器的描述可以相应地转移到图8的迟滞比较器。省略重复。

[0213] 具体来说，迟滞电压Vhys同样导致

[0214] Vhys＝α·Vhys-in

[0215]

[0216] 其中βP1：迟滞比较器电路201的第一和第二差分晶体管210和220的晶体管常数，对差分晶体管210和220假设相同晶体管常数βP1；以及

[0217] βP2：迟滞产生电路101的第一和第二差分晶体管130和140的晶体管常数；对差分晶体管130和140假设相同晶体管常数βP2。

[0218] 在上述迟滞比较器中，示例性迟滞比较器电路200和201和示例性迟滞产生电路100、101的差分晶体管210、220、130和140被示出为p通道MOS(p-channel MOS；PMOS)晶体管。根据本申请的实施例，本领域的技术人员将立即理解，n沟道MOS(n-channel MOS；NMOS)晶体管可以同样被用于实施迟滞比较器电路和迟滞产生电路中使用的差分晶体管对。

[0219] 如上文所述的迟滞比较器是模拟电子件中的基本块，且可用于繁多应用。举例来说，迟滞比较器可用于RF(射频)检测器中来检测通信链路上的RF干扰。上述迟滞比较器示出几个优势：

[0220] (1)推荐的迟滞比较器适合于经受较大温度和/或电压变化的应用，例如汽车应用。通过经PVT补偿的迟滞电流Ihys获取PVT补偿，所述电流被引入迟滞比较器电路中或从其中被汲取。

[0221] 在对温度变化的主题实施方式的测试中，推荐的迟滞比较器的推荐迟滞特性在-40℃至175℃的温度范围内保持相对恒定在标称迟滞电压Vhys的约2％内。

[0222] (2)推荐的迟滞比较器允许可调迟滞特性。可通过调节迟滞控制电压Vhys-in调节迟滞电压Vhys。迟滞控制电压Vhys-in可以由外部实体控制，例如用于控制迟滞控制电压Vhys-in的可配置数字寄存器和模/数转换器。因此，通过控制迟滞控制电压Vhys-in设定迟滞电压Vhys。具体来说，迟滞电压Vhys只是迟滞控制电压Vhys-in和缩放因数α的函数。更特定的，缩放因数α常数，其在设计迟滞比较器时被限定。具体地说，缩放因数α由差分晶体管的大小限定。

[0223] (3)推荐的迟滞比较器允许不对称和可调的迟滞特性。举例来说，迟滞控制电压Vhys-in可以基于迟滞比较器的输出电压信号Vout的电平(电压幅值)在两个不同电平之间切换。举例来说，每个电平与输出电压信号Vout的高状态和低状态中的一个相关，其继而产生关于输出电压信号Vout的上升和下降边沿的不对称迟滞特性。

[0224] (4)推荐的迟滞比较器适合于输入信号(Vp和Vn)，其对于载荷敏感。输入阻抗主要为电容性的，且由迟滞比较器电路的差分对的输入阻抗确定。

[0225] (5)推荐的迟滞比较器，且具体地说，迟滞比较器电路，具有简化的设计，其在于不需要模拟反馈回路(例如电阻反馈)、误差放大器和/或启动电路。晶体管数量保持在最低限度，这产生了对面积需求的显著减小。

[0226] 根据实施例，提供一种迟滞比较器，其包括迟滞比较器电路和迟滞产生电路。

[0227] 迟滞比较器电路包括两个比较器支路，其各自具有差分晶体管和负载晶体管，以及输出级。两个比较器支路的差分晶体管相连接以接收比较器偏压电流IB和被配置成用于基于施加到两个比较器支路的差分晶体管的控制端的电压信号Vp、Vn的相对电平，可变地划分比较器偏压电流IB。输出级被配置成用于基于流动通过两个比较器支路的负载晶体管的电流ID1、ID2产生输出电压信号Vout。

[0228] 迟滞产生电路被配置成用于依据所述输出电压信号Vout的电平，选择性地在所述两个比较器支路中的任一个中引入迟滞电流Ihys，或选择性地从所述两个比较器支路中的任一个汲取迟滞电流Ihys。迟滞比较器电路的迟滞电压Vhys是迟滞电流Ihys的函数。

[0229] 在例子中，引入两个比较器支路中的一个的迟滞电流Ihys增加流动通过相应的比较器支路的负载晶体管的电流ID1、ID2。

[0230] 在例子中，从两个比较器支路中的一个汲取的迟滞电流Ihys减小流动通过相应比较器支路的负载晶体管的电流ID1、ID2。

[0231] 在例子中，当被输入到差分晶体管的电压信号Vp、Vn的差值对应于所述迟滞电压Vhys时，被选择性地引入到两个比较器支路中的任一个的迟滞电流Ihys建立输出电压信号Vout的切换点。

[0232] 在例子中，当被输入到差分晶体管的电压信号Vp、Vn的差值对应于所述迟滞电压Vhys时，选择性地从两个比较器支路中的任一个汲取的迟滞电流Ihys建立输出电压信号Vout的切换点。

[0233] 在例子中，迟滞比较器电路另外包括开关，其被布置成依据输出电压信号Vout的电平，选择性地将迟滞产生电路与比较器支路中的任一个连接。

[0234] 在例子中，两个比较器支路中的每一个包括串联连接在两个比较器支路中的相应一个的差分晶体管与负载晶体管之间的迟滞电流节点。

[0235] 在例子中，输出级包括两个输出级支路，它们中的每一个耦合到两个比较器支路中的另一个。

[0236] 在例子中，两个输出级支路中的每一个包括第一晶体管和第二晶体管。两个输出级支路的第一晶体管相连接以形成电流反射镜。两个输出级支路的第二晶体管连接到两个比较器支路的负载晶体管中的另一个，其中每对第二晶体管和负载晶体管被配置成形成电流反射镜。

[0237] 在例子中，迟滞比较器电路另外包括缓冲器，其输入耦合到串联连接在输出级支路中的一个的晶体管之间的输出节点。缓冲器被配置成输出所述输出电压信号Vout。

[0238] 在例子中，两个比较器支路的差分晶体管的源极端被连接在一起。比较器偏压电流IB被供应到两个比较器支路的差分晶体管的源极端。两个比较器支路的负载晶体管的漏极端连接到参考电位，具体地说，接地。

[0239] 在例子中，迟滞产生电路包括两个产生器支路，其各自具有差分晶体管和负载晶体管。两个产生器支路的差分晶体管相耦合以接收迟滞偏压电流IB_hys，且被配置成用于基于施加到产生器支路的差分晶体管的控制端的差分电压可变地划分迟滞偏压电流IB_hys。差分电压对应于迟滞控制电压Vhys-in。产生器支路中的一个包括输出节点，在所述输出节点处提供迟滞电流Ihys，所述迟滞电流Ihys是迟滞控制电压Vhys-in的函数。

[0240] 在例子中，两个产生器支路的负载晶体管被配置成形成电流反射镜。

[0241] 在例子中，两个产生器支路的差分晶体管的源极端被连接在一起。迟滞偏压电流IB-hys被供应到两个产生器支路的差分晶体管的源极端。两个产生器支路的负载晶体管的源极端连接到参考电位，具体地说，接地。

[0242] 在例子中，迟滞产生电路另外包括电流反射镜电路，其连接到输出节点且被布置成从迟滞比较器电路汲取电流，所述电流基本上等于迟滞电流Ihys。

[0243] 在例子中，电流反射镜电路包括至少两个晶体管。

[0244] 在例子中，迟滞比较器另外包括电源电流电路，其被布置成供应比较器偏压电流IB到迟滞比较器电路，以及供应迟滞偏压电流IB_hys迟滞产生电路。比较器偏压电流IB和迟滞偏压电流IB_hys基本上相等IB＝IB_hys。

[0245] 在例子中，迟滞电压Vhys与迟滞控制电压Vhys-in的比率α是由迟滞产生电路的差分晶体管的特性和迟滞比较器电路的差分晶体管的特性限定的常数。

[0246] 在适当时，上述的一些实施例可使用各种不同的电路系统组件来实现。举例来说，仅呈现图式中的示例性布局和其论述以提供对于本发明的各种方面的论述的有用参考。当然布局的描述已出于论述的目的而简化，且仅是根据本发明可使用的合适拓扑的许多不同布局中的一个。本领域的技术人员应认识到，逻辑块之间的边界仅为说明性的，且替代实施例可合并逻辑块或电路元件，或在各种逻辑块或电路元件上施加功能性的替代分解。

[0247] 因此，应理解，在本文中描绘的架构仅仅是示例性的，并且实际上，可以实施实现相同功能性的许多其它架构。从抽象角度但仍具有明确意义来说，实现相同功能性的任何组件布置实际上“相关联”，使得所希望的功能性得以实现。从而，本文中经组合以实现特定功能性的任何两个组件都可以被视为彼此“相关联”，以便实现所要的功能性，而不管架构或中间组件如何。同样，如此相关联的任何两个组件还可以被视为彼此“可操作地连接”或“可操作地耦合”来实现所需功能性。

[0248] 在权利要求书中，放置在圆括号中的任何附图标记不应被解释为限制权利要求。词语“包括”不排除除了权利要求中所列的那些元件或操作之外的其它元件或操作的存在。
此外，如本文所用，术语“一”被限定为一个或多于一个。另外，权利要求书中对例如“至少一个”和“一个或多个”等引导性短语的使用不应被解释为暗示由不定冠词“一(a/an)”引导的另一权利要求要素将含有此类引导的权利要求要素的任何特定权利要求限制为仅含有一个此类要素的发明，甚至是在同一权利要求包含引导性短语“一个或多个”或“至少一个”以及例如“一(a/an)”等不定冠词时也如此。上述同样适用于定冠词的使用。除非另外说明，否则如“第一”和“第二”的术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此些元件的时间上的优先级或其它优先级。在彼此不同的权利要求项中叙述某些措施这一单纯事实并不指示不能使用这些措施的组合来获得优势。

[0249] 提供本公开的先前描述以使得所属领域的技术人员能够制造或使用本公开。本领域的技术人员将易于明白对本公开的各种修改，且本文中所定义的一般原理可在不脱离本公开的精神或范围的情况下应用于其它变化形式。因此，本发明并不希望限于本文中所描述的实例和设计，而应被赋予与本文中所公开的原理和新颖特征相一致的最广范围。

[0250] 附图标记与变量的列表

[0251] 100：迟滞产生电路；

[0252] 101：迟滞产生电路；

[0253] 110：电流源；

[0254] 120：电压电源；

[0255] 130：差分晶体管；

[0256] 135：结合节点；

[0257] 140：差分晶体管；

[0258] 145：输出节点；

[0259] 150：(第一)负载晶体管；

[0260] 160：(第二)负载晶体管；

[0261] 170：晶体管；

[0262] 175：晶体管；

[0263] 180：晶体管；

[0264] 185：晶体管；

[0265] 200：迟滞比较器电路；

[0266] 201：迟滞比较器电路；

[0267] 210：差分晶体管；

[0268] 215：输入Vn；

[0269] 220：差分晶体管；

[0270] 225：输入Vp；

[0271] 230：(第一)负载晶体管；

[0272] 240：(第二)负载晶体管；

[0273] 250：单刀双掷开关；

[0274] 255：迟滞电流节点；

[0275] 256：迟滞电流节点；

[0276] 260：输出级晶体管，OS晶体管；

[0277] 261：结合节点；

[0278] 265：输出级晶体管，OS晶体管；

[0279] 270：输出级晶体管，OS晶体管；

[0280] 275：输出级晶体管，OS晶体管；

[0281] 280：结合节点；

[0282] 285：结合节点；

[0283] 290：(数字)缓冲器；

[0284] 295：输出节点；

[0285] 300：电流源电路系统；

[0286] 305：共同电流源；

[0287] 310：晶体管；

[0288] 320：晶体管；

[0289] 330：晶体管；

[0290] 400：差分对；

[0291] 410：(第一)比较器支路，C支路；

[0292] 415：(第二)比较器支路，C支路；

[0293] 420：(第一)输出级支路，OS支路；

[0294] 425：(第二)输出级支路，OS支路；

[0295] 450：差分对；

[0296] 460：(第一)产生器支路，G支路；

[0297] 465：(第二)产生器支路，G支路；

[0298] IB：比较器偏压电流；

[0299] IB-hys：迟滞偏压电流；

[0300] Ihys：迟滞电流；

[0301] ISD-G1，IG1：通过第一差分晶体管130的源极-漏极电流；

[0302] ISD-G2，IG2：通过第二差分晶体管140的源极-漏极电流；

[0303] VSG-G2：第一差分晶体管130处的源极-栅极电压；

[0304] VSG-G1：第二差分晶体管140处的源极-栅极电压；

[0305] βP2：差分晶体管130和140的晶体管常数；

[0306] VPH：阈值电压；

[0307] ISD-D1：通过第一差分晶体管210的源极-漏极电流；

[0308] ISD-D2：通过第二差分晶体管220的源极-漏极电流；

[0309] VSG-D1：第一差分晶体管210处的源极-栅极电压；

[0310] VSG-D2：第二差分晶体管220处的源极-栅极电压。

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