专利汇可以提供CMOS迟滞过温保护电路专利检索,专利查询,专利分析的服务。并且CMOS 迟滞 过温保护 电路 ,包括由PNP晶体管Q0、 电阻 R2、电阻R3、电阻R4和PMOS 开关 管M11组成的核心过温控制电路1,PMOS开关管M11栅 电压 为保护电路 输出电压 Vout,所述PMOS开关管M11与电阻R4并联,并联的一端接 电源电压 ,并联的另一端与所述电阻R3一端相连,所述电阻R3的另一端与PNP晶体管的基极相连,所述PNP晶体管Q0的发射极与电源电压相连,所述PNP晶体管Q0的集 电极 与所述电阻R2的一端相连,所述电阻R2的另一端与地电压相连。,下面是CMOS迟滞过温保护电路专利的具体信息内容。
1.CMOS迟滞过温保护电路,其特征在于:包括由PNP晶体管(Q0)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)和PMOS开关管(M11)组成的核心过温控制电路(1),PMOS开关管(M11)栅电压为保护电路输出电压Vout,所述PMOS开关管(M11)与第四电阻(R4)并联,并联的一端接电源电压,并联的另一端与所述第三电阻(R3)一端相连,所述第三电阻(R3)的另一端与PNP晶体管的基极相连,所述PNP晶体管(Q0)的发射极与电源电压相连,所述PNP晶体管(Q0)的集电极与所述第二电阻(R2)的一端相连,所述第二电阻(R2)的另一端与地电压相连;所述迟滞过温保护电路还包括共源共栅恒流产生第一支路(2),由第一电阻(R1),第一NMOS晶体管(M1),第二NMOS晶体管(M2),第三NMOS晶体管(M3),第四NMOS晶体管(M4),第五NMOS晶体管(M5)和第六NMOS晶体管(M6)组成;所述第一电阻(R1)的一端与电源相连,所述第一电阻(R1)的另一端与第一NMOS晶体管(M1)的漏端相连,所述第一NMOS晶体管(M1)的漏端、栅端并联,并与所述第二NMOS晶体管(M2)和所述第五NMOS晶体管(M5)的栅端相连,所述第一NMOS晶体管(M1)的源端与所述第三NMOS晶体管(M3)的漏端相连,所述第三NMOS晶体管(M3)的漏端、栅端并联,并与所述第四NMOS晶体管(M4)和所述第六NMOS晶体管(M6)的栅端相连,所述第二NMOS晶体管(M2)的漏端与电源相连,所述第二NMOS晶体管(M2)的源端与所述第四NMOS晶体管(M4)的漏端相连,所述第五NMOS晶体管(M5)的源端与所述第六NMOS晶体管(M6)的漏端相连,所述第三NMOS晶体管(M3)、第四NMOS晶体管(M4)、第六NMOS晶体管(M6)的源端分别接地,所述第五NMOS晶体管(M5)的漏端作为第一支路(2)的输出端与所述PNP晶体管(Q0)的基极相连。
2.如权利要求1所述的CMOS迟滞过温保护电路,其特征在于:所述迟滞过温保护电路还包括一个输出信号电平控制第二支路(3),由第一PMOS晶体管(M7),第二PMOS晶体管(M9),第七NMOS晶体管(M8)和第八NMOS晶体管(M10)组成,所述第一PMOS晶体管(M7)、第七NMOS晶体管(M8)的栅端相连,并与PNP晶体管的集电极相连,所述第一PMOS晶体管(M7)的漏端与所述PMOS开关管(M11)的漏端相连,所述PMOS晶体管(M7)的漏端与第七所述NMOS晶体管(M8)的漏端相连,并与所述第二PMOS晶体管(M9)和所述第八NMOS晶体管(M10)的栅端并连,所述第七NMOS晶体管(M8)的源端接地,所述第二PMOS晶体管(M9)的源端与电源相连,所述第二PMOS晶体管(M9)的漏端与所述第八NMOS晶体管(M10)的漏端相连,并与所述PMOS开关管(M11)的栅端相连,形成Vout输出端,所述第八NMOS晶体管(M10)的源端接地。
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