在半导体器件中，通常使用图12所示这种CMOS反相电路。在图12(a) 中示意性地示出了CMOS反相电路的剖面，在图12(b)中示出了其平面图。 为了简便，在图12(b)中省略了布线8～11的显示。
在图12(a)中，1为形成电子电路的p型半导体基板，2为在p型半导 体基板1中形成的n型杂质区，3a、3b为在n型杂质区2中形成的高浓度p 型杂质区，4a、4b为在p型半导体基板1中形成的高浓度n型杂质区，5为 分别用于电隔离栅电极6和p型半导体基板1、及栅电极7和n型杂质区2 的SiO2等的栅绝缘膜，6、7为在栅绝缘膜5上形成的栅电极。
在此，n型杂质区域2、高浓度p型杂质区域3a、3b和栅电极7构成p 沟道MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor)。另一方面，半导体基板1、高浓度n型杂质区 4a、4b和栅电极6构成n沟道MOSFET。8为连接到n沟道MOSFET及p沟道 MOSFET的栅电极6、7的、用于施加作为CMOS反相电路的输入信号的共通的 电压的栅极布线。9为连接到p沟道MOSFET的漏电极(高浓度p型杂质区3a) 及n沟道MOSFET的漏电极(高浓度n型杂质区4b)的、取出CMOS反相器的 输出信号的输出布线。10、11是用于对各个n沟道MOSFET的源电极(高浓 度n型杂质区4a)、p沟道MOSFET的源电极(高浓度p型杂质区3b)提供电 源电位的电源布线。
说明此CMOS反相电路的工作。由图12(a)的p沟道MOSFET和n沟道 MOSFET构成的CMOS反相电路，其连接到n沟道·晶体管的源电极的电源布 线10接地(0V)，对连接到p沟道·晶体管的源电极的电源布线11施加电源 电压(例如5V)。而且，当对栅极布线8施加0V作为输入信号时，n沟道·晶 体管变OFF(截止)，p沟道晶体管变ON(导通)。因此，对输出布线9输出 与电源布线11相同的电源电压(5V)。另一方面，当对栅极布线8施加5V时， 与上述情形相反，n沟道晶体管变ON，p沟道晶体管变OFF，对输出布线输出 与电源布线10相同的接地电压(0V)。
在这些CMOS型电路中，在输出随着输入没有变化的情况下，流过晶体管 的电流几乎没有流动，主要是在输出有变化的情况下有流动。即，当栅极布 线8变为0V时，通过p沟道·晶体管流过用于对输出布线9进行充电的输出 电流，另一方面，当栅极布线8变为5V时，通过n沟道·晶体管流过用于释 放输出布线9的电荷的输出电流。如此，图12(a)的CMOS电路就成为输出 与输入极性相反的信号的反相电路。为了使这些反相电路开关时的上升速度 和下降速度相同，就必须使p沟道·晶体管和n沟道·晶体管流过相同的电 流。
但是，例如(100)面中的p沟道·晶体管的载流子即空穴比n沟道·晶 体管的载流子即电子的迁移率小，其比为1∶3。为此，在使p沟道·晶体管 和n沟道·晶体管的面积相同的情况下，它们的电流驱动能力中产生差异， 工作速度不同。为此，由图12(b)所示，相比于n沟道·晶体管的漏电极 4b、源电极4a、栅电极6的面积，对应于其迁移率的比，就会进一步增大p 沟道·晶体管的漏电极3a、源电极3b、栅电极7的面积，使电流驱动能力大 致相同，由此使开关速度相同。但是，由此p沟道·晶体管的占有面积成为 n沟道·晶体管的3倍的大小，p沟道·晶体管和n沟道·晶体管的占有面积 变得不均衡，这就成为提高半导体器件的集成度的障碍。
作为提高P沟道·晶体管的电流驱动能力的现有文献有以下专利文献。 在专利文献1中，通过使用(110)面来提高p沟道·晶体管的电流驱动能力。 此外，在专利文献2中，描述了使用SOI基板，在SOI基板上形成Accumulation (积聚)型的p沟道·晶体管，提高p沟道·晶体管的电流驱动能力的情形， 但在使用任意基板的情况下，在ON状态下，实际上是不可能使相同大小的n 沟道·晶体管和p沟道·晶体管的电流驱动能力相等的。此外，专利文献2 中所公开的Accumulation型的晶体管，除栅电极外，还需要基板电极，并且 必须在沟道区中形成耗尽层对两电极施加使沟道夹断这样的电压，存在伴随 结构上及电路上复杂的缺点。

如上所述，在使用(100)面的结晶面的CMOS电路中，相同面积的n沟 道·晶体管和p沟道·晶体管的电流驱动能力不同，且开关速度不同。为了 使此开关速度(上升、下降)相同，就必须增大p沟道·晶体管的沟道宽。 为此，n沟道·晶体管和p沟道·晶体管的占有面积就变得不均衡，成为提 高半导体器件集成度的障碍。
在原先申请的专利文献1中，虽然使p沟道·晶体管电流驱动能力提高 了，但要使n沟道晶体管和p沟道晶体管的大小相同却是不足够的。
本发明的目的在于，获得一种能够提高集成度的半导体器件，该半导体 器件通过使构成CMOS电路的导电类型不同的一对晶体管的开关速度实质上 相同或相等、并使电极的面积实质上相同或相等。
根据技术方案1、2的半导体器件，包括在SOI(绝缘体上硅，Silicon on Insulator)基板上具有至少一对沟道导电类型不同的晶体管的电路，其特征 在于，使用设置在SOI基板上的第1半导体层和覆盖其表面的至少一部分的 第1栅绝缘层形成n沟道·晶体管，并且使用设置在SOI基板上的第2半导 体层和覆盖其表面的至少一部分的第2栅绝缘层形成p沟道·晶体管，使形 成上述第1半导体层的沟道的第1区域的表面具有(100)面或距(100)面 ±10°以内的面，并且使在上述第1半导体层的侧面形成沟道的第2区域的 表面具有电子的迁移率比距(100)面±10°以内的面小的一个或多个面，使 形成上述第2半导体层的沟道的第1区域的表面具有(100)面或距(100) 面±10°以内的面，并且使在上述第2半导体层的侧面形成沟道的第2区域 的表面具有空穴的迁移率比距(100)面±10°以内的面大的一个或多个面， 决定上述第1区域的表面的宽度和长度及高度、上述第2区域的表面的宽度 和长度及高度，以使上述第1及第2半导体层中的上述第1区域的表面的面 积与上述第2区域的表面的面积之和彼此相同、并且使上述n沟道·晶体管 和上述P沟道·晶体管的工作速度实质上相等或相同。
并且，根据权利要求2的半导体器件，上述n沟道·晶体管和上述p沟 道·晶体管都为常关闭，并且上述n沟道·晶体管为反型或accoumulation 型，上述p沟道·晶体管为反型或积聚型。
根据权利要求3的半导体器件，上述n沟道·晶体管和上述p沟道·晶 体管都为反型。
根据权利要求4的半导体器件，上述n沟道·晶体管和上述p沟道·晶 体管都为积聚型。
根据权利要求5的半导体器件，上述n沟道·晶体管为反型，上述p沟 道·晶体管为积聚型。
根据权利要求6的半导体器件，上述n沟道·晶体管为积聚型，上述p 沟道·晶体管为反型。
根据权利要求7的半导体器件，根据设置在上述第2栅绝缘膜上的第2 栅电极和上述第2半导体层之间的功函数差来选择上述第2栅电极的材料及 上述第2半导体层的杂质浓度，以使形成在上述第2半导体层中的耗尽层的 厚度比上述第2半导体层的膜厚更厚。
根据权利要求8的半导体器件，根据设置在上述第1栅绝缘膜上的第1 栅电极和上述第1半导体层之间的功函数差来选择上述第1栅电极的材料及 上述第1半导体层的杂质浓度，以使形成在上述第1半导体层中的耗尽层的 厚度比上述第1半导体层的膜厚更厚。
根据权利要求9的半导体器件，上述栅绝缘膜包含用微波激励的等离子 体形成的SiO2、Si3N4及金属硅合金的氧化膜、金属硅合金的氮化膜中的至少 一种。
根据权利要求10的半导体器件，使用微波激励的等离子体以600℃以下 的温度形成上述栅绝缘膜。
根据权利要求11、12的半导体器件，确定构成沟道长的上述第1区域的 表面的长度、上述第2区域的表面的长度以使它们在上述n沟道·晶体管及 上述p沟道·晶体管中实质上全都彼此相等。由于通过决定沟道长，使上述 第1区域的表面的宽度受到涉及权利要求12相关的上述第1区域的表面的宽 度的限制，所以能够通过决定沟道长而唯一地决定。由此，可以仅决定上述 第2区域的表面的宽度即可。
根据权利要求13的半导体器件，包括具有至少一对不同导电类型的晶体 管的电路，其特征在于，使用设置在SOI基板上的第1半导体层和覆盖其表 面的至少一部分的第1栅绝缘层形成一种导电类型的晶体管，并且使用设置 在上述SOI基板上设置的第2半导体层和覆盖其表面的至少一部分的第2栅 绝缘层形成另一种导电类型的晶体管，使形成上述第1半导体层的沟道的第 1区域的表面具有第1结晶面，并且使在设置在与上述第1区域的表面交差 的面的上述第1半导体层的侧面形成沟道的第2区域的表面具有与上述第1 结晶面不同、且载流子的迁移率也不同的第2结晶面，使形成上述第2半导 体层的沟道的第1区域的表面具有第1结晶面，并且使在设置在与上述第1 区域的表面交差的面的上述第1半导体层的侧面形成沟道的第2区域的表面 具有与上述第1结晶面不同、且载流子的迁移率也不同的第2结晶面，设形 成上述第1半导体层的沟道的第1区域的表面中的电子的有效质量me为me1、 上述第2区域的表面中的电子的有效质量为me2，设形成上述第2半导体层 的沟道的第1区域的表面中的空穴的有效质量mh为mh1、上述第2区域的表 面中的空穴的有效质量为mh2，设形成上述第1半导体层的沟道的第1区域 的表面的宽度为We，形成上述第1半导体层的沟道的第2区域的表面的宽度 为He，设形成上述第2半导体层的沟道的第2区域的表面的宽度为Wh，形成 上述第2半导体层的沟道的第2区域的表面的宽度为Hh，设形成上述第1半 导体层的沟道的第1区域的表面的长度为L1、形成上述第2半导体层的沟道 的第1区域的表面的长度为L2；
当L1、We、L2、Wh为规定的值时，上述第1半导体层的电子的实际有 效质量mee及上述第1半导体层的空穴的实际有效质量mhe分别用
mee＝(me1-1×We/(2×He+We)
       +2×me2-1×He/(2×He+We))-1
mhe＝(mh1-1×Wh/(2×Hh+Wh)
       +2×mh2-1×Hh/(2×Hh+Wh))-1表示的情况下，通过决定He及Hh 以使mee＝mhe成立、并且满足We＝Wh及He＝Hh，来使上述一种导电类型的晶 体管和上述另一种导电类型的晶体管的沟道区的面积实质上彼此相等或相 同，并且使其工作速度实质上彼此相等或相同。在此，在第1半导体层的侧 面为倾斜面或垂直面的部分形成上述第2区域，并且即使仅使用两侧面的一 个，也可以使用从两方之上到一部分或底部来形成上述第2区域。
根据权利要求14的半导体器件，在权利要求13所述的半导体器件中， 通过使上述L1和L2相等，来实质上满足We＝Wh，并且，通过使上述第1区 域的表面的长度比上述第1区域的表面的宽度长出1.5倍以上，来使We和 Wh成为规定的值，以便满足1.5×L1＞We及1.5×L2＞Wh，决定剩余的He及 Hh以便满足mee＝mhe，并且满足He＝Hh。
此外，根据权利要求24的发明，得到一种半导体器件，其特征在于，包 括具有至少一对第1导电类型沟道的晶体管及与第1导电类型不同的第2导 电类型沟道的晶体管的电路，其中，包含：具有设置在SOI基板上的第1半 导体层、覆盖其表面的至少一部分的第1栅绝缘层和覆盖第1栅绝缘层的第 1栅电极的上述第1导电类型沟道的晶体管，和具有设置在上述SOI基板上 的第2半导体层、覆盖其表面至少一部分的第2栅绝缘层和覆盖第2栅绝缘 层的第2栅电极的上述第2导电类型沟道的晶体管；
形成上述第1半导体层的沟道的第1区域由构成上述第1半导体层的表 面的第1面、和与上述第1面成规定的角度的1个或多个第2面构成，上述 第1导电类型沟道的晶体管的载流子的迁移率在上述第2面中比上述第1面 小；
形成上述第2半导体层的沟道的第2区域由构成上述第2半导体层的表 面的第1面、和与上述第1面成规定的角度的1个或多个第2面构成，上述 第2导电类型沟道的晶体管的载流子的迁移率在上述第2面中比上述第1面 大；
设定上述第1区域的表面的宽度和长度及高度、上述第2区域的表面的 宽度和长度及高度，以便使上述第1半导体层中的第1区域的上述第1面的 面积与上述第2面的面积之和实质上等于上述第2半导体层中的上述第2区 域的上述第1面的面积与上述第2面的面积之和，并且使上述第1导电类型 沟道的晶体管和上述第2导电类型沟道的晶体管的工作速度实质上相等或相 同。
根据本发明的一个观点，特征在于，在权利要求24的发明中，上述第1 导电类型沟道的晶体管是NMOS晶体管，上述第2导电类型沟道的晶体管是 PMOS晶体管，上述第1半导体层及第2半导体层的上述第1面具有硅的(100) 面或距(100)面±10°以内的面，同时上述第2面是硅的(110)面或距(110) 面±10°以内的面。
此外，根据本发明的另一个观点，特征在于，在权利要求24的发明中， 上述第1半导体层及第2半导体层的上述第1面具有硅的(110)面或距(110) 面±10°以内的面，同时上述第2面是硅的(100)面或距(100)面±10° 以内的面，上述第1导电类型沟道的晶体管是PMOS晶体管，上述第2导电类 型沟道的晶体管是NMOS晶体管。
根据本发明的再另一个观点，特征在于，在权利要求24的发明中，上述 第1导电类型沟道的晶体管及上述第2导电类型沟道的晶体管都是反型。
上述第1导电类型沟道的晶体管及上述第2导电类型的沟道的晶体管也 可以都是积聚型。
此外，上述第1导电类型沟道的晶体管可以是反型，上述第2导电类型 的沟道的晶体管可以是积聚型。
此外，作为特征之一，在权利要求24的发明中，优选根据设置在上述第 2栅绝缘膜上的第2栅电极和上述第2半导体层之间的功函数差来选择上述 第2栅电极的材料及上述第2半导体层的杂质浓度，以使形成在上述第2半 导体层中的耗尽层的厚度比上述第2半导体层的膜厚更厚。
作为另一个特征，在权利要求24的发明中，也可以根据设置在上述第1 栅绝缘膜上的第1栅电极和上述第1半导体层之间的功函数差来选择上述第 1栅电极的材料及上述第1半导体层的杂质浓度，以使形成在上述第1半导 体层中的耗尽层的厚度比上述第1半导体层的膜厚更厚。
作为另一特征，在权利要求24的发明中，设定上述第1导电类型沟道的 晶体管及上述第2导电类型沟道的晶体管，以使构成各个晶体管的沟道长的 上述第1区域及上述第2区域的表面的长度彼此相等。
此外，在权利要求24的发明中，特征在于，上述第1导电类型沟道的晶 体管及上述第2导电类型沟道的晶体管中，构成各个晶体管的沟道长的上述 第1区域及上述第2区域的表面的长度比各个上述第1区域及上述第2区域 的表面的宽度长出1.5倍以上。
根据本发明，通过上述结构，能够得到具有相同的电流驱动能力的p沟 道MOS晶体管和n沟道MOS晶体管，能够使两晶体管的沟道面积相同，因此 具有能够获得开关速度相同、可提高集成度的半导体器件的效果。
附图说明
图1是表示本发明的第1实施例的半导体器件的图，图1(a)是斜视图， 图1(b)及图1(c)是沿图1(a)的A-A′线及B-B′线的剖面图。
图2是以栅极长度为横轴表示本发明的第1实施例的半导体器件的NMOS 晶体管和PMOS晶体管的载流子的移动速度的曲线图。
图3是在SOI基板上配置半导体器件的图。图3(a)是在SOI基板上配 置用现有技术制造出的半导体器件的图。图3(b)是在SOI基板上配置本发 明的第1实施例的半导体器件的图。
图4是用常规的C-MOS电路和本发明的第1实施例的C-MOS电路分别构 成模拟开关的情形下的、表示偏置(offset)噪声的改善的曲线图。
图5(a)、图5(b)、图5(c)是分别示意性地表示本发明的第2、第3 及第4实施例的主要部分的剖面图。
图6(a)、图6(b)、图6(c)、图6(d)是用于说明在本发明的实施例 2及3中使用的积聚型n-MOS晶体管的工作原理的图。
图7(a)、图7(b)是用于说明在本发明的实施例2及3中使用的积聚 型n-MOS晶体管的各自的耗尽状态和积聚状态的图，各图中示出n-MOS晶体 管结构和能带结构。
图8是表示本发明的积聚型晶体管的1/f噪声的曲线图。
图9(a)是表示在本发明中使用的积聚型n-MOS为常关闭状态的情况下 的栅极长度和SOI层膜厚之间的关系的曲线图，参数为栅电极的功函数及EOT (相同氧化膜厚度，equivalent oxide film thickness)。图9(b)表示栅 电极材料的功函数为5.2eV和6.0eV时的能带曲线图。
图10是表示本发明的实施例的积聚型晶体管的耗尽层厚度和基板杂质 浓度关系的曲线图。
图11是表示本发明的accumulation型晶体管及常规晶体管的漏电压- 漏电流特性的曲线图。
图12(a)及(b)分别是现有例的半导体器件的剖面图及平面图。
图13是表示关于本发明的通过热氧化形成栅绝缘膜时和通过自由基氧 化形成栅绝缘膜时的沟道方位的S因子的曲线图。
图14是涉及本发明的、(a)表示积聚模式的三维p沟道MOS晶体管的设 计结构的立体图，(b)表示其方位。
优选实施方公式
下面，参照附图，说明本发明的半导体器件。
实施例1
参照图1，说明本发明的实施例1相关的半导体器件。图1(a)是表示 本发明的实施例1相关的半导体器件的概括斜视图，分别在图1(b)中示出 了沿图1(a)中的A-A′线的剖面图，及在图1(c)中示出了沿图1(a)中 的B-B′线的剖面图。
图1所示的实施例1，由具有均衡的电流驱动能力、具备三维结构的n 沟道·晶体管(NMOS晶体管)和p沟道·晶体管(PMOS晶体管)构成。此外， 图示出的n沟道·晶体管和p沟道晶体管的特征在于，是具有完全相同的设 计结构(形状·尺寸)的SOI型三维结构CMOS晶体管，栅极长度为45nm以 下。
图1(a)示出了在同一基板上形成并联连接的4个n沟道·晶体管和并 联连接的4个p沟道·晶体管的例子。
如图1(b)、(c)所示，制备在硅支持基板12上用200nm厚的埋置氧化 膜13分离的、具有规定的厚度的(100)面方位的无掺杂硅的SOI(绝缘体 上硅，Sillicon on Insulator)层14-n、14-p的基板。
在此，SOI层14-n及14-p的表面优选沟道的长方向为<110>方向。这是 因为(110)面中的空穴的迁移所引起的饱和电流量在<110>方向将会变为最 大。另一方面，有必要考虑(100)面中的电子的迁移所引起的饱和电流量对 结晶方向依赖性小。
对SOI层中、形成n沟道·晶体管的区域14-n及形成p沟道·晶体管的 区域14-p之外的区域，通过蚀刻加以去除，其结果，在氧化膜13上分离·形 成各区域14-n、14-p(参照图1(c))。被分离的各区域的侧面为(110)面。
为了恢复由通过蚀刻工序形成的、因形成n沟道·晶体管的区域14-n及 形成p沟道·晶体管的区域14-p的蚀刻工序而产生的侧面凹凸，以及使由蚀 刻工序产生的、形成n沟道·晶体管的区域14-n及形成p沟道·晶体管的区 域14-p的角变圆滑，优选在800℃以上的氢气氛中进行退火。
在图示的例子中，SOI层作为i层在双方的区域可以是共通的，作为p 型，此后可以将形成p沟道·晶体管的区域14-p转换为n型。此时，进行阈 值调整用的杂质注入，也可以进行基板浓度调整。例如，100nm时代时为4 ×1018cm-3。
如图1(b)所示，退火工序后进行清洗，接着利用微波激励的等离子体 装置进行氧化处理，在n沟道·晶体管区域14-n的沟道区的上面和侧面，及 p沟道·晶体管区域14-p的沟道区上面和侧面形成膜厚1.6nm的SiO2栅绝缘 膜15。此时，可以形成用于获得所希望的电容量的膜厚。此外，栅绝缘膜15 也可以使用Si3N4、HfOx、ZrOx、La2O3等金属氧化物、PrxSiyNz等的金属氮化物 等高介电常数材料。
此后，是用公知的低压CVD法形成无掺杂的多晶硅，按所希望的栅极长 度、栅极宽度进行蚀刻，形成栅电极16。
接着，在形成NMOS晶体管的区域14-n中成为源·漏区的区域17中离子 注入4×1015cm-2的砷，在形成PMOS晶体管的区域的源·漏区18中离子注入4 ×1015cm-2的硼。此时，在自匹配地通过公知的低压CVD法形成的无掺杂的多 晶硅16中，当为NMOS晶体管时注入4×1015cm-2砷的离子，当为PMOS晶体管 时注入4×1015cm-2硼的离子。此后进行活化。
此后，形成用于将NMOS晶体管区域的源·漏层17和NMOS晶体管区域 14-N的栅电极16，及PMOS晶体管区域的源·漏层18和PMOS晶体管区域14-p 的栅电极16分离的薄的分离膜25。例如能够用以下的方法形成薄的分离膜 25。采用公知的CVD法，堆积45nm以上的SiO2后，使用损害小的各向异性蚀 刻，去除分离膜25，由此形成薄的分离膜25。此时，为了得到所希望的耐热 性和电绝缘性，薄的分离膜25也可以使用Si3N4、SiON、SiO2和Si3N4的叠层 结构。
此后，为了形成硅化物层26，采用损害小的溅射法来堆积镍。此时，为 了在后面的退火工序中使NMOS晶体管区域14-n上的多晶硅16和PMOS晶体 管区域14-p上的多晶硅16完全地硅化物化，相比于NMOS晶体管区域14-n 上的多晶硅16和PMOS晶体管区域14-p上的多晶硅16更厚地堆积镍。此时 为了得到所希望的电阻，作为用于形成硅化物层26的金属，也可以使用钛、 钴、钽。
此后，在500℃以上实施退火处理形成硅化物层26。此后，通过公知的 酸类Wet(湿法)工艺去除在形成硅化物层26后未反应完的镍。镍和薄的分 离膜25，由于即便在500℃以上实施退火也不会引起界面反应，且在薄的分 离膜25上未形成硅化物，所以通过实施公知的酸类Wet工艺，就能够自匹配 地分离NMOS晶体管区域的源·漏层17和NMOS晶体管区域14-n的栅电极16， 及PMOS晶体管区域的源·漏层18和PMOS晶体管区域14-p的栅电极16。
并且，利用CVD形成SiO2膜，如图1(c)所示，形成栅极布线19、输出 布线20、电源布线21及电源布线22作为布线层，由此，就能在同一基板上 形成反型(即inversion-mode)PMOS晶体管100p和反型(即inversion-mode) NMOS晶体管100n。
在此，使n沟道·晶体管区域14-n的沟道区上面及侧面的总面积和p沟 道·晶体管区域14-p的沟道区上面及侧面的总面积相等，并且使两晶体管的 工作速度相等。在此，将各n沟道·晶体管及p沟道·晶体管的沟道区的上 面称为第1区域，并且将各晶体管的沟道区侧面称为第2区域。
具体地说明，使两晶体管100p、100n的沟道区的长度(即源、漏间的距 离)L相等，设n沟道·晶体管区域14-n的沟道区上面的宽度(与长度方向 交差的方向的距离)为Wn、侧面的高度为Hn。另一方面，设p沟道·晶体管 区域14-p的沟道区上面的宽度为Wp、侧面的高度为Hp。
在此，必须使n沟道·晶体管区域14-n的上面的宽度Wn和p沟道·晶 体管区域14-p的上面的宽度Wp始终成为两晶体管100p、100n的沟道区的长 度L的1.5分之1以下。
在此，必须使n沟道·晶体管区域14-n的上面的宽度Wn和p沟道·晶 体管区域14-p的上面的宽度Wp始终成为两晶体管100p、100n的沟道区的长 度L的1.5分之1以下的理由是，为了利用量子效应使两晶体管100p、100n 中的载流子的有效质量减轻最多，以及为了抑制短沟道效应引起的漏电流。
因此，通过使两晶体管100p、100n的沟道区的长度L为规定的值，来 唯一地将n沟道·晶体管区域14-n的上面的宽度Wn和p沟道·晶体管区域 14-p的上面的宽度Wp的值设定成规定的值。
考虑上述这几点，求得用于使n沟道·晶体管区域14-n的沟道区上面及 侧面的总面积与p沟道·晶体管区域14-p的沟道区上面及侧面的总面积的面 积相等，并且使两晶体管的工作速度相等的条件。
首先，设n沟道·晶体管区域14-n的侧面的高度为Hn，p沟道·晶体管 区域14-p的沟道区侧面的高度为Hp，为了能够使NMOS晶体管的实际有效电 子质量mee和PMOS晶体管的实际有效空穴质量mhe相等，在n沟道·晶体管 区域14-n的侧面的高度为Hn时，只要使p沟道·晶体管区域14-p的沟道区 侧面的高度Hp成为规定的值即可。
在此，NMOS晶体管的实际有效电子质量mee和PMOS晶体管的实际有效 空穴质量mhe能够用下公式(1)及(2)表示。
mee＝(me1-1×We/(2×He+We)
     +2×me2-1×He/(2×He+We))-1    (1)
mhe＝(mh1-1×Wh/(2×Hh+Wh)
+2×mh2-1×Hh/(2×Hh+Wh))-1    (2)
在公式(1)中，me1是n沟道·晶体管区域14-n的沟道区上面的电子 的有效质量，me2是n沟道·晶体管区域14-n的沟道区侧面的电子的有效质 量。
此外，在公式(2)中，mh1是p沟道·晶体管区域14-p的沟道区上面 的空穴的有效质量，mh2是p沟道·晶体管区域14-p的沟道区侧面的空穴的 有效质量。
公式(1)(2)中的me1、me2及mh1、mh2是物理常数，是不变的值。
通过使NMOS晶体管的实际有效电子质量mee和PMOS晶体管的实际有效 空穴质量mhe相等，当两晶体管100p、100n的沟道区的长度L为45nm以下 的情况下，就使得在两晶体管100p、100n的沟道区移动的空穴和电子的速度 一致。这是因为两晶体管100p、100n的沟道区的长度L为45nm以下时主要 基于Quasi-Ballistic效应的传导机理(参考文献1)。
参考文献1G.Gildenblat，J.Appl.Phys.，Vol.91，pp.9883-9886，2002.
利用基于Quasi-Ballistic效应的传导机理，空穴和电子在两晶体管 100p、100n的沟道区域中移动的速度VQB就能够利用公式(3)来进行计算：
VQB＝2×kB×T/π/M    (3)
公式(3)中的kB为玻耳兹曼常数，T为绝对温度、M为移动载流子的实 际有效质量。就是说，在本实施例1中，为NMOS晶体管的实际有效电子质量 mee或PMOS晶体管的实际有效空穴质量mhe。
根据作为欧姆定律的公式(4)的关系，两晶体管100p、100n的沟道区 的长度L为45nm以下，如果使NMOS晶体管的电子的沟道区移动速度和PMOS 晶体管的空穴的沟道区移动速度一致的话，则每单位面积的导电率即两晶体 管100p、100n的互导一致。也就是说，通过使NMOS晶体管的实际有效电子 质量mee和PMOS晶体管的实际有效空穴质量mhe一致，就能够使两晶体管 100n、100p的互导一致、使沟道面积及栅极面积相同、使两晶体管的电流驱 动能力、进而使工作速度几乎相同，能够得到全平衡CMOS。
σ＝q×N×V    (4)
在公式(4)中，q为电子的电荷量，N为电荷密度，V为电荷的移动速 度。晶体管的情形，N为反转层下的电荷密度，V在NMOS晶体管时为电子的 移动速度，在PMOS晶体管时为空穴的移动速度。
在这样的条件下，在图1所示的实施例1中，例如设Wn和Wp为20nm， Hn和Hp为60nm。再有，在图示的实施例1中，设两晶体管沟道长L都为32nm。
图2示出了栅极长度从5000nm变为60nm时的NMOS晶体管的电子的沟道 区移动速度和PMOS晶体管的空穴的沟道区移动速度。当沟道区的长度为45nm 以下时，由于上述Quasi-Ballistic效应使NMOS晶体管的电子的沟道区移动 速度和PMOS晶体管的空穴的沟道区移动速度一致，能够得到全平衡CMOS晶 体管。
图3(a)及(b)分别是用图12现有例及本发明相关的全平衡CMOS构 成3级反相器栅极，按照分别将第1级的输出连接到第2级的输入，将第2 级的输出连接到第3级的输入的方式，实际中在SOI基板上进行配置的情形 的例子。能够使将图3(b)所示的全平衡CMOS配置在SOI基板上时所需的 需要面积，成为将图12的现有例配置在SOI基板上时所需的需要面积的一半， 成为能够高速化一个等级。
在本发明的实施例1相关的半导体器件中，进一步地，通过使p、n两晶 体管的栅极的尺寸·面积相同，就使得两晶体管的栅电容及寄生电容相同， 如图4所示，能够降低由这些晶体管构成的模拟开关的偏置噪声15dB。在此， 图1(c)所示的实施例1中，PMOS晶体管及NMOS晶体管两者都使用反型 (inversion type)的晶体管。
其它实施例
图5(a)、(b)及(c)分别为第2、第3及第4实施例，是与第1实施 例中的图1(c)相当的方向的剖面图。
图5(a)是n沟道·晶体管(即NMOS晶体管)101n及p沟道·晶体管 (即PMOS晶体管)101p都为积聚型(accumulation type)的例子。
图5(b)是n沟道·晶体管(即NMOS晶体管)102n为accumulation型、 p沟道·晶体管(PMOS晶体管)102p为inversion型的例子。图5(b)的结 构由于由同一种导电类型的well(n阱)和同一种导电类型(p+型)的栅电 极形成，所以具有工艺简单的优点，此外通过使用Accumulation模式的n沟 道·晶体管就能够降低CMOS整体的1/f噪声。
而且，图5(c)是n沟道·晶体管(即NMOS晶体管)103n为inversion 型、p沟道·晶体管(PMOS晶体管)103p为accumulation型的例子。此例 的结构由于由同一种导电类型的阱well(p阱)和同一种导电类型(n+型) 的栅电极形成，所以具有工艺简单的优点，此外由于仅使用n+型的多晶硅栅 电极，所以能够防止因薄膜化引起的硼的扩散(由于硼容易向栅氧化膜中扩 散，因此产生载流子的界面迁移率劣化这样的现象)。如后所述，由于使用 Accumulation型晶体管，所以相比于inversion型，具有电流驱动能力变大 (图11)这样的优点。
在此，参照图5至图11，以图5(a)、(b)的n沟道·晶体管(NMOS晶 体管)101n、102n为例，说明本发明的accumulation型晶体管。
图6(a)～(d)中示出了accumulation型n沟道·晶体管(NMOS晶体 管)的工作原理。首先，如图6(a)所示，栅电压Vg为零的情况下，耗尽 层(depletion-layer)扩展到整个SOI层。如图6(b)所示，施加栅电压 Vg时，耗尽层就会后退到沟道上面，流出体电流Ibulk。接着，一旦增加栅 电压，就如图6(c)及(d)所示，也流出积聚电流Iacc。
使用图7(a)及(b)说明此现象，采取SOI结构，如果使因栅电极和 SOI层的功函数差而产生的耗尽层宽度比SOI层的厚度大的话，就能利用图7 (a)所示的accumulation结构形成常关闭型(normally off type)的MOS 晶体管。在此，在图示这样的n沟道·晶体管中，在栅电极中使用p+多晶硅 (功函数5.2eV)，在p沟道·晶体管中，在栅电极中使用n+多晶硅(功函数 4.1eV)，由此就能够产生与SOI层的功函数差。
如图11所示，通过在硅的(110)面上形成accumulation结构的n沟道·晶 体管，就能够实现与在硅(100)面上构成的常规的n沟道·晶体管相比相同 的电流驱动能力。此外，通过在硅的(110)面上形成accumulation结构的 p沟道·晶体管，就能够实现与在硅(100)面上形成的p沟道·晶体管相比 2.5倍的电流驱动能力。
此外，如图8所示，在accumulation模式中，还降低了1/f噪声。
本发明的accumulation型器件，不是通过pn结势垒来实现常关闭状态 的，如果使栅电极和SOI层的功函数差、SOI层的厚度、漏电压、源·漏间 距离最佳化，如图7(a)所示，当栅电压为0v时在源·漏间存在耗尽层并 形成势垒的话，就会成为常关闭状态。
如图7(b)所示，由于导通时在积聚层中形成沟道，所以与通常的形成 反转层的inversion型的MOS晶体管相比，沟道区的垂直电场变小，因此能 够提高有效迁移率。由此，即便SOI层的杂质浓度变高，也不会发生迁移率 的劣化。并且，由于导通时不仅积聚层中而且整个SOI层(体积部)中都流 过电流，所以SOI层的杂质浓度越高就越能提高电流驱动能力。
在常规的MOS晶体管中，随着微细化，当沟道区的杂质浓度升高时，沟 道迁移率就会劣化，相比于此，本发明的accumulation型器件非常有利于微 细化。为了尽可能地增大电流驱动能力，对于微细化具有耐击穿性地实现常 关闭状态，优选在accumulation型n沟道·晶体管中使用功函数尽可能大的 栅电极，在accumulation型p沟道·晶体管中使用功函数尽可能小的栅电极。
本发明的accumulation型器件，像这样通过增大栅电极材料和SOI层的 功函数差在SOI层形成耗尽层，以使施加在漏电极上的电压引起的沟道方向 的电场不影响源极端，而具有耐击穿性。虽然SOI层的厚度越厚电流驱动能 力越大，但因功函数差而产生的来自栅极的电场直到SOI层的下端(底面) 也很难造成影响。因此，增大功函数差是本发明的accumulation型器件中最 重要的要件。
图9(a)中示出了在accumulation型n沟道·晶体管中，使用栅电极 的功函数为5.2eV和6.0eV时的所允许的(成为常关闭状态)SOI层的厚度。 示出了栅绝缘膜EOT为0.5nm和1.0nm的情形。当功函数变大时，要成为常 关闭状态所允许的各微细化时代(栅极长度)的SOI层的厚度就会变厚，在 22nm时代，在5.2eV和6.0eV下为约2倍的厚度。
图9(b)中示出了使用功函数5.2eV和6.0eV的栅电极时的能带图(绝 缘膜厚1nm)。如此图所示，当功函数变大时可使SOI层变厚，增大电流驱动 能力。
图10中示出了耗尽层厚度和基板杂质浓度的相关图。参照此图，在本发 明的accumulation型n沟道·晶体管102n、103n中，用P+多晶硅形成栅电 极时，由于其功函数约为5.15eV，基板的1017cm-3的n型硅层14n的功函数约 为4.25eV，所以产生约0.9eV的功函数差。由于此时的耗尽层厚度约为90nm 左右，所以即使Hn、Hp为60nm，Wn和Wp为20nm，也完全耗尽。在此，基 板杂质浓度和SOI膜厚是能够在SOI膜厚比耗尽层厚度薄的范围内选择的。 此外，如果考虑功函数差，完全耗尽SOI层的话，则栅电极材料可以不使用 非多晶硅，而使用W、Pt、Ni、Ge、Ru及其硅化物。
在本发明的CMOS结构中，作为SOI层，优选在距(100)面±10°以内 倾斜的这样的面方位，在accumulation型晶体管中，构成使SOI层的厚度比 因栅电极和SOI层的功函数差而导致的耗尽层的厚度更薄的结构。通过这些 结构，使电流驱动能力提高，使NMOS晶体管和PMOS晶体管平衡具有大致相 同的电流驱动能力。此外，通过在相同的半导体基板上构成NMOS晶体管和 PMOS晶体管，就还具有所谓能够减少绝缘分离的面积的优点。像这样，通过 使NMOS晶体管和PMOS平衡而使它们具有同一电流驱动能力，就得到能够提 高集成度的半导体器件。
在上述的图5～图11的说明中，说明了在SOI层中形成的accumulation 型晶体管，如图1所示，np双方的晶体管都是accumulation型晶体管的情 况下，就不必在SOI层中形成，可以直接形成在硅基板上。即，既可以蚀刻 硅基板表面形成两个晶体管层，也可以在硅基板上形成所希望的半导体层， 蚀刻此半导体层，来形成两晶体管层。
此外，在实施例中，说明了各晶体管区域的表面为(100)面，侧面为(110) 的情形，但本发明不限于此，表面可以为距(100)面±10°以内的面，侧面 可以为距(110)面±10°以内的面，在表面为(110)面或距(110)面±10 °以内的面，侧面为(100)面或距(100)面±10°以内的面的情况下，也 同样能够适用。此情况下，各晶体管区域的宽度变大，平面面积变大。
使用图13及图14说明优选使用基于微波激励的高密度等离子体装置， 通过自由基氧化、自由基氮化、或自由基氮氧化形成本发明的半导体器件的 栅绝缘膜的情形。图13是表示通过热氧化形成栅绝缘膜时和通过自由基氧化 形成栅绝缘膜时的沟道方位的S因子的曲线图。作为装置使用10个图14(a) 所示的accumulation模式的三维p沟道M0S晶体管，进行测量。沟道区的表 面是(100)面，其方位为<110>方位。沟道区的规格如图13中所记载。当沟 道区的表面的结晶面为(100)面、其结晶方位为<110>方向时，在沟道区的 侧面呈现出与此相同的结晶面，因此此情况下的沟道区侧面的结晶面为(110) 面。如图14(b)所示，当沟道表面的方位自<110>方向k旋转45°时，方位 变为<100>方向。如此，在图13中示出进行180°旋转时的、每15°的S因 子。所谓S因子，是表示用于使漏电流成为10倍所需的栅电压的因子，虽然 越小越好，但理论值为60mV/dec。如图13所示可知，在采用热氧化(900℃ dry气氛)形成栅绝缘膜时，为80～100mV/dec，是理论值的1.3倍～1.7倍， 并且，虽然结晶面的方位引起的偏差也变大，但在自由基氧化(通过Kr和氧 的等离子体以400℃氧化)中，为64～69mV/dec，只是理论值的1.06～1.15 倍，与现有的热氧化膜相比，有绝对的优势。在通过自由基氮化及自由基氮 氧化形成栅绝缘膜的情况下也确认出相同的效果。
工业上的可利用性
以上根据实施例具体说明了本发明，但本发明不限于上述实施例，毫无 疑问，在不脱离本发明宗旨的范围内能够进行各种变更。例如，本发明作为 反相电路不仅能够适用于逻辑电路，还能够适用于其它的电子电路。
专利文献1：特开2003-115587号公报
专利文献2：特开平07-086422号公报