技术领域
[0001] 本
发明一般涉及存储器访问系统，具体涉及去耦存储器访问系统和方法。
背景技术
[0002] 存储器访问系统，诸如处理器核心内的嵌入式存储器系统，例如ARM，允许处理器从存储器读出数据和将数据写入存储器。核心处理器的读访问时间包括从存储器读出数据的时间、将读出数据
锁存到目标寄存器的短建立时间和与将从存储器读出的数据传送给目标寄存器关联的传播延迟时间。写访问时间包括核心处理器将数据写入存储器的时间和将所写入数据从处理器传送给存储器的传播时间。通常，从给定存储器读出数据比将数据写入存储器需要更多的时间，从而导致读访问决定了系统的最高操作
频率。
[0003] 传统的存储器访问系统通常限于每个周期一个操作，例如一个读操作或一个写操作，要求操作在系统时钟的单个周期内完成。这些系统依赖于在相同的相对启动时间(耦合)，例如系统时钟的上升沿，启动读、写操作。在这样的设计中，读访问时间限定了最小时钟周期。结果是读访问时间被限制为单个系统时钟周期，这限制了所使用存储器的大小和访问时间，或者系统时钟速度。这通常需要将存储器划分成一些较小而速度较快的存储
块(例如，不太密的存储器)。
[0004] 现有的存储器访问系统和方法试图用几种方式解决与读访问时间较长关联的问题。一种是简单地允许读访问用两个时钟周期完成。这使系统时钟可以运行得较快，但是会严重地损害处理器的吞吐量。
[0005] 其他传统的存储器访问系统从写周期中将时间借给读操作用。通常最为临界的情况是背对背的读然后写操作。在这种设计中，将延迟写操作延迟到读操作完成后，这通常称为“延迟写入”设计。由于系统使用单个系统时钟，而且背对背的操作必须在两个周期内完成，因此写延迟必须从单个系统时钟得出。传统的系统的另一个缺点是由于读访问实际上延伸到下一个周期，在存储器下游需要对读出数据进行特殊处理。结果是或者在时钟的启动访问的沿的相对沿锁存数据(可能影响吞吐量)，或者对传递数据进行流
水线操作，这给这种存储器和处理机设计增添了等待时间和复杂性。
[0006] 通常，对于传统的存储器访问系统共同的是单个系统时钟、含有是读还是写数据的信息的控制
信号和
指定在相应的读或写操作期间要读或写的确切地址的有效地址值。存储器读、写操作通常以与传递控制和地址信息关联的同样的系统时钟沿启动或以从这个系统时钟沿得出的定时启动。这阻止在系统时钟前启动读操作，因为必要的信息当时还不是都可得到的。然而，有些处理器(例如，ARM)使该信息在启动系统时钟沿到达前可得到。
发明内容
[0007] 因此本发明的一个目的是提供一种得到改善的去耦存储器访问系统和方法。
[0008] 本发明的另一个目的是提供可以利用较密的存储器的这样一种存储器访问系统和方法。
[0009] 本发明的又一个目的是提供可以利用较慢的存储器的这样一种存储器访问系统和方法。
[0010] 本发明的又一个目的是提供不需要将存储器划分成较小的块的这样一种存储器访问系统和方法。
[0011] 本发明的又一个目的是提供实际上几乎不增大
电路区域的这样一种存储器访问系统和方法。
[0012] 本发明的又一个目的是提供可以优化性能的这样一种存储器访问系统和方法，这是通过为读和写操作提供独立的去耦时间基准以细调读操作和写操作的启动时间从而增加允许用于读访问的时间来实现的。
[0013] 本发明的又一个目的是提供根据独立的时间基准读操作可以在写操作前开始的这样一种存储器访问系统和方法。
[0014] 本发明的又一个目的是提供不需要在同样的时间启动读、写操作的这样一种存储器访问系统和方法。
[0015] 本发明的又一个目的是提供增加读访问的允许时间的这样一种存储器访问系统和方法。
[0016] 本发明的又一个目的是提供通过使用去耦时间基准使写操作相对读操作延迟的这样一种存储器访问系统和方法。
[0017] 本发明基于认识到可以通过下列措施实现真正创新的去耦存储器访问系统和方法：提供独立的去耦第一和第二时间基准；响应第一时间基准和读启动信号产生访问存储器的读允许信号；以及响应第二时间基准产生与读允许信号独立的写允许信号，以对存储器阵列进行独立的去耦读写访问。
[0018] 本发明的特征表现为一种包括被配置成产生第一和第二独立的去耦时间基准的存储器访问控制电路的去耦存储器访问系统。存储器访问控制电路包括：响应第一时间基准和读信号产生读允许信号的读
启动电路；以及响应第二时间基准和写信号产生与读允许信号独立的用来对存储器阵列进行独立的去耦写访问的写允许信号的写启动电路。
[0019] 在一个
实施例中，存储器访问控制电路可以响应
控制信号和有效地址值。控制信号可以包括读信号和写信号。有效地址值可以指定数据的要从存储器阵列读出的
位置和数据的要写入存储器阵列的位置。存储器访问控制电路可以包括响应控制信号、有效地址值和第一时间基准的检测电路。检测电路可以被配置成从控制信号中检测读信号和写信号。检测电路可以包括被配置成检测和捕获有效地址值的地址锁存电路。检测电路可以包括被配置成检测和捕获控制信号中的至少一个控制信号的控制锁存电路。系统可以包括响应读允许信号、写允许信号和有效地址值的核心电路。核心电路可以被配置成响应写允许信号独立地将所提供的数据写入存储器阵列和响应读允许信号独立地从存储器阵列读出所存储的数据。核心电路可以包括独立地将所提供的数据写入存储器阵列和独立地从存储器阵列读出所存储的数据的读/写电路。读/写电路可以包括被配置成存储读出数据的锁存缓存器。读/写电路可以将存储在锁存缓存器内的数据转发给目标寄存器。第一时间基准可以根据早
时钟信号产生。第二时间基准可以根据系统时钟信号产生。早时钟信号的过渡段可以使读启动电路能产生读允许信号。早时钟信号的第一上升沿可以使读启动电路能产生读允许信号。系统时钟信号的过渡段可以使写启动电路产生写允许信号。系统时钟的第一上升沿可以使写启动电路产生写允许信号。第一时间基准和第二时间基准可以根据系统时钟信号产生。系统时钟信号的第一过渡段可以使读启动电路能产生读允许信号。系统时钟的第一下降沿可以使读启动电路能产生读允许信号。系统时钟信号的第二过渡段可以使读启动电路能产生读允许信号。系统时钟的第一上升沿可以使读启动电路产生读允许信号。第一时间基准可以根据早时钟信号产生，而第二时间基准可以由响应早时钟信号的写延迟电路产生。写延迟电路可以被配置成将早时钟信号延迟一段预定时间，以使写启动电路产生写允许信号延迟预定时间。第一时间基准可以由响应系统时钟信号的读延迟电路产生。读延迟电路可以被配置成将系统时钟信号延迟一段预定时间，以使读启动电路产生读允许信号延迟预定时间。第二时间基准可以由接到系统时钟上的写延迟电路产生。写延迟电路可以被配置成将系统时钟信号延迟一段预定时间，以使写启动电路产生写允许信号延迟。写启动电路可以包括在接收到写信号和第二时间基准时将写启动电路产生的写允许信号传送给核心电路的选通电路。读启动电路可以包括在接收到读信号和第一时间基准时将读启动电路产生的读允许信号传送给核心电路的选通电路。
[0020] 本发明的特征还表现为一种响应具有预定时钟周期的时钟信号、用来确定比时钟周期长的扩展存储器访问时间的存储器访问控制电路。这种存储器访问控制电路包括：响应存储器访问控制电路、在存储器访问时间内但在限定存储器访问的时钟周期前开始存储器读允许信号的读启动电路；以及响应存储器访问控制电路、在存储器访问时间内读允许信号后开始存储器写允许信号的写启动电路。
[0021] 本发明的特征还表现为一种包括下列步骤的去耦读、写存储器访问方法：提供第一和第二时间基准信号；响应第一时间基准和读信号产生用来访问存储器阵列的读允许信号；以及响应第二时间基准和写信号产生与读允许信号独立的写允许信号，以对存储器阵列进行独立的去耦写访问。
附图说明
[0022] 熟悉该技术的人员从以下对优选实施例的说明和附图中可以看到本发明的其他目的、特征和优点，在这些附图中：
[0023] 图1为现有的存储器访问系统的时序图；
[0024] 图2为示出本发明的去耦存储器访问系统的一个实施例的主要组件的示意
框图；
[0025] 图3为图2中所示的核心电路的更详细示意框图；
[0026] 图4为图2中所示的存储器访问控制电路的更详细示意框图；
[0027] 图5为图2中所示的去耦存储器访问系统的时序图；
[0028] 图6为本发明的去耦存储器访问系统的另一个实施例的示意框图；
[0029] 图7为图6所示的去耦存储器访问系统的时序图；
[0030] 图8为本发明的去耦存储器访问系统的又一个实例的示意框图；
[0031] 图9为图8所示的去耦存储器访问系统的时序图；
[0032] 图10为本发明的去耦存储器访问系统的又另一个实例的示意框图；
[0033] 图11为图10所示的去耦存储器访问系统的时序图；以及
[0034] 图12为示出本发明的去耦读、写访问方法的主要步骤的框图。
具体实施方式
[0035] 除了以下所公开的优选实施例以外，本发明还有其他一些实施例，而且可以以多种方式实施或实现。因此，可以理解，本发明的应用并不局限于在下面的说明中所提出的或在附图中所例示的组件的结构和配置的具体情况。
[0036] 如在背景技术部分中所讨论的那样，
现有技术的存储器访问系统依赖于读、写操作通过使用单个系统时钟的同样的过渡段在相对相同的时间启动。例如，图1示出了典型的现有技术的存储器访问系统的时序图，其中在34所示的有效地址值和控制信息可用后，系统时钟信号12的第一上升沿10允许16所示的启动读、写信号。箭头20所示的读访问时间为从16所示的读信号启动到18所示的由读地址所指向的数据值完全传出存储器的时间。写操作在也是16所示的写信号产生和上升沿23所示的写允许信号22产生(在26所示的有效提供的数据可用后)后开始，而在写允许信号22的下降沿24之前完成。此外，虽然有效地址和控制信息可用，如34所示，但该信息直到半个周期多之后例如系统时钟信号12的上升沿10才被使用。
[0037] 这种现有技术的存储器访问系统的存储周期被限制为箭头32所示的系统时钟信号12的单个周期。因此，读、写操作都必须在系统时钟信号12的下一个上升沿35前完成。将读操作和写操作的相对启动时间与单个系统时钟信号12的单个过渡段耦合限制了存储周期的最大长度，并防止读操作在写操作前开始。
[0038] 相反，如图2所示的本发明的去耦存储器访问系统50包括存储器访问控制电路52，它被配置成接收第一和第二独立的去耦时间基准，诸如在线58上的早时钟信号56和在线60上的系统时钟信号62。在这种设计中，读启动电路54响应例如早时钟信号56的第一时间基准和从在线74上的控制信号得出的读信号，并被配置成在线66上产生读允许信号
64。写启动电路58响应在线60上的系统时钟信号62和同样从在线74上的控制信号得出的写信号，并被配置成在线70上产生写允许信号69，以提供对存储器阵列68的独立的去耦写访问。
[0039] 通过为写操作和读操作使用分开的独立时间基准，例如早时钟信号56和系统时钟信号60，写操作与读操作完全独立并相互去耦，从而提供了使读操作可以很好地在写操作前启动的能
力，因此增加供读访问用的时间。由于增加了供读访问用的时间，系统50就能利用较密的存储器、较慢的存储器，或者等效地，可以不需要将存储器划分成一些较小的块。
[0040] 存储器访问控制电路52接收在线74上的控制信号，控制信号包括用来使读启动电路54能响应早时钟信号56产生读允许信号64的读信号和用来使写启动电路58能响应系统时钟信号62产生写允许信号69的写信号。存储器访问控制电路52还接收在线76上的指定要从存储器阵列68读出的确切地址和要写入存储器阵列68的确切地址的有效地址值。
[0041] 核心电路80响应在线66上的读允许信号64、在线70上的写允许信号69和在线78上的有效地址值，并被配置成响应写允许信号69独立地将在线82上所提供的数据写入存储器阵列68和响应读允许信号64独立地从存储器阵列68读出所存储的数据。核心电路80包括图3更详细示出的被配置成独立地在线88上将在线82上所提供的数据写入存储器阵列68和独立地在线90上从存储器阵列68读出所存储的数据的读/写电路86。在一个设计中，读/写电路86可以包括被配置成捕获在线90上的从存储器阵列68读出的数据的锁存缓存器92。锁存缓存器92保存该数据，并在98所示的与行程
时间线延迟关联的传播延迟时间后在线96上将数据转发给目标寄存器94，将值设置在目标寄存器90内。核心电路80还包括对在线76上的有效地址值和索引解码成存储器阵列68内的适当位置的地址
解码器电路98。
[0042] 图4示出了存储器访问控制电路52，其中相同的部分标了相同的标号。存储器访问控制电路52包括响应在线74上的控制信号、在线76上的有效地址值和在线58上的早时钟信号56的检测电路100。检测电路100包括被配置成检测和捕获在线76上的有效地址值和将所捕获的有效地址值在线78上输出给上面所讨论的解码器98的地址锁存电路110。控制锁存电路112检测和捕获在线74上的控制信号，并在线120上将读信号传送给读启动电路54和在线122上将写信号传送给写启动电路58。写启动电路58通常包括被配置成在线122上存在写信号和在线60上存在系统时钟信号62时在线70上将写允许信号69(由写启动电路58产生)传送给核心电路80的选通逻辑130(例如为一个AND(与)
门)。类似地，读启动电路54包括被配置成在线120上存在读信号和在线58上存在早时钟信号56时在线66上将读允许信号64(由读启动电路54产生)传送给核心电路80的选通逻辑132(例如为一个AND门)。
[0043] 图5示出了图2的去耦存储器访问系统的操作的示例时序图。在这个例子中，图5中的早时钟信号56的过渡段，诸如第一上升沿200，允许读启动电路54产生读允许信号
64，如上升沿204所示。系统时钟信号62的过渡段，诸如第一上升沿212，允许写启动电路
58产生写允许信号69，如上升沿216所示。系统时钟信号62的第一上升沿212定时成使得它在214所示的所提供的数据213成为有效后开始。早时钟56的第一上升沿200也定时成如218所示的有效地址和控制信息一可用它就开始。
[0044] 由于用分开的独立第一和第二时间基准，例如早时钟信号56和系统时钟信号62，来启动产生读允许信号64和写允许信号69(在读和写信号配合下)，读操作与写操作是去耦和独立的，从而允许读操作和写操作独立地开始。结果是增加了读访问时间，如箭头220所示。读操作在早时钟56的上升沿200处开始，而在230所示的所读出的数据完全传播出存储器时完成。如箭头220所示，增加了的读访问时间超过215所示的系统时钟周期延伸到早时钟信号56的第一上升沿200，因此提供了比系统时钟周期长的扩展存储器访问时间(如箭头220所示)。由于增加了读访问时间，因此就能使用较密的存储器、较慢的存储器，并且不需要将存储器划分成一些较小的块。此外，如上升沿204所示，读允许信号64的启动在218所示的地址和控制信息可用后不久就开始，而不是在上面所说明的现有技术存储器访问系统中所看到的那样要等到半个多周期以后。由于早的读启动可以隐藏传播延迟，因此系统50提供了较长的访问时间。
[0045] 虽然在以上设计中，早时钟信号56用来产生使读启动电路54能产生读允许信号64的第一独立时间基准，而系统时钟信号62用来产生使写启动电路58能产生写允许信号
69的第二独立时间基准，但这并不是对本发明的必要限制，因为早时钟信号56、系统时钟信号62或它们的任何组合的任何过渡段都可以用来产生第一和第二独立时间基准。
[0046] 例如，在同样的部分标了同样的标号的图6所示的去耦存储器访问系统50′中，用系统时钟信号62的不同过渡段产生第一和第二独立的去耦时间基准，以提供独立的对存储器阵列68的去耦读、写访问。在这个例子中，在线58上的系统时钟信号62的一个过渡段用来使读启动电路54能产生读允许信号64，而在线60上的系统时钟信号62的另一个过渡段用来使写启动电路58能产生写允许信号69。
[0047] 图7示出了图6的去耦存储器访问系统50′的操作的时序图。在这个例子中，图7中的系统时钟信号62的一个过渡段，诸如第一下降沿250，用来使读启动电路54能产生上升沿204所示的读允许信号64。系统时钟信号62的另一个过渡段，诸如第一上升沿252，用来使写启动电路58能产生216所示的写允许信号69。理想的是，系统时钟信号62的第一下降沿250被延迟成使得在读、写操作启动前218所示的有效地址值和控制信息可用。系统时钟信号62的第一上升沿252也定时成使得它在214所示的所提供的数据213成为有效后而在使写启动电路58能产生216所示的写允许信号69前开始。
[0048] 在同样的部分标了同样的标号的图8所示的去耦存储器访问系统50″中，用在线58上的早时钟信号56的一个过渡段使读启动电路54在线74上的控制信息包括读信号时能在线66上产生读允许信号64。系统50″还包括响应在线302上的早时钟信号56的写延迟电路300，它被配置成将在线60上的早时钟信号56延迟一段例如为2ns的预定时间和和在线60上提供经延迟的早时钟信号57，以使写启动电路58在线70上产生写允许信号
69延迟这段预定时间。在这个设计中，独立的去耦读操作依赖于早时钟信号56的一个过渡段，而独立的写操作依赖于经延迟的早时钟信号57的过渡段，如下面更详细说明的那样。
[0049] 图9示出了图8的去耦存储器访问系统50″的操作的时序图，图中同样的部分标了同样的标号。在这个例子中，早时钟信号56的一个过渡段，诸如第一上升沿200，用来使读启动电路54能产生如上升沿204所示的读允许信号64。经延迟的早时钟信号57的一个过渡段，诸如第一上升沿306，使写启动电路58能产生216所示的写允许信号69。在这个例子中，第一和第二独立的去耦时间基准根据早时钟信号56和经延迟的早时钟信号产生。
[0050] 同样的部分标了同样的标号的图10所示的去耦存储器访问系统50″′包括响应在线60上的系统时钟信号62的读延迟电路400，它被配置成将系统时钟信号60延迟一段例如0.5ns的预定时间和在线406上输出经延迟的系统时钟信号63，以使读启动电路54产生读允许信号64延迟这段预定时间。写延迟电路420响应在线406上的系统时钟信号62，并被配置成将系统时钟信号62延迟一段例如为2.5ns的预定时间和在线424上输出经延迟的系统时钟信号65，以使写启动电路58在线70上产生写允许信号69延迟这段预定时间。在这个例子中，由于使用两个分别延迟的系统时钟信号62的过渡段，读和写操作相互有效去耦和独立。
[0051] 图11示出了图10的去耦存储器访问系统50″′的操作的时序图，图中同样的部分标了同样的标号。在这个例子中，图11中409所示的经延迟的系统时钟信号63的一个过渡段，诸如第一下降沿430，用来使读启动电路54能产生上升沿204所示的读允许信号64。411所示的第二经延迟的系统时钟信号65的一个过渡段，诸如第一下降沿432，用来使写启动电路58能产生216所示的写允许信号69。
[0052] 虽然如图5、7、9和11所示，用系统时钟信号62、早时钟信号56、经延迟的系统时钟信号62和经延迟的早时钟信号56的各种过渡段来产生使读启动电路54能产生读允许信号64和使写启动电路58能产生写允许信号69的第一和第二时间基准，但这并不是对本发明的必要限制，因为可以用系统时钟信号62、早时钟信号56、经延迟的系统时钟信号62和经延迟的早时钟信号56的过渡段的任何组合来产生用来对存储器阵列68进行独立的去耦读、写访问的第一和第二时间基准，以有效地增加去耦存储器访问系统50的读访问时间，如果地址、控制和数据建立允许这样的话。
[0053] 图12所示的本发明的去耦读、写访问方法500包括：提供第一和第二时间基准的步骤502；响应第一时间基准和读信号产生访问存储器阵列的读允许信号的步骤504；以及响应第二时间基准和写信号产生与读允许信号独立的写允许信号以对存储器阵列进行独立的去耦写访问的步骤506。
[0054] 虽然在有些附图中示出而在其他一些附图中没有示出本发明的一些特定特征，但这只是为了方便起见，因为每个特征按照本发明都可以与任何或所有其他特征相结合。应宽泛和全面地理解在这里所使用的词“包含”、“包括”、“具有”和“有”，而不应将它们局限于任何物理互联。此外，在本
申请中所公开的任何实施例不应视为仅有的可行实施例。
[0055] 在以下
权利要求书所给出的范围之内的其他一些实施方式对于熟悉该技术的人员来说是可以想到的。
