技术领域
[0001] 本
发明有关于与非
门快闪式
存储器的一种页面缓冲器，特别有关于与非门快闪式存储器用以降低晶体管数目的页面缓冲器。
背景技术
[0002] 快闪式存储器通常区分为，或非门快闪式存储器以及与非门快闪式存储器。在或非门快闪式存储器中，存储器单元与位线并联连接，类似互补式金
氧半场效晶体管(CMOS)的或非门的并联的晶体管，因而称之为或非门快闪式存储器。或非门快闪式存储器的存储器单元可随机被存取，因此或非门快闪式存储器主要用于个人电脑的
基本输入输出系统(BIOS)、或专用集成
电路(ASIC)的韧体。另一方面，与非门快闪式存储器的存储器单元为
串联连接，因而使得与非门快闪式存储器的存储器单元的尺寸小于或非门快闪式存储器的存储器单元的尺寸。所以，与非门快闪式存储器主要用于储存装置，例如硬碟或记忆卡。
[0003] 除了每一存储器单元的控制闸极下有一浮动闸极之外，与非门快闪式存储器的每一存储器单元类似标准的
半导体场效应晶体管(MOSFET)，其中浮动闸极由一氧化层来隔绝。植入于浮动闸极的
电子会受困数年，因而调整存储器单元的临限
电压值。与非门快闪式存储器的传统的单阶储存单元(SLC)可具有一正常临限电压或一调整后临限电压，因此可提供与非门快闪式存储器两个状态(也就是，一位元)。目前，为了增加与非门快闪式存储器的存储器单元的整合性，因为具有多个临限电压值的多阶储存单元(MLC)提供与非门快闪式存储器多于一位元，因而广泛应用于与非门快闪式存储器中。
[0004] 然而在一与非门快闪式存储器中，高
密度的状态下页面缓冲器的大小并不重要，而在低密度的存储器(如64M位元、128M位元、256M位元或1G位元)中页面缓冲器的大小却显得重要。为了降低低密度与非门快闪式存储器的芯片面积，我们需要更有效率且具有更少的晶体管数目的页面缓冲器，来降低芯片面积。
发明内容
[0005] 本发明提供一种页面缓冲器，解决
现有技术中页面缓冲器具有过多的晶体管数量，导致芯片面积庞大的问题。
[0006] 有鉴于此，本发明提出一种页面缓冲器，适用于一与非门快闪式存储器阵列，包括一预先充电
开关、一第一开关、一读取开关、一写入开关、一闩
锁电路、一数据开关以及一致能开关。上述预先充电开关耦接于一供应
节点以及一位线之间，且由一预先充电
信号所控制，其中上述位线耦接至上述与非门快闪式存储器阵列之一所选择的存储器单元，且一供应电压提供至上述供应节点。上述第一开关耦接于上述位线以及一数据节点之间，且由一编程信号所控制。上述读取开关耦接于上述数据节点以及一输入/
输出节点之间，且由一读取信号所控制。上述写入开关耦接于一反相数据节点以及上述输入/输出节点之间，且由一写入信号所控制，其中上述数据节点以及上述反相数据节点互为反相。上述闩锁电路耦接于上述数据节点以及上述反相数据节点之间。上述数据开关耦接于上述反相数据节点以及一第一节点之间，且由上述位线所控制。上述致能开关，耦接于上述第一节点以及一接地端之间，且由一致能信号所控制。
[0007] 根据本发明的一
实施例，上述页面缓冲器操作于一读取操作，其中上述读取操作包括下列步骤：设定上述数据节点至一低逻辑电平以及上述反相数据节点至一高逻辑电平；利用由上述预先充
电信号所控制的上述预先充电开关，预先充电上述位线；以及通过上述输入/输出节点，感测上述所选择的存储器单元的数据而得到上述所选择的存储器单元储存的数据。
[0008] 根据本发明的一实施例，上述感测上述所选择的存储器单元的数据而得到上述所选择的存储器单元储存的数据的步骤还包括下列步骤：通过上述位线，感测上述所选择的存储器单元储存的数据，其中当上述所选择的存储器单元为一擦除单元时，对上述位线放电，当上述所选择的存储器单元为一编程单元时，将上述位线维持于上述供应电压；利用上述致能信号提供一脉冲至上述致能开关；以及利用反相数据节点感测上述位线的数据，其中当上述所选择的存储器单元为上述编程单元时，对上述反相数据节点放电，当上述所选择的存储器单元为上述擦除单元时，将反相数据节点维持于上述供应电压。
[0009] 根据本发明的另一实施例，上述页面缓冲器操作于一编程操作，其中上述编程操作包括以下步骤：设定上述数据节点至一高逻辑电平以及上述反相数据节点至一低逻辑电平；经由上述写入开关，发送一编程数据至上述反相数据节点；通过上述闩锁电路，设定上述数据节点为一反相编程数据，其中上述编程数据以及上述反相编程数据为反相；通过上述第一开关，自上述数据节点传送上述反相编程数据至上述位线；以及利用上述位线的上述反相编程数据，编程上述所选择的存储器单元。
[0010] 根据本发明的一实施例，当上述编程数据位于上述低逻辑电平时，上述所选择的存储器单元被编程为一擦除单元，当上述编程数据位于上述高逻辑电平时，上述所选择的存储器单元被编程为一编程单元。
[0011] 根据本发明的一实施例，上述第一开关为一传输门，其中上述传输门包括一P型晶体管以及一N型晶体管。上述P型晶体管耦接于上述位线以及上述数据节点，且由一反相编程信号所控制，其中上述反相编程信号以及上述编程信号为反相。上述N型晶体管，耦接于上述位线以及上述数据节点，且由上述编程信号所控制。
[0012] 根据本发明的一实施例，上述闩锁电路包括一第一
反相器以及一第二反相器。上述第一反相器，包括一第一P型晶体管以及一第一N晶体管。上述第一P型晶体管耦接于一第一电源节点以及上述反相数据节点，且由上述数据节点所控制。上述第一N晶体管耦接于上述反相数据节点以及一第一参考节点之间，且由上述数据节点所控制。上述第二反相器，包括一第二P型晶体管以及一第二N型晶体管。上述第二P型晶体管耦接于一第二电源节点以及上述数据节点之间，且由上述反相数据节点所控制。上述第二N型晶体管耦接于上述数据节点以及一第二参考节点之间，且由上述反相数据节点所控制。
[0013] 根据本发明的一实施例，上述页面缓冲器操作于一读取操作，上述读取操作包括以下步骤：将上述数据节点设定至一低逻辑电平以及将上述反相数据节点设定至一高逻辑电平；利用由上述预先充电信号所控制的预先充电开关，预先充电上述位线；以及通过上述输入/输出节点，感测上述所选择的存储器单元储存的数据而得到上述所选择的存储器单元储存的数据。
[0014] 根据本发明的一实施例，上述将上述数据节点设定至上述低逻辑电平以及将上述反相数据节点设定至上述高逻辑电平的步骤包括以下步骤：通过利用上述读取信号所导通的上述读取开关，自上述输入/输出节点传送一重置信号至上述数据节点，其中上述重置信号位于上述低逻辑电平；将上述第一电源节点以及上述第一参考节点
偏压至上述供应电压，且将上述第二电源节点以及上述第二参考节点偏压至上述低逻辑电平；通过上述第一反相器，将上述反相数据节点设定至上述高逻辑电平；将上述第一电源节点以及上述第二电源节点偏压至上述供应电压，且将上述第一参考节点以及上述第二参考节点偏压至上述低逻辑电平；以及不导通上述读取开关。
[0015] 根据本发明的一实施例，上述感测上述所选择的存储器单元储存的数据而得到上述所选择的存储器单元储存的数据的步骤还包括以下步骤：利用上述位线，感测上述所选择的存储器单元储存的数据，其中当上述所选择的存储器单元为一擦除单元时，对上述位线放电，当上述所选择的存储器单元为一编程单元时，将上述位线维持于上述供应电压；利用上述致能信号，提供一脉冲至上述致能开关；以及通过上述反相数据节点，感测上述位线的数据，其中当上述所选择的存储器单元为上述编程单元时，对上述反相数据节点放电，当上述所选择的存储器单元为上述擦除单元，将上述反相数据节点维持于上述供应电压。
[0016] 根据本发明的另一实施例，上述页面缓冲器操作于一编程操作，其中上述编程操作包括以下步骤：将上述数据节点设定至一高逻辑电平以及将上述反相数据节点设定至一低逻辑电平；通过上述写入开关，发送一编程数据至上述反相数据节点；利用上述闩锁电路，设定上述数据节点为一反相编程数据，其中上述编程数据以及上述反相编程数据互为反相；通过上述第一开关，自上述数据节点传送上述反相编程数据至上述位线；以及利用上述位线的上述反相编程数据编程上述所选择的存储器单元。
[0017] 根据本发明的一实施例，上述将上述数据节点设定至上述高逻辑电平以及将上述反相数据节点设定至上述低逻辑电平的步骤还包括以下步骤：通过由上述写入信号导通的上述写入开关，自输入/输出节点传送一设定数据至上述反相数据节点，其中上述设定数据位于上述低逻辑电平；将上述第二电源节点以及上述第二参考节点偏压至上述供应电压，且将上述第一电源节点以及上述第一参考节点偏压至上述低逻辑电平；通过上述第二反相器，将上述数据节点设定至上述高逻辑电平；将上述第一电源节点以及上述第二电源节点偏压至上述供应电压，且将上述第一参考节点以及上述第二参考节点偏压至上述低逻辑电平；以及不导通上述写入开关。
[0018] 根据本发明的一实施例，上述利用上述闩锁电路设定上述数据节点至上述反相编程数据的步骤还包括以下步骤：将上述第二电源节点以及上述第二参考节点偏压至上述供应电压，且将上述第一电源节点以及上述第一参考节点偏压至上述低逻辑电平；利用上述第二反相器以及上述编程数据，设定上述数据节点为上述反相编程数据；以及将上述第一电源节点以及上述第二电源节点偏压至上述供应电压，且将上述第一参考节点以及上述第二参考节点偏压至上述低逻辑电平。
[0019] 根据本发明的一实施例，当上述编程数据位于上述低逻辑电平时，上述所选择的存储器单元编程为一擦除单元，当上述编程数据位于上述高逻辑电平时，上述所选择的存储器单元编程为一编程单元。
[0020] 本发明提供一种页面缓冲器，页面缓冲器使用的晶体管数目少，有效降低了低密度与非门快闪式存储器的芯片面积。
附图说明
[0021] 图1显示根据本发明的一实施例所述的页面缓冲器的方
块图；
[0022] 图2显示根据本发明的一实施例所述的图1的页面缓冲器的电路图；
[0023] 图3显示根据本发明的一实施例所述的操作于读取操作时的页面缓冲器的
流程图；
[0024] 图4显示根据本发明的一实施例所述的操作于数据重置操作时的页面缓冲器的流程图；
[0025] 图5显示根据本发明的一实施例所述的操作于编程操作时的页面缓冲器的流程图；
[0026] 图6显示根据本发明的一实施例所述的操作于数据设定操作时的页面缓冲器的流程图；以及
[0027] 图7显示根据本发明的一实施例所述的图5的步骤S53的流程图。
[0028] 符号说明：
[0029] 100 页面缓冲器电路
[0030] 101 预先充电开关
[0031] 102 第一开关
[0032] 103 读取开关
[0033] 104 写入开关
[0034] 105、205 闩锁电路
[0035] 106 数据开关
[0036] 107 致能开关
[0037] 110、210 与非门快闪式存储器阵列
[0038] 201 预先充电P型晶体管
[0039] 202 传输门
[0040] 203 读取N型晶体管
[0041] 204 写入N型晶体管
[0042] 206 数据N型晶体管
[0043] 207 致能N型晶体管
[0044] 212 P型晶体管
[0045] 215 第一反相器
[0046] 222 N型晶体管
[0047] 225 第二反相器
[0048] 235 第一P型晶体管
[0049] 245 第一N型晶体管
[0050] 255 第二P型晶体管
[0051] 265 第二N型晶体管
[0052] PS1 第一电源节点
[0053] PR1 第一参考节点
[0054] PS2 第二电源节点
[0055] PR2 第二参考节点
[0056] PS 供应节点
[0057] SEN 致能信号
[0058] SPRE_CHG 预先充电信号
[0059] SPGM 编程信号
[0060] SPGMB 反相编程信号
[0061] SR 读取信号
[0062] SW 写入信号
[0063] NI/O 输入/输出节点
[0064] N1 第一节点
[0065] BL 位线
[0066] D 数据节点
[0067] DB 反相数据节点
[0068] S31～S37 步骤流程
[0069] S41～S45 步骤流程
[0070] S51～S55 步骤流程
[0071] S61～S65 步骤流程
[0072] S71～S73 步骤流程
具体实施方式
[0073] 为使本发明的上述目的、特征和优点能更明显易懂，下文特例举一较佳实施例，并配合所附附图，来做详细说明如下：
[0074] 以下将介绍根据本发明所述的较佳实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。
[0075] 图1显示根据本发明的一实施例所述的页面缓冲器的方块图。如图1所示，页面缓冲器电路100包括预先充电开关101、第一开关102、读取开关103、写入开关104、闩锁电路105、数据开关106以及致能开关107。预先充电开关101耦接于供应节点PS以及位线BL之间，其中供应电压VS提供至供应节点PS。
[0076] 预先充电节点101由预先充电信号SPRE_CHG所控制，而将位线BL预先充电至高逻辑电平。根据本发明的一实施例，位线BL被预先充电至供应电压VS(图中未标示)。此外，位线BL也耦接至与非门快闪式存储器阵列110，根据本发明的一实施例，当选择了与非门快闪式存储器阵列110的一存储器单元(并未显示于图1)时，位线BL耦接至所选择的存储器单元。
[0077] 第一开关102由编程信号SPGM所控制，而将数据节点D的数据传送至位线BL，读取开关103由读取信号SR所控制，而将数据节点D的数据发送至输入/输出节点NI/O，写入开关104由写入信号SW所控制，而将反相数据节点DB的数据传送至输入/输出节点NI/O，其中数据节点D的数据与反相数据节点DB的数据互为反相。根据本发明的一实施例，当数据节点D的数据位于高逻辑电平时，反相数据节点DB的数据为于低逻辑电平，反之亦然。
[0078] 闩锁电路105耦接于数据节点D以及反相数据节点DB之间，并且闩锁电路105用以维持数据节点D的数据以及反相数据节点DB的数据互为反相。数据开关106由位线BL控制而将反相数据节点DB耦接至第一节点N1，致能开关107由致能信号SEN所控制而将第一节点N1耦接至接地端。
[0079] 图2显示根据本发明的一实施例所述的图1的页面缓冲器的电路图。如图2所示，预先充电开关101由预先充电P型晶体管201所替代，其中预先充电P型晶体管201由预先充电信号SPRE_CHG所控制。图1的第一开关102由传输门202所替代，传输门202包括P型晶体管212以及N型晶体管222，其中P型晶体管212由反相编程信号SPGMB所控制，N型晶体管222由编程信号SPGM所控制。反相编程信号SPGMB与编程信号SPGM互为反相，根据本发明的一实施例，反相编程信号SPGMB可视为编程信号SPGM经由一反相器所产生。
[0080] 图1的闩锁电路105由图2的闩锁电路205所替代，闩锁电路205包括第一反相器215以及第二反相器225，第一反相器215耦接至第一电源节点PS1以及第一参考节点PR1，第二反相器225耦接至第二电源节点PS2以及第二参考节点PR2。第一反相器215包括第一P型晶体管235以及第一N型晶体管245。
[0081] 第一P型晶体管235耦接于第一电源节点PS1以及反相数据节点DB之间，且由数据节点D所控制。第一N型晶体管245耦接于反相数据节点DB以及第一参考节点PR1之间，且由数据节点D所控制。第二P型晶体管255耦接于第二电源节点PS2以及数据节点D之间，且由反相数据节点DB所控制。第二N型晶体管265耦接于数据节点D以及第二参考节点PR2，且由反相数据节点DB所控制。
[0082] 因为第一反相器215以及第二反相器225为背对背(back-to-back)相连接，使得数据节点D的数据以及反相数据节点DB的数据相互为反相信号。也就是，当反相数据节点DB为低逻辑电平时，数据节点D为高逻辑电平，反之亦然。根据本发明的一实施例，第一电源节点PS1、第一参考节点PR1、第二电源节点PS2以及第二参考节点PR2皆变化于供应电压VS以及接地电平之间。
[0083] 此外，读取开关103以及写入开关104分别由读取N型晶体管203以及写入N型晶体管204所替代，图1的数据开关106由数据N型晶体管206所替代，致能开关107由致能N型晶体管207所替代。
[0084] 图3显示根据本发明的一实施例所述的操作于读取操作时的页面缓冲器的流程图。为了清楚说明本发明，以下针对读取操作的叙述将连带图2所示电路图一并解释。
[0085] 如图3所示，页面缓冲器电路200操作于数据重置操作(data reset operation)，使得闩锁电路205将数据节点D设定为低逻辑电平(即，接地电平)且将反相数据节点DB设定为高逻辑电平(即，供应电压VS(图中未标示))(步骤S31)，数据重置操作将会于以下段落详细说明。随后，预先充电P型晶体管201对位线BL预先充电(步骤S32)。
[0086] 预先充电P型晶体管201由预先充电信号SPRE_CHG所控制，当位线BL经由预先充电P型晶体管201预先充电时，预先充电信号SPRE_CHG位于低逻辑电平(即，接地电平)而致能预先充电P型晶体管201，使得位线BL因供应电压VS提供至供应节点PS而充电至高逻辑电平(即供应电压VS)。
[0087] 位线BL充电至供应电压VS之后，选取与非门快闪式存储器阵列210的一存储器单元(步骤S33)。利用位线BL，来感测所选择的存储器单元的数据(步骤S34)。根据本发明的一实施例，当所选择的存储器单元为擦除单元(erase cell)时，则对位线BL放电；当所选择的存储器单元为编程单元(program cell)时，则将位线BL维持于供应电压VS。
[0088] 随后，致能信号SEN提供一脉冲来导通致能开关207(步骤S35)；利用反相数据节点DB，来感测位线BL的数据(步骤S36)。因为致能开关207已由一脉冲来导通，因此当位线BL位于高逻辑电平时，反相数据节点DB经由数据开关206以及致能开关207而放电；当位线BL位于低逻辑电平(即，接地电平)时，反相数据节点DB维持于高逻辑电平(即，供应电压VS)。总结，当所选择的存储器单元为编程单元时，则对反相数据节点DB放电；当所选择的存储器单元为擦除单元时，反相数据节点DB则维持为供应电压VS。最后，储存于所选择的存储器单元的数据经由读取N型晶体管203而输出于输入/输出节点NI/O(步骤S37)。
[0089] 图4显示根据本发明的一实施例所述的操作于数据重置操作时的页面缓冲器的流程图。因为读取N型晶体管203由读取信号SR所导通，使得位于低逻辑电平的重置数据，由输入/输出节点NI/O经由读取N型晶体管203而传送至数据节点D(步骤S41)。
[0090] 将第一电源节点PS1以及第一参考节点PR1皆偏压至供应电压VS(图中未标示)，且将第二电源节点PS2以及第二参考节点PR2皆偏压至接地电平(步骤S42)，使第一反相器215为导通，而第二反相器225为不导通，反相数据节点DB因而经由第一反相器215的第一P型晶体管235而被拉升至高逻辑电平(步骤S43)。随后，将第一电源节点PS1以及第二电源节点PS2皆偏压至供应电压VS，且第一参考节点PR1以及第二参考节点PR2皆偏压至接地电平(步骤S44)。最后，通过读取信号SR而不导通读取晶体管203，也就是不导通图1中的读取开关103(步骤S45)。
[0091] 图5显示根据本发明的一实施例所述的操作于编程操作时页面缓冲器的流程图。页面缓冲器操作于数据设定操作(data set operation)，使得数据节点D被设定为高逻辑电平(即供应电压VS(图中未标示))，且反相数据节点DB被设定为低逻辑电平(即接地电平)(步骤S51)，数据设定操作将于下列叙述中说明。编程数据由输入/输出节点NI/O发送至反相数据节点DB(步骤S52)。因为写入N型晶体管204经由写入信号SW而导通，编程数据由输入/输出节点NI/O传送至反相数据节点DB。
[0092] 利用闩锁电路205，将数据节点D设定为反相编程数据(步骤S53)，且反相编程数据与编程数据互为反相。也就是，当编程数据为低逻辑电平时，反相编程数据为高逻辑电平，且反之亦然。利用传输门202，将反相编程数据由数据节点D传送至位线BL(步骤S54)，其中由反相编程信号SPGMB以及编程信号SPGM将传输门202导通。
[0093] 最后，以位线BL的反相编程数据来编程与非门快闪式存储器阵列210的所选择的存储器单元(步骤S55)。根据本发明的一实施例，当编程数据位于低逻辑电平时，所选择的存储器单元被编程而为擦除单元；当编程数据位于高逻辑电平时，所选择的存储器单元被编程而为编程单元。
[0094] 图6显示根据本发明的一实施例所述的操作于数据设定操作时的页面缓冲器的流程图。由于写入信号SW导通写入N型晶体管204且设定数据位于低逻辑电平，因此将设定数据自输入/输出节点NI/O传送至反相数据节点DB(步骤S61)。将第二电源节点PS2以及第二参考节点PR2偏压至供应电压VS，且将第一电源节点PS1及第一参考节点PR1偏压至接地电平(步骤S62)。数据节点D因而经由第二反相器225的第二P型晶体管255，而被拉升至高逻辑电平(供应电压VS)(步骤S63)。
[0095] 将第一电源节点PS1以及第二电源节点PS2偏压至供应电压VS(图中未标示)，且将第一参考节点PR1以及第二参考节点PR2偏压至接地电平(步骤S64)，闩锁电路205因而回到正常操作。最后，写入N型晶体管204(也就是，图1中的写入开关104)不导通(步骤S65)。
[0096] 图7显示根据本发明的一实施例所述的图5的步骤S53的流程图。将第二电源节点PS2以及第二参考节点PR2偏压至供应电压VS(图中未标示)，且将第一电源节点PS1以及第一参考节点PR1偏压至接地电平(步骤S71)。利用第二反相器225的第二P型晶体管255，将数据节点D设定为反相编程数据(步骤S72)，另外，反相编程数据与编程数据互为反相。随后，(步骤S73)，使得闩锁电路205回到正常操作。
[0097] 以上叙述实施例的特征，使所属技术领域中技术人员能够清楚理解本
说明书的形态。所属技术领域中技术人员亦能够理解不脱离本发明的精神和范围的等效构造不脱离本发明精神和范围内作任意的更动、替代与润饰。
