CMOS器件钝化层形成方法
阅读：820发布：2020-05-11
专利汇可以提供CMOS器件钝化层形成方法专利检索，专利查询，专利分析的服务。并且一种CMOS器件 钝化 层形成方法，通过在 覆盖 第一晶体管的第一 钝化层 上形成材料异于所述第一钝化层的介质层，继而，再形成覆盖所述介质层和第二晶体管且填充覆盖所述介质层后的第一应 力 体和所述第二 应力 体间的间隔区域的第二钝化层。可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求。，下面是CMOS器件钝化层形成方法专利的具体信息内容。
1.一种CMOS器件钝化层形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶体管为NMOS晶体管时，所述第二晶体管为PMOS晶体管；所述第一晶体管为PMOS晶体管时，所述第二晶体管为NMOS晶体管；
形成覆盖所述第一晶体管和第二晶体管的第一钝化层，在所述第一晶体管上覆盖所述第一钝化层后形成第一应力体；
在所述第一钝化层上形成材料异于所述第一钝化层的介质层；
去除覆盖第二晶体管的所述第一钝化层和介质层；
形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层填充所述第一应力体和所述第二应力体间的间隔区域；
形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述第一应力体和第二应力体；
以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停止层，去除部分第二钝化层；
去除所述抗蚀剂层；
以所述介质层为掩模，去除部分第二钝化层，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。
2.根据权利要求1所述的CMOS器件钝化层形成方法，其特征在于：所述第一钝化层和所述第二钝化层为氮化硅层或氮氧化硅层。
3.根据权利要求1所述的CMOS器件钝化层形成方法，其特征在于：所述介质层包含二氧化硅、掺杂的二氧化硅或多晶硅中的一种或其组合。
4.根据权利要求1所述的CMOS器件钝化层形成方法，其特征在于：所述介质层的厚度小于所述第一钝化层的厚度。
5.一种CMOS器件钝化层形成方法，其特征在于，包括：
提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶体管为NMOS晶体管时，所述第二晶体管为PMOS晶体管；所述第一晶体管为PMOS晶体管时，所述第二晶体管为NMOS晶体管；
形成覆盖所述第一晶体管和第二晶体管的第一钝化层，在所述第一晶体管上覆盖所述第一钝化层后形成第一应力体；
在所述第一钝化层上形成材料异于所述第一钝化层的介质层；
去除覆盖第二晶体管的所述第一钝化层和介质层；
形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层与所述第一钝化层平齐；
形成牺牲层，所述牺牲层填充第一应力体和所述第二应力体间的间隔区域，且所述牺牲层与所述介质层表面平齐；
形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述第一应力体和涂覆所述牺牲层后的第二应力体；
以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停止层，去除部分所述牺牲层和第二钝化层；
去除所述抗蚀剂层；
以所述介质层为掩模，去除部分所述牺牲层和第二钝化层，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。
6.根据权利要求5所述的CMOS器件钝化层形成方法，其特征在于：所述第一钝化层和所述第二钝化层为氮化硅层或氮氧化硅层。
7.根据权利要求5所述的CMOS器件钝化层形成方法，其特征在于：所述介质层包含二氧化硅、掺杂的二氧化硅或多晶硅中的一种或其组合。
8.根据权利要求5所述的CMOS器件钝化层形成方法，其特征在于：所述介质层的厚度小于所述第一钝化层的厚度。
9.根据权利要求6所述的CMOS器件钝化层形成方法，其特征在于：所述牺牲层材料为BARC。
10.根据权利要求6所述的CMOS器件钝化层形成方法，其特征在于：去除所述牺牲层和第二钝化层的工艺参数包括：压力范围为2～10M毫米汞柱；功率范围为200～1000瓦；
偏压范围为100～500V；反应气体氟烷的流量范围为50～500sccm；反应气体二氟甲烷的流量范围为5～50sccm。
CMOS器件钝化层形成方法
技术领域
背景技术
[0002] 当前，业界已公知，存在下述的压电阻效应：在半导体膜层中产生应力，可造成膜层内晶格间隔发生变化，继而导致能带结构发生变化，进而使载流子迁移率发生变化。载流子迁移率是变大还是变小，根据衬底的面方向、载流子的移动方向和应力类型的差别而不同，所述应力类型包含拉应力和压应力。例如，在以(100)面为主面的硅衬底内，在载流子的移动方向为(011)方向时，在载流子为电子的情况下，如果在沟道区的电子移动的方向上产生拉应力，则载流子的迁移率提高；在载流子为空穴的情况下，如果在沟道区的空穴移动的方向上产生压应力，则载流子的迁移率提高；载流子的迁移率提高的比例与应力的大小相关。
[0003] 由此，业界普遍采用对半导体膜层施加应力的工艺，以提高载流子迁移率，进而提高晶体管等的工作速度。
[0004] 2005年5月4日公开的公告号为“CN1292472C”的中国专利中提供了一种用于调节半导体器件的载流子迁移率的结构和方法，通过在NMOS或PMOS晶体管表面形成不同类型的应力钝化层以提高或调节载流子迁移率。该方法包括：如图1所示，形成第一应力钝化层30，所述第一应力钝化层30覆盖位于所述半导体基底上的NMOS晶体管10和PMOS晶体管20；如图2所示，在所述NMOS晶体管10和PMOS晶体管20之间的第一应力钝化层30表面形成介质层40；如图3所示，去除所述NMOS晶体管10或PMOS晶体管20上的第一应力钝化层30和介质层40；如图4所示，沉积第二应力钝化层50，所述第二应力钝化层50覆盖所述第一应力钝化层30、介质层40和PMOS晶体管20/NMOS晶体管10。
[0005] 然而，实际生产发现，如图5所示，在经历后续去除部分所述第二应力钝化层及介质层，以形成CMOS器件钝化层的步骤后，在所述第一应力钝化层和第二应力钝化层的接合部形成有凸起60，影响后续工艺的进行。如何去除所述凸起60，以使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求，成为本领域技术人员亟待解决的首要问题。
发明内容
[0006] 本发明提供了一种CMOS器件钝化层形成方法，可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求。
[0007] 本发明提供的一种CMOS器件钝化层形成方法，包括：
[0008] 提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶体管为NMOS晶体管时，所述第二晶体管为PMOS晶体管；所述第一晶体管为PMOS晶体管时，所述第二晶体管为NMOS晶体管；
[0009] 形成覆盖所述第一晶体管和第二晶体管的第一钝化层，在所述第一晶体管上覆盖所述第一钝化层后形成第一应力体；
[0010] 在所述第一钝化层上形成材料异于所述第一钝化层的介质层；
[0011] 去除覆盖第二晶体管的所述第一钝化层和介质层；
[0012] 形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层填充所述第一应力体和所述第二应力体间的间隔区域；
[0013] 形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述第一应力体和第二应力体；
[0015] 去除所述抗蚀剂层；
[0016] 以所述介质层为掩模，去除部分第二钝化层，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。
[0018] 本发明提供的一种CMOS器件钝化层形成方法，包括：
[0019] 提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶体管为NMOS晶体管时，所述第二晶体管为PMOS晶体管；所述第一晶体管为PMOS晶体管时，所述第二晶体管为NMOS晶体管；
[0020] 形成覆盖所述第一晶体管和第二晶体管的第一钝化层，在所述第一晶体管上覆盖所述第一钝化层后形成第一应力体；
[0021] 在所述第一钝化层上形成材料异于所述第一钝化层的介质层；
[0022] 去除覆盖第二晶体管的所述第一钝化层和介质层；
[0023] 形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层与所述第一钝化层平齐；
[0024] 形成牺牲层，所述牺牲层填充第一应力体和所述第二应力体间的间隔区域，且所述牺牲层与所述介质层表面平齐；
[0025] 形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述第一应力体和涂覆所述牺牲层后的第二应力体；
[0026] 以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停止层，去除部分所述牺牲层和第二钝化层；
[0027] 去除所述抗蚀剂层；
[0028] 以所述介质层为掩模，去除部分所述牺牲层和第二钝化层，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。
[0029] 可选地，所述钝化层为氮化硅层或氮氧化硅层；可选地，所述介质层包含二氧化硅、掺杂的二氧化硅或多晶硅中的一种或其组合；可选地，所述介质层的厚度小于所述钝化层的厚度；可选地，所述牺牲层材料为BARC；可选地，去除所述牺牲层和第二钝化层的工艺参数包括：压力范围为2～10M毫米汞柱；功率范围为200～1000瓦；偏压范围为100～500V；反应气体氟烷的流量范围为50～500sccm；反应气体二氟甲烷的流量范围为5～
50sccm。
50sccm。
[0030] 与现有技术相比，上述技术方案具有以下优点：
[0031] 由于在现有技术中，所述第一钝化层具有一定的厚度，在形成所述第二钝化层的过程中，所述第二钝化层既覆盖所述介质层和第二晶体管，也覆盖所述介质层和第一钝化层的侧壁，即，在所述第一钝化层和第二钝化层交界处所述第二钝化层的厚度大于覆盖所述第二晶体管其他区域的第二钝化层的厚度，致使在去除覆盖所述介质层的第二钝化层后，在所述交界处将产生凸起；
[0032] 而采用上述技术方案提供的CMOS器件钝化层形成方法，由于所述第一应力体和第二应力体间的间隔区域已被第二钝化层填充，在所述第一钝化层和第二钝化层交界处所述第二钝化层的厚度变化已被弥补，并且，通过在覆盖第一晶体管的第一钝化层上形成材料异于所述第一钝化层的介质层，使得引入的所述第二钝化层的厚度与目标厚度的差异可通过以所述介质层作为停止层的刻蚀操作去除，可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求成为可能；
[0033] 上述技术方案提供的CMOS器件钝化层形成方法，通过在形成具有目标厚度的第二钝化层后，再形成填充覆盖所述介质层后的第一应力体和所述第二应力体间的间隔区域的牺牲层，即，利用所述牺牲层替代第二钝化层，弥补在所述第一钝化层和第二钝化层交界处所述第二钝化层的厚度变化，由于可控制所述牺牲层和第二钝化层的刻蚀速率相同，且可控制形成所述牺牲层的生产成本低于形成所述第二钝化层的生产成本，采用本方案提供的方法，既可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求成为可能，又可使进一步降低生产成本成为可能。附图说明
[0034] 图1为说明现有技术中形成第一应力钝化层后的半导体基体结构示意图；
[0035] 图2为说明现有技术中在第一应力钝化层表面形成介质层后的半导体基体结构示意图；
[0036] 图3为说明现有技术中去除覆盖部分半导体基体的介质层及第一应力钝化层后的半导体基体结构示意图；
[0037] 图4为说明现有技术中在去除覆盖部分半导体基体的介质层及第一应力膜后的半导体基体上形成第二应力钝化层后的半导体基体结构示意图；
[0038] 图5为说明现有技术中形成包含第一应力膜和第二应力膜后的半导体基体结构示意图；
[0039] 图6为说明本发明第一实施例的形成CMOS器件钝化层的流程示意图；
[0040] 图7为说明本发明第一实施例的半导体基体结构示意图；
[0041] 图8为说明本发明第一实施例的形成拉应力钝化层后的半导体基体结构示意图；
[0042] 图9为说明本发明第一实施例的形成介质层后的半导体基体结构示意图；
[0043] 图10为说明本发明第一实施例的去除覆盖PMOS的拉应力钝化层和介质层后的半导体基体结构示意图；
[0044] 图11为说明本发明第一实施例的形成压应力钝化层后的半导体基体结构示意图；
[0045] 图12为说明本发明第一实施例的形成图形化的抗蚀剂层后的半导体基体结构示意图；
[0046] 图13为说明本发明第一实施例的去除部分压应力钝化层后的半导体基体结构示意图；
[0047] 图14为说明本发明第一实施例的去除抗蚀剂层后的半导体基体结构示意图；
[0048] 图15为说明本发明第一实施例的去除部分压应力钝化层，使所述第一应力体和第二应力体的上表面平齐后的半导体基体结构示意图；
[0049] 图16为说明本发明第三实施例的形成CMOS器件钝化层的流程示意图；
[0050] 图17为说明本发明第三实施例的半导体基体结构示意图；
[0051] 图18为说明本发明第三实施例的形成拉应力钝化层后的半导体基体结构示意图；
[0052] 图19为说明本发明第三实施例的形成介质层后的半导体基体结构示意图；
[0053] 图20为说明本发明第三实施例的去除覆盖PMOS的拉应力钝化层和介质层后的半导体基体结构示意图；
[0054] 图21为说明本发明第三实施例的形成压应力钝化层后的半导体基体结构示意图；
[0055] 图22为说明本发明第三实施例的形成牺牲层后的半导体基体结构示意图；
[0056] 图23为说明本发明第三实施例的形成图形化的抗蚀剂层后的半导体基体结构示意图；
[0057] 图24为说明本发明第三实施例的去除部分所述牺牲层和压应力钝化层后的半导体基体结构示意图；
[0058] 图25为说明本发明第三实施例的去除抗蚀剂层后的半导体基体结构示意图；
[0059] 图26为说明本发明第三实施例的去除部分所述牺牲层和压应力钝化层，使所述拉应力体和压应力体的上表面平齐后的半导体基体结构示意图。
具体实施方式
[0060] 尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
[0061] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0062] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0063] 如图6所示，作为本发明的第一实施例，应用本发明提供的方法形成CMOS器件钝化层的具体步骤包括：
[0064] 步骤601：提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包含至少一个NMOS晶体管和至少一个PMOS晶体管。
[0065] 如图7所示，为了简便起见，图中仅示出NMOS晶体管120和PMOS晶体管140的栅极结构102，所述栅极结构102包含栅极及环绕栅极的侧墙(offset spacer)，而未示出其源极和漏极、以及栅极氧化层和衬底中的STI隔离沟槽。CMOS器件位于半导体衬底100上，所述CMOS器件包括至少一个NMOS晶体管120和至少一个PMOS晶体管140，衬底包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。所述栅极可包含多晶硅，还可包含金属硅化物。
[0066] 步骤602：如图8所示，形成覆盖所述NMOS晶体管120和PMOS晶体管140的拉应力钝化层200，在所述NMOS晶体管120上覆盖所述拉应力钝化层200后形成拉应力体210。
[0067] 形成所述拉应力钝化层200后，在器件包含的晶体管内的导电沟道中具有拉应力。所述拉应力钝化层200材料可为氮化硅或氮氧化硅。所述拉应力钝化层200的厚度根据产品要求及工艺条件确定。
[0068] 已有研究表明，在载流子为电子的情况下，如果在导电沟道内的电子移动的方向上产生拉应力，则载流子的迁移率提高；在载流子为空穴的情况下，如果在沟道区的空穴移动的方向上产生压应力，则载流子的迁移率提高，且载流子的迁移率提高的比例与应力的大小相关；即，上述形成的拉应力钝化层仅可用以提高NMOS晶体管内的电子迁移率，而对提高PMOS晶体管内的空穴迁移率少有改善。为提高PMOS晶体管内的空穴迁移率，需在去除覆盖PMOS晶体管的拉应力钝化层后，形成压应力钝化层覆盖所述PMOS晶体管。
[0069] 所述拉应力体210包含所述NMOS晶体管120内的栅极结构及包围所述栅极结构的所述拉应力钝化层。
[0070] 步骤603：如图9所示，在所述拉应力钝化层200上形成材料异于所述拉应力钝化层的介质层220。
[0071] 本发明的发明人分析后认为，在所述拉应力钝化层和压应力钝化层交界处产生凸起的原因在于：现有技术中，仅形成具有目标厚度的压应力钝化层时，由于所述拉应力钝化层具有一定的厚度，在形成所述压应力钝化层的过程中，所述压应力钝化层既覆盖所述介质层和PMOS晶体管，也覆盖所述介质层和拉应力钝化层的侧壁，即，在所述拉应力钝化层和压应力钝化层交界处所述压应力钝化层的厚度大于覆盖所述PMOS晶体管其他区域的压应力钝化层的厚度，致使在去除覆盖所述介质层的压应力钝化层后，在所述交界处将产生凸起。由此，如何弥补所述拉应力钝化层和压应力钝化层交界处所述压应力钝化层的厚度变化成为减小甚至去除所述凸起的关键。
[0072] 本发明的发明人分析后提出，通过采用以所述压应力钝化层填充覆盖所述介质层后的拉应力体和所述压应力体间的间隔区域的方式，弥补所述拉应力钝化层和压应力钝化层交界处所述压应力钝化层的厚度变化；由此引入的所述压应力钝化层的厚度与目标厚度的差异可通过刻蚀操作去除，所述刻蚀操作即以所述介质层作为停止层。
[0073] 所述拉应力钝化层200材料为氮化硅或氮氧化硅时，所述介质层220材料可为磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、二氧化硅(USG)、具有低介电常数的介质材料(如BD、coral)及多晶硅。
[0074] 实践中，所述介质层200的厚度可小于所述钝化层的厚度。所述介质层200的厚度可为50～200埃，如100埃、150埃。
[0075] 步骤604：如图10所示，去除覆盖PMOS晶体管140的所述拉应力钝化层200和介质层220。
[0076] 去除覆盖PMOS晶体管140的拉应力钝化层200的工艺可选用任何现有的干式刻蚀方法或湿式刻蚀方法，在此不再赘述。
[0077] 步骤605：如图11所示，形成覆盖所述介质层220和PMOS晶体管140的压应力钝化层230，在所述PMOS晶体管140上覆盖所述压应力钝化层230后形成压应力体240，且所述压应力钝化层230填充所述拉应力体210和所述压应力体240间的间隔区域。
[0078] 形成所述压应力钝化层230后，在器件包含的晶体管内的导电沟道中具有压应力。所述压应力钝化层230材料可为氮化硅或氮氧化硅。
[0079] 所述压应力体240包含所述PMOS晶体管140内的栅极结构及包围所述栅极结构的所述压应力钝化层230。
[0080] 步骤606：如图12所示，形成图形化的抗蚀剂层250，所述图形化的抗蚀剂层250覆盖涂覆介质层220后的所述拉应力体210和压应力体240。
[0081] 实践中，所述形成图形化的抗蚀剂层的过程包含所述抗蚀剂层的涂覆、烘干、光刻、曝光及检测等步骤，相关工艺可应用各种传统的方法，应用的所述抗蚀剂层可选用任何可应用于半导体制程中的抗蚀剂材料，在此均不再赘述。
[0082] 步骤607：如图13所示，以所述抗蚀剂层250为掩膜，以覆盖所述拉应力钝化层200的介质层220为刻蚀停止层，去除部分压应力钝化层230。
[0083] 可采用电导耦合等离子体(ICP，Inductive Coupled Plasma)刻蚀技术去除部分牺牲层和拉应力钝化层。
[0084] 涉及的工艺参数包括：反应腔内压力范围为2～10M毫米汞柱(Torr)；ICP功率范围为200～1000瓦(W)；偏压(Bias)范围为100～500V；反应气体氟烷(CF4)的流量范围为50～500sccm；反应气体二氟甲烷(CH2F2)的流量范围为5～50sccm。
[0085] 步骤608：如图14所示，去除所述抗蚀剂层250。
[0086] 去除所述抗蚀剂层的工艺可采用任何现有的方法，如氧气灰化法或湿式清洗法等。
[0087] 步骤609：如图15所示，以所述介质层220为掩模，去除部分压应力钝化层230，使在所述间隔区域内所述拉应力钝化层200和压应力钝化层230的表面平齐。
[0089] 可采用电导耦合等离子体(ICP，Inductive Coupled Plasma)刻蚀技术去除部分牺牲层和拉应力钝化层。
[0090] 涉及的工艺参数包括：反应腔内压力范围为2～10M毫米汞柱(Torr)；ICP功率范围为200～1000瓦(W)；偏压(Bias)范围为100～500V；反应气体氟烷(CF4)的流量范围为50～500sccm；反应气体二氟甲烷(CH2F2)的流量范围为5～50sccm。
[0091] 需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。
[0092] 作为本发明的第二实施例，应用本发明提供的方法形成CMOS器件钝化层的具体步骤包括：
[0093] 首先，提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个NMOS晶体管和至少一个PMOS晶体管；
[0094] 然后，形成覆盖所述NMOS晶体管和PMOS晶体管的压应力钝化层，在所述PMOS晶体管上覆盖所述压应力钝化层后形成压应力体；
[0095] 随后，在所述压应力钝化层上形成材料异于所述压应力钝化层的介质层；
[0096] 再后，去除覆盖PMOS晶体管的所述压应力钝化层和介质层；
[0097] 而后，形成覆盖所述介质层和PMOS晶体管的拉应力钝化层，在所述NMOS器件上覆盖所述拉应力钝化层后形成拉应力体，且所述拉应力钝化层填充所述压应力体和所述拉应力体间的间隔区域；
[0098] 之后，形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述压应力体和拉应力体；
[0099] 然后，以所述抗蚀剂层为掩膜，以覆盖所述压应力钝化层的介质层为刻蚀停止层，去除部分拉应力钝化层；
[0100] 再后，去除所述抗蚀剂层；
[0101] 最后，以所述介质层为掩模，去除部分拉应力钝化层，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。
[0102] 即，所述第二实施例与第一实施例的区别仅在于：在第一实施例中，在形成拉应力钝化层之后，再形成压应力钝化层；而在第二实施例中，是在形成压应力钝化层之后，再形成拉应力钝化层。
[0103] 结合第一实施例和第二实施例，定义所述第一、第二晶体管分别为NMOS和PMOS、所述第一、第二钝化层分别为拉应力钝化层和压应力钝化层、所述第一、第二应力体分别为拉应力体和压应力体；具体地，所述第一晶体管为NMOS时，所述第二晶体管为PMOS；所述第一晶体管为PMOS时，所述第二晶体管为NMOS。其余类推。
[0104] 由于在现有技术中，所述第一钝化层具有一定的厚度，在形成所述第二钝化层的过程中，所述第二钝化层既覆盖所述介质层和PMOS器件，也覆盖所述介质层和第一钝化层的侧壁，即，在所述第一钝化层和第二钝化层交界处所述第二钝化层的厚度大于覆盖所述PMOS器件其他区域的第二钝化层的厚度，致使在去除覆盖所述介质层的第二钝化层后，在所述交界处将产生凸起；
[0105] 而采用上述技术方案提供的CMOS器件钝化层形成方法，由于所述第一应力体和第二应力体间的间隔区域已被第二钝化层填充，在所述第一钝化层和第二钝化层交界处所述第二钝化层的厚度变化已被弥补，并且，通过在覆盖NMOS器件的第一钝化层上形成材料异于所述第一钝化层的介质层，使得引入的所述第二钝化层的厚度与目标厚度的差异可通过以所述介质层作为停止层的刻蚀操作去除，可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求成为可能。
[0106] 如图16所示，作为本发明的第三实施例，应用本发明提供的方法形成CMOS器件钝化层的步骤包括：
[0107] 步骤1601：如图17所示，提供半导体基体，所述半导体基体包含至少一个CMOS器件，所述CMOS器件包含至少一个NMOS晶体管122和至少一个PMOS晶体管142。
[0108] 为了简便起见，图中仅示出NMOS晶体管122和PMOS晶体管142的栅极结构112，所述栅极结构112包含栅极及环绕栅极的侧墙(offset spacer)，而未示出其源极和漏极、以及栅极氧化层和衬底中的STI隔离沟槽。CMOS器件位于半导体衬底110上，所述CMOS器件包括至少一个NMOS晶体管122和至少一个PMOS晶体管142，半导体衬底110包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。所述栅极可包含多晶硅，还可包含金属硅化物。
[0109] 步骤1602：如图18所示，形成覆盖所述NMOS晶体管122和PMOS晶体管142的拉应力钝化层202，在所述NMOS器件上覆盖所述拉应力钝化层202后形成拉应力体212。
[0110] 形成所述拉应力钝化层202后，在器件包含的晶体管内的导电沟道中具有拉应力。所述拉应力膜202层材料可为氮化硅。所述拉应力钝化层202的厚度根据产品要求及工艺条件确定。
[0111] 所述拉应力体212包含所述NMOS晶体管内的栅极结构及包围所述栅极结构的所述拉应力钝化层202。
[0112] 步骤1603：如图19所示，在所述拉应力钝化层202上形成材料异于所述拉应力钝化层202的介质层222。
[0113] 所述拉应力钝化层202材料为氮化硅或氮氧化硅时，所述介质层222材料可为磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、二氧化硅(USG)、具有低介电常数的介质材料(如BD、coral)及多晶硅。
[0114] 实践中，所述介质层222的厚度可小于所述钝化层的厚度。所述介质层222的厚度可为50～200埃，如100埃、150埃。
[0115] 步骤1604：如图20所示，去除覆盖PMOS晶体管142的所述拉应力钝化层202和介质层222。
[0116] 去除覆盖PMOS晶体管142的拉应力钝化层202的工艺可选用任何现有的干式刻蚀方法或湿式刻蚀方法，在此不再赘述。
[0117] 步骤1605：如图21所示，形成覆盖所述介质层和PMOS晶体管142的压应力钝化层232，在所述PMOS器件上覆盖所述压应力钝化层232后形成压应力体242，且所述压应力钝化层232与所述拉应力钝化层202平齐。
[0118] 形成所述压应力钝化层232后，在器件包含的晶体管内的导电沟道中具有压应力。所述压应力钝化层232材料可为氮化硅或氮氧化硅。
[0119] 所述压应力体242包含所述PMOS晶体管内的栅极结构及包围所述栅极结构的所述压应力钝化层232。
[0120] 步骤1606：如图22所示，形成牺牲层234，所述牺牲层234填充覆盖所述介质层222后的拉应力体212和所述压应力体242间的间隔区域，且所述牺牲层234与覆盖所述拉应力体212的介质层222表面平齐。
[0121] 所述牺牲层234材料可为BARC。通过在形成具有目标厚度的压应力钝化层232后，再形成填充覆盖所述介质层222后的拉应力体212和所述压应力体242间的间隔区域的牺牲层234，即，利用所述牺牲层234替代压应力钝化层232，弥补在所述拉应力钝化层202和压应力钝化层232交界处所述压应力钝化层232的厚度变化，由于可控制所述牺牲层234和压应力钝化层232的刻蚀速率相同，且可控制形成所述牺牲层234的生产成本低于形成所述压应力钝化层232的生产成本，采用本方案提供的方法，既可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求成为可能，又可使进一步降低生产成本成为可能。
[0122] 步骤1607：如图23所示，形成图形化的抗蚀剂层252，所述图形化的抗蚀剂层252覆盖涂覆介质层后的所述拉应力体212和涂覆所述牺牲层后的压应力体242。
[0123] 实践中，所述形成图形化的抗蚀剂层的过程包含所述抗蚀剂层的涂覆、烘干、光刻、曝光及检测等步骤，相关工艺可应用各种传统的方法，应用的所述抗蚀剂层可选用任何可应用于半导体制程中的抗蚀剂材料，在此均不再赘述。
[0124] 步骤1608：如图24所示，以所述抗蚀剂层为掩膜，以覆盖所述拉应力钝化层202的介质层222为刻蚀停止层，去除部分所述牺牲层234和压应力钝化层232。
[0125] 可采用电导耦合等离子体(ICP，Inductive Coupled Plasma)刻蚀技术去除部分牺牲层和拉应力钝化层。
[0126] 涉及的工艺参数包括：反应腔内压力范围为2～10M毫米汞柱(Torr)；ICP功率范围为200～1000瓦(W)；偏压(Bias)范围为100～500V；反应气体氟烷(CF4)的流量范围为50～500sccm；反应气体二氟甲烷(CH2F2)的流量范围为5～50sccm。
[0127] 步骤1609：如图25所示，去除所述抗蚀剂层。
[0128] 去除所述抗蚀剂层的工艺可采用任何现有的方法，如氧气灰化法等。
[0129] 步骤1610：如图26所示，以所述介质层222为掩模，去除部分所述牺牲层234和压应力钝化层232，使在所述间隔区域内所述拉应力钝化层202和压应力钝化层232的表面平齐。
[0130] 作为本发明的第四实施例，应用本发明提供的方法形成CMOS器件钝化层的步骤包括：
[0131] 首先，提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个NMOS晶体管和至少一个PMOS晶体管；
[0132] 然后，形成覆盖所述NMOS晶体管和PMOS晶体管的压应力钝化层，在所述PMOS晶体管上覆盖所述压应力钝化层后形成压应力体；
[0133] 随后，在所述压应力钝化层上形成材料异于所述压应力钝化层的介质层；
[0134] 再后，去除覆盖NMOS晶体管的所述压应力钝化层和介质层；
[0135] 其后，形成覆盖所述介质层和NMOS晶体管的拉应力钝化层，在所述NMOS晶体管上覆盖所述拉应力钝化层后形成拉应力体，且所述拉应力钝化层与所述压应力钝化层平齐；
[0136] 而后，形成牺牲层，所述牺牲层填充覆盖所述介质层后的压应力体和所述拉应力体间的间隔区域，且所述牺牲层与覆盖所述压应力体的介质层表面平齐；
[0137] 然后，形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述压应力体和涂覆所述牺牲层后的拉应力体；
[0138] 随后，以所述抗蚀剂层为掩膜，以覆盖所述压应力钝化层的介质层为刻蚀停止层，去除部分所述牺牲层和拉应力钝化层；
[0139] 再后，去除所述抗蚀剂层；
[0140] 最后，以所述介质层为掩模，去除部分所述牺牲层和拉应力钝化层，使在所述间隔区域内所述拉应力钝化层和压应力钝化层的表面平齐。
[0141] 即，所述第四实施例与第三实施例的区别仅在于：在第三实施例中，在形成拉应力钝化层之后，再形成压应力钝化层；而在第四实施例中，是在形成压应力钝化层之后，再形成拉应力钝化层。
[0142] 需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。
[0143] 尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。
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