复合体及晶体管
阅读：325发布：2020-05-13
专利汇可以提供复合体及晶体管专利检索，专利查询，专利分析的服务。并且本 发明 提供一种新颖的材料。本发明是一种混合有第一区域及多个第二区域的复合 氧 化物 半导体 。其中，第一区域至少含有铟、元素M(元素M是Al、Ga、Y和Sn中的一个或多个)及锌，多个第二区域含有铟和锌。由于多个第二区域具有比第一区域更高的铟浓度，所以多个第二区域具有比第一区域更高的 导电性 。多个第二区域中的一个的端部与多个第二区域中的另一个的端部重叠。多个第二区域被第一区域立体地围绕。，下面是复合体及晶体管专利的具体信息内容。
1.一种复合氧化物半导体包括第一区域和多个第二区域，
其中，所述第一区域和所述多个第二区域混在，
所述第一区域至少含有铟、元素M和锌，
所述元素M是Al、Ga、Y和Sn中的一个或多个，
所述多个第二区域含有铟和锌，
所述多个第二区域具有比所述第一区域更高的铟浓度，
所述多个第二区域具有比所述第一区域更高的导电性，
所述多个第二区域中的一个的端部与所述多个第二区域中的另一个的端部重叠，并且，所述多个第二区域被所述第一区域立体地围绕。
2.根据权利要求1所述的复合氧化物半导体，其中铟、所述元素M及锌的原子个数比(In:M:Zn)为5:1:6或其附近的值。
3.根据权利要求1所述的复合氧化物半导体，其中所述第一区域中的铟、所述元素M及锌的原子个数比(In:M:Zn)为4:2:3或其附近的值。
4.根据权利要求1所述的复合氧化物半导体，其中所述多个第二区域中的铟、所述元素M及锌的原子个数比(In:M:Zn)为2:0:3或其附近的值。
5.根据权利要求1所述的复合氧化物半导体，其中铟、所述元素M及锌的原子个数比(In:M:Zn)为4:2:3或其附近的值。
6.根据权利要求1所述的复合氧化物半导体，其中所述第一区域中的铟、所述元素M及锌的原子个数比(In:M:Zn)为1:1:1或其附近的值。
7.根据权利要求1所述的复合氧化物半导体，其中所述多个第二区域中的铟、所述元素M及锌的原子个数比(In:M:Zn)为2:0:1或其附近的值。
8.根据权利要求1所述的复合氧化物半导体，其中各所述多个第二区域在c轴方向上的厚度为0.1nm以上且小于1nm。
9.根据权利要求1所述的复合氧化物半导体，其中所述第一区域为非单晶。
10.根据权利要求1所述的复合氧化物半导体，其中所述第一区域包含结晶部并包含所述结晶部的c轴平行于形成有所述复合氧化物半导体的膜的表面的法线向量的部分。
11.根据权利要求1所述的复合氧化物半导体，其中所述多个第二区域为非单晶。
12.一种包括权利要求1所述的复合氧化物半导体的晶体管。
复合体及晶体管
技术领域
[0001] 本发明涉及一种物体、方法或制造方法。本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或组成物(composition of matter)。本发明的一个实施方式尤其涉及一种氧化物半导体或者该氧化物半导体的制造方法。本发明的一个实施方式涉及一种半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、存储装置、它们的驱动方法或它们的制造方法。
[0002] 在本说明书等中，“半导体装置”是指能够通过利用半导体特性而工作的所有装置。晶体管等半导体元件、半导体电路、运算装置及存储装置都是半导体装置的一个实施方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池、有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
[0003] 非专利文献1公开了以In1-xGa1+xO3(ZnO)m(-1≤x≤1，m为自然数)表示的同系物相(homologous series)。此外，非专利文献1公开了同系物相的固溶区域(solid solution range)。例如，在m＝1的情况下的同系物相的固溶区域中，x为-0.33至0.08的范围内，在m＝2的情况下的同系物相的固溶区域中，x为-0.68至0.32的范围内。
[0004] 已公开了使用In-Ga-Zn类氧化物半导体形成晶体管的技术(例如，参照专利文献1)。
[参考文献]
[专利文献]
[参考文献]
[专利文献]
[0006] [非专利文献1]M.Nakamura，N.Kimizuka，and T.Mohri，“The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃”，J.Solid State Chem.，1991，Vol.93，pp.298-315
发明内容
[0007] 非专利文献1公开了InxZnyGazOw的例子，并且在x、y及z被设定为获得ZnGa2O4附近的组成的情况下，即在x、y及z分别靠近0、1及2的情况下，容易形成或混入尖晶石型结晶结构。作为具有尖晶石型结晶结构的化合物，已知有以AB2O4(A及B为金属)表示的化合物。
[0008] 但是，当尖晶石型结晶结构形成在或混在In-Ga-Zn类氧化物半导体中时，包含该In-Ga-Zn类氧化物半导体的半导体装置(例如，晶体管)的电特性或可靠性有可能受到尖晶石型结晶结构的不良影响。
[0009] 鉴于上述问题，本发明的一个实施方式的目的是提供一种新颖的氧化物半导体。本发明的一个实施方式的另一个目的是提供一种电特性良好的半导体装置。另一个目的是提供一种可靠性高的半导体装置。另一个目的是提供一种具有新颖结构的半导体装置。另一个目的是提供一种具有新颖结构的显示装置。
[0011] 本发明的一个实施方式是一种复合氧化物半导体，该复合氧化物半导体中混合有第一区域和多个第二区域。第一区域至少包含铟、元素M(元素M是Al、Ga、Y和Sn中的一个或多个)和锌。多个第二区域含有铟和锌。多个第二区域具有比第一区域更高的铟浓度。多个第二区域具有比第一区域更高的导电性。多个第二区域中的一个的端部与多个第二区域中的另一个的端部重叠。多个第二区域被第一区域立体地围绕。
[0012] 在上述实施方式的复合氧化物半导体中，铟、元素M及锌的原子个数比(In：M：Zn)为5：1：6或其附近。
[0013] 在上述实施方式中，第一区域中的铟、元素M及锌的原子个数比(In:M:Zn)为4:2:3或其附近。
[0014] 在上述实施方式中，多个第二区域中的铟、元素M及锌的原子个数比(In:M:Zn)为2:0:3或其附近。
[0015] 在上述实施方式的复合氧化物半导体中，铟、元素M及锌的原子个数比(In:M:Zn)为4:2:3或其附近。
[0016] 在上述实施方式中，第一区域中的铟、元素M及锌的原子个数比(In:M:Zn)为1:1:1或其附近。
[0017] 在上述实施方式中，多个第二区域中的铟、元素M及锌的原子个数比(In:M:Zn)为2:0:1或其附近。
[0018] 在上述实施方式中，多个第二区域在c轴方向上的厚度为0.1nm以上且小于1nm。
[0019] 在上述实施方式中，第一区域为非单晶。
[0020] 在上述实施方式中，第一区域包括结晶部并具有该结晶部的c轴平行于形成有复合氧化物半导体的膜的表面的法线向量的部分。
[0021] 在上述实施方式中，多个第二区域为非单晶。
[0022] 本发明的另一个实施方式是一种其特征在于包括上述实施方式的复合氧化物半导体的晶体管。
[0023] 本发明的另一个实施方式是一种显示装置，该显示装置包括:上述实施方式中的任一个的氧化物半导体以及显示元件。本发明的另一个实施方式是一种显示模块，该显示模块包括上述显示装置以及触摸传感器。本发明的另一个实施方式是一种电子设备，该电子设备包括:上述实施方式中的任一个的氧化物半导体、上述半导体装置、上述显示装置或上述显示模块；以及操作键或电池。
[0024] 通过本发明的一个实施方式，能够提供一种新颖的氧化物半导体。通过本发明的一个实施方式，能够提供一种电特性良好的半导体装置。另外，能够提供一种可靠性高的半导体装置。另外，能够提供一种具有新颖结构的半导体装置。另外，能够提供一种具有新颖结构的显示装置。
[0025] 注意，这些效果的记载不妨碍其他效果的存在。本发明的一个实施方式并不需要实现所有上述效果。其他目的从说明书、附图以及权利要求书等的记载中是显然而易见的，并且所述描述中抽出。
附图说明
[0026] 图1A和图1B是氧化物半导体的结构的示意图。图2A和图2B是氧化物半导体的结构的示意图。
图3A和图3B是氧化物半导体的结构的示意图。
图4A和图4B是氧化物半导体的结构的示意图。
图5说明氧化物半导体的原子个数比。
图6A和图6B说明溅射装置。
图7A和图7B说明溅射装置。
图8A至图8C说明溅射装置。
图9A和图9B说明溅射装置。
图10是示出成膜装置的一个例子的俯视图。
图11A至图11C是示出成膜装置的一个例子的截面图。
图12A至图12C说明一个实施方式的晶体管的俯视图及截面结构。
图13A至图13C说明一个实施方式的晶体管的俯视图及截面结构。
图14A至图14C说明一个实施方式的晶体管的俯视图及截面结构。
图15A至图15C说明一个实施方式的晶体管的俯视图及截面结构。
图16A至图16C说明一个实施方式的晶体管的俯视图及截面结构。
图17A至图17C说明一个实施方式的晶体管的俯视图及截面结构。
图18A至图18C说明一个实施方式的晶体管的俯视图及截面结构。
图19A至图19E说明一个实施方式的晶体管的制造方法的例子。
图20A至图20D说明一个实施方式的晶体管的制造方法的例子。
图21A至图21C说明一个实施方式的晶体管的制造方法的例子。
图22A至图22C说明一个实施方式的晶体管的制造方法的例子。
图23说明一个实施方式的半导体装置的截面结构。
图24说明一个实施方式的半导体装置的截面结构。
图25说明一个实施方式的半导体装置的截面结构。
图26说明一个实施方式的半导体装置的截面结构。
图27说明一个实施方式的半导体装置的截面结构。
图28说明一个实施方式的半导体装置的截面结构。
图29A和图29B都说明一个实施方式的半导体装置的截面结构。
图30A和图30B是一个实施方式的半导体装置的电路图。
图31A和图31B说明一个实施方式的半导体装置的截面结构。
图32A和图32B说明一个实施方式的半导体装置的电路图及截面结构。
图33说明一个实施方式的半导体装置的截面结构。
图34是示出本发明的一个实施方式的存储装置的电路图。
图35是示出本发明的一个实施方式的存储装置的电路图。
图36A至图36C是说明本发明的一个实施方式的电路图及时序图。
图37A至图37C是说明本发明的一个实施方式的图表及电路图。
图38A和图38B是说明本发明的一个实施方式的电路图及时序图。
图39A和图39B是说明本发明的一个实施方式的电路图及时序图。
图40A至图40E是说明本发明的一个实施方式的方框图、电路图及波形图。
图41A和图41B是说明本发明的一个实施方式的电路图及时序图。
图42A和图42B都是说明本发明的一个实施方式的电路图。
图43A至图43C都是说明本发明的一个实施方式的电路图。
图44A和图44B都是说明本发明的一个实施方式的电路图。
图45A至图45C都是说明本发明的一个实施方式的电路图。
图46A和图46B都是说明本发明的一个实施方式的电路图。
图47是示出本发明的一个实施方式的半导体装置的方框图。
图48是示出本发明的一个实施方式的半导体装置的电路图。
图49A和图49B都是示出本发明的一个实施方式的半导体装置的俯视图。
图50A和图50B是示出本发明的一个实施方式的半导体装置的方框图。
图51A和图51B都是示出本发明的一个实施方式的半导体装置的截面图。
图52是示出本发明的一个实施方式的半导体装置的截面图。
图53A和图53B是示出本发明的一个实施方式的半导体装置的俯视图。
图54A和图54B是说明本发明的一个实施方式的流程图及说明半导体装置的立体图。
图55A至图55F都是示出本发明的一个实施方式的电子设备的立体图。
图56是一个实施例的样品的截面的EDX面分析图像。
图57A和图57B是一个实施例的样品的截面的BF-STEM图像。
图58A和图58B示出一个实施例的样品的XRD测定结果及XRD分析位置。
图3A和图3B是氧化物半导体的结构的示意图。
图4A和图4B是氧化物半导体的结构的示意图。
图5说明氧化物半导体的原子个数比。
图6A和图6B说明溅射装置。
图7A和图7B说明溅射装置。
图8A至图8C说明溅射装置。
图9A和图9B说明溅射装置。
图10是示出成膜装置的一个例子的俯视图。
图11A至图11C是示出成膜装置的一个例子的截面图。
图12A至图12C说明一个实施方式的晶体管的俯视图及截面结构。
图13A至图13C说明一个实施方式的晶体管的俯视图及截面结构。
图14A至图14C说明一个实施方式的晶体管的俯视图及截面结构。
图15A至图15C说明一个实施方式的晶体管的俯视图及截面结构。
图16A至图16C说明一个实施方式的晶体管的俯视图及截面结构。
图17A至图17C说明一个实施方式的晶体管的俯视图及截面结构。
图18A至图18C说明一个实施方式的晶体管的俯视图及截面结构。
图19A至图19E说明一个实施方式的晶体管的制造方法的例子。
图20A至图20D说明一个实施方式的晶体管的制造方法的例子。
图21A至图21C说明一个实施方式的晶体管的制造方法的例子。
图22A至图22C说明一个实施方式的晶体管的制造方法的例子。
图23说明一个实施方式的半导体装置的截面结构。
图24说明一个实施方式的半导体装置的截面结构。
图25说明一个实施方式的半导体装置的截面结构。
图26说明一个实施方式的半导体装置的截面结构。
图27说明一个实施方式的半导体装置的截面结构。
图28说明一个实施方式的半导体装置的截面结构。
图29A和图29B都说明一个实施方式的半导体装置的截面结构。
图30A和图30B是一个实施方式的半导体装置的电路图。
图31A和图31B说明一个实施方式的半导体装置的截面结构。
图32A和图32B说明一个实施方式的半导体装置的电路图及截面结构。
图33说明一个实施方式的半导体装置的截面结构。
图34是示出本发明的一个实施方式的存储装置的电路图。
图35是示出本发明的一个实施方式的存储装置的电路图。
图36A至图36C是说明本发明的一个实施方式的电路图及时序图。
图37A至图37C是说明本发明的一个实施方式的图表及电路图。
图38A和图38B是说明本发明的一个实施方式的电路图及时序图。
图39A和图39B是说明本发明的一个实施方式的电路图及时序图。
图40A至图40E是说明本发明的一个实施方式的方框图、电路图及波形图。
图41A和图41B是说明本发明的一个实施方式的电路图及时序图。
图42A和图42B都是说明本发明的一个实施方式的电路图。
图43A至图43C都是说明本发明的一个实施方式的电路图。
图44A和图44B都是说明本发明的一个实施方式的电路图。
图45A至图45C都是说明本发明的一个实施方式的电路图。
图46A和图46B都是说明本发明的一个实施方式的电路图。
图47是示出本发明的一个实施方式的半导体装置的方框图。
图48是示出本发明的一个实施方式的半导体装置的电路图。
图49A和图49B都是示出本发明的一个实施方式的半导体装置的俯视图。
图50A和图50B是示出本发明的一个实施方式的半导体装置的方框图。
图51A和图51B都是示出本发明的一个实施方式的半导体装置的截面图。
图52是示出本发明的一个实施方式的半导体装置的截面图。
图53A和图53B是示出本发明的一个实施方式的半导体装置的俯视图。
图54A和图54B是说明本发明的一个实施方式的流程图及说明半导体装置的立体图。
图55A至图55F都是示出本发明的一个实施方式的电子设备的立体图。
图56是一个实施例的样品的截面的EDX面分析图像。
图57A和图57B是一个实施例的样品的截面的BF-STEM图像。
图58A和图58B示出一个实施例的样品的XRD测定结果及XRD分析位置。
具体实施方式
[0027] 下面，参照附图对实施方式进行说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
[0028] 在附图中，为了明确起见，有时夸大表示大小、层的厚度或区域。因此，本发明的实施方式并不一定限定于上述尺寸。此外，附图示意性地示出理想的例子，因此本发明的实施方式不局限于附图所示的形状或数值。
[0029] 本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而使用的，而不是为了在数目方面上进行限定的。
[0030] 在本说明书中，为了方便起见，使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在本说明书中使用的词句，可以根据情况适当地说明。
[0031] 在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够通过沟道区域流过漏极与源极之间。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
[0032] 例如，在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书等中，“源极”和“漏极”可以互相调换。
[0033] 在本说明书等中，“电连接”包括构成要素通过“具有某种电作用的元件”连接在一起的情况。“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、具有各种功能的元件。
[0035] 在本说明书等中，在利用附图说明本发明的方式的记载中，有时由相同的符号表示在不同的附图中的相同构成要素。
[0036] 在本说明书等中，“平行”是指两条直线之间形成的角度为-10°以上且10°以下的状态，因此也包括该角度为-5°以上且5°以下的状态。此外，“大致平行”是指两条直线之间形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线之间形成的角度为80°以上且100°以下的状态，因此也包括85°以上且95°以下的角度的状态。此外，“大致垂直”是指两条直线之间形成的角度为60°以上且120°以下的状态。
[0037] 在本说明书等中，根据情况，可以互相调换“膜”和“层”。例如，有时可以将“导电层”变换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。
[0038] 注意，例如当导电性充分低时，有时“半导体”包括“绝缘体”的特性。此外，“半导体”和“绝缘体”的边境不太清楚，因此有时不能精确地区别“半导体”和“绝缘体”。由此，有时可以将本说明书中的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书中的“绝缘体”换称为“半导体”。
[0039] 实施方式1在本实施方式中，对本发明的一个实施方式的氧化物半导体进行说明。
[0041] 在此，考虑氧化物半导体包含铟、元素M及锌的情况。元素M为铝、镓、钇或锡等。或者，元素M可以为硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。此外，作为元素M也可以使用上述元素中的两种以上的组合。另外，将氧化物半导体中的铟、元素M及锌的原子个数比分别称为[In]、[M]、[Zn]。
[0042] <氧化物半导体的结构>图1A和图1B、图2A和图2B、图3A和图3B以及图4A和图4B示出本发明的氧化物半导体的示意图。
[0043] 图1A至图4B示出本发明的氧化物半导体的示意图。图1A、图2A、图3A及图4A都是氧化物半导体的顶面(这里称为a-b面方向)的示意图，图1B、图2B、图3B及图4B都是形成于衬底Sub上的氧化物半导体的截面(这里称为c轴方向)的示意图。
[0044] 图1A至图4B示出氧化物半导体形成在衬底上的例子，但是本发明的一个实施方式不局限于该例子。衬底与氧化物半导体之间也可以形成有基底膜或层间膜等绝缘膜或者氧化物半导体等其他的半导体膜。
[0045] 如图1A及图1B所示，本发明的氧化物半导体是具有区域A1与区域B1混合的结构的复合氧化物半导体。区域A1是[In]：[M]：[Zn]＝x：y：z(x＞0、y≥0、z≥0)的In较多的区域。另一方面，区域B1是[In]：[M]：[Zn]＝a：b：c(a＞0、b＞0、c＞0)的In较少的区域。
[0046] 在本说明书中，当区域A1中的In与元素M的原子个数比大于区域B1中的In与元素M的原子个数比时，区域A1具有比区域B1高的In浓度。因此，在本说明书中，也将区域A1称为In-rich区域，将区域B1称为In-poor区域。
[0047] 例如，区域A1的In浓度是区域B1的In浓度的1.1倍以上，优选为2倍至10倍。区域A1是至少含有In的氧化物，不需要必须含有元素M及Zn。
[0048] <原子个数比>下面说明本发明的一个实施方式的复合氧化物半导体所包含的元素的原子个数比。
[0049] 当本发明的氧化物半导体中的区域A1含有In、元素M及Zn时，各元素的原子个数比可以以图5的相图表示。将In、元素M及Zn的原子个数比表示为x:y:z。该原子个数比可以如图5中的坐标(x:y:z)表示。注意，在图5中没有示出氧原子的比率。
[0050] 在图5中，虚线对应于表示[In]:[M]:[Zn]＝(1+α):(1-α):1的原子个数比(-1≤α≤1)的线、表示[In]:[M]:[Zn]＝(1+α):(1-α):2的原子个数比的线、表示[In]:[M]:[Zn]＝(1+α):(1-α):3的原子个数比的线、表示[In]:[M]:[Zn]＝(1+α):(1-α):4的原子个数比的线及表示[In]:[M]:[Zn]＝(1+α):(1-α):5的原子个数比的线。
[0051] 点划线对应于表示[In]:[M]:[Zn]＝1:1:β的原子个数比(β≥0)的线、表示[In]:[M]:[Zn]＝1:2:β的原子个数比的线、表示[In]:[M]:[Zn]＝1:3:β的原子个数比的线、表示[In]:[M]:[Zn]＝1:4:β的原子个数比的线、表示[In]:[M]:[Zn]＝1:7:β的原子个数比的线、表示[In]:[M]:[Zn]＝2:1:β的原子个数比的线及表示[In]:[M]:[Zn]＝5:1:β的原子个数比的线。
[0052] 图5的具有[In]:[M]:[Zn]＝0:2:1或其附近的原子个数比的氧化物半导体有具有尖晶石型结晶结构的倾向。
[0053] 图5的区域A2示出区域A1所包含的铟、元素M及锌的原子个数比的优选范围的例子。另外，区域A2包括表示[In]:[M]:[Zn]＝(1+γ):0:(1-γ)(-1≤γ≤1)的原子个数比的线上的原子个数比。
[0054] 图5的区域B2示出区域B1所包含的铟、元素M及锌的原子个数比的优选范围的例子。区域B2包含[In]:[M]:[Zn]＝4:2:3至[In]:[M]:[Zn]＝4:2:4.1及其附近的原子个数比。该附近包含[In]:[M]:[Zn]＝5:3:4的原子个数比。区域B2包含[In]:[M]:[Zn]＝5:1:6及其附近的原子个数比。
[0055] In浓度高的区域A2呈现比区域B2高的导电性，因而具有提高载流子迁移率(场效应迁移率)的功能。因此，使用具有区域A1的氧化物半导体的晶体管的通态电流及载流子迁移率得到提高。
[0056] 另一方面，In浓度低的区域B2呈现比区域A2低的导电性，因而具有降低泄漏电流的功能。因此，使用具有区域B1的氧化物半导体的晶体管的关态电流得到降低。
[0057] 在本发明的氧化物半导体中，区域A1和区域B1形成复合体。也就是说，区域A1中容易发生载流子迁移，区域B1中不容易发生载流子迁移。因此，本发明的氧化物半导体可以被用作载流子迁移率高、开关特性极高且半导体特性良好的材料。
[0058] 在一个例子中，如图1A所示，区域A1在a-b面方向上基本以近似圆形的形状形成。此外，如图1B所示，区域A1在c轴方向上基本以近似椭圆形的形状形成。因此，区域A1为岛形并可以以被区域B1立体地围绕的状态存在。也就是说，区域A1被区域B1包围。
[0059] 如图1A及图1B所示，区域A1不均匀地分布在区域B1中。因此，可能存在有彼此连接的多个区域A1。也就是说，有时多个区域A1可能具有在a-b面方向上圆重叠的形状或者在c轴方向上椭圆的端部彼此连结的形状。当所有的区域A1都在a-b面方向上连结时，晶体管的开关特性，例如，晶体管的关态电流上升。因此，优选如图1A和图1B所示地使区域A1散在于区域B1内。
[0060] 区域A1的散在比例可以通过改变复合氧化物半导体的形成条件或者组成而调节。例如，可以形成图2A和图2B所示的区域A1的比例低的复合氧化物半导体或图3A和图3B所示的区域A1的比例高的复合氧化物半导体。本发明的复合氧化物半导体不一定需要区域A1相对于区域B1的比例低。在区域A1的比例非常高的复合氧化物半导体中，根据观察范围，有时区域B1形成在区域A1中。
[0061] 例如，区域A1的岛形的大小可以通过改变复合氧化物半导体的形成条件或者组成而适当地调节。虽然在图1A至图3B的示意图中岛形区域具有各种大小，但是有时如图4A和图4B所示那样散在有大小大致相同的区域A1。
[0062] 有时观察不到区域A1与区域B1的明确的界面。区域A1及区域B1的大小可以利用EDX面分析而得到。例如，有时截面EDX面分析图像中的区域A1的厚度(也称为直径)为0.1nm以上且5nm以下或0.3nm以上且3nm以下。区域A1的厚度优选为0.1nm以上且1nm以下。
[0063] 如此，本发明的一个实施方式的氧化物半导体是混在有区域A1和区域B1的复合氧化物半导体，并且区域A1与区域B1具有不同且互补的功能。例如，当本发明的一个实施方式的氧化物半导体为作为元素M使用Ga的In-Ga-Zn氧化物(以下，称为IGZO)时，可以将该氧化物半导体称为complementary IGZO(简称：C/IGZO)。
[0064] 另一方面，例如当以层状层叠有区域A1与区域B1时，区域A1与区域B1之间不具有相互作用或者不容易发生相互作用，所以有时区域A1的功能与区域B1的功能分别独立地发挥。此时，即使载流子迁移率因区域A1得到提高，也有时晶体管的关态电流变高。因此，在使用上述复合氧化物半导体或C/IGZO的情况下，可以同时得到实现高载流子迁移率的功能以及实现极良好的开关特性的功能。这是通过使用本发明的复合氧化物半导体而获得的优异效果。
[0065] 当利用溅射装置形成氧化物半导体时，所形成的膜具有与靶材稍微不同的原子个数比。尤其是锌，根据成膜时的衬底温度，所形成的膜中的[Zn]的原子个数比有可能小于靶材的[Zn]的原子个数比。
[0066] 本发明的一个实施方式的复合氧化物半导体的特性不是仅由原子个数比而决定的。因此，图示的区域示出复合氧化物半导体的区域A1及区域B1的优选原子个数比，其界面不明确。
[0067] 氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体的例子，有c轴取向结晶氧化物半导体(c-axis aligned crystalline oxide semiconductor:CAAC-OS)、多晶氧化物半导体、纳米晶氧化物半导体(nanocrystalline oxide semiconductor:nc-OS)、a-like OS(amorphous-like oxide semiconductor)以及非晶氧化物半导体。
[0068] CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结，其结晶结构具有畸变。
[0069] 在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)具有周期性原子排列。在nc-OS中，在不同的纳米晶之间没有结晶取向的规律性。因此，观察不到膜整体的取向性。所以，根据分析方法，有时不能区别nc-OS与a-like OS或非晶氧化物半导体。
[0070] a-like OS具有介于nc-OS与非晶氧化物半导体之间的结构。a-like OS包含空洞或低密度区域。也就是说，与nc-OS及CAAC-OS相比，a-like OS具有不稳定的结构。
[0071] 氧化物半导体具有各种结构及各种特性。本发明的氧化物半导体也可以是包括非晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上的复合氧化物半导体。
[0072] 例如，区域A1优选为非单晶。区域B1优选具有CAAC-OS、多晶氧化物半导体和nc-OS等区域中的至少一个。区域A1和区域B1也可以具有不同的结晶。
[0073] <具有氧化物半导体的晶体管>接着，说明将上述氧化物半导体用于晶体管的情况。
[0074] 当将上述复合氧化物半导体用于晶体管时，该晶体管可以具有高载流子迁移率及极高开关特性。另外，该晶体管可以具有高可靠性。
[0075] 优选将载流子密度低的氧化物半导体用于晶体管。例如，使用载流子密度低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3且为1×10-9/cm3以上的氧化物半导体。
[0077] 被氧化物半导体中的陷阱能级俘获的电荷直到释放需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成有沟道区域的晶体管具有不稳定的电特性。
[0078] 为了获得晶体管的稳定电特性，降低氧化物半导体中的杂质浓度是有效的。此外，为了降低氧化物半导体中的杂质浓度，优选降低该氧化物半导体附近的膜中的杂质浓度。作为杂质的例子，有氢、氮、碱金属、碱土金属、铁、镍、硅。
[0079] 在此，说明氧化物半导体中的各杂质的影响。
[0080] 在氧化物半导体包含第14族元素之一的硅或碳时，形成缺陷能级。因此，氧化物半导体中及氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：secondary ion mass spectrometry)测得的浓度)为2×1018atoms/cm3以下，优选为2×
1017atoms/cm3以下。
1017atoms/cm3以下。
[0081] 当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而产生载流子。因此，包括包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选降低氧化物半导体中的碱金属或碱土金属的浓度。具体而言，利用SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
[0082] 当氧化物半导体包含氮时，产生作为载流子的电子，并载流子密度增加，由此氧化物半导体容易成为n型。因此，包括含有氮的氧化物半导体的晶体管容易具有常开启型特性。因此，优选尽可能地减少氧化物半导体中的氮，例如，利用SIMS测得的氮浓度为小于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
[0083] 包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时发生氧缺陷(Vo)。当氢进入该氧缺陷(Vo)时，有时引起产生作为载流子的电子。另外，有时氢的一部分与键合于金属原子的氧键合，而产生作为载流子的电子。因此，包括包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，利用SIMS测得的氢浓度为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低18 3 18 3
于5×10 atoms/cm，进一步优选低于1×10 atoms/cm。
于5×10 atoms/cm，进一步优选低于1×10 atoms/cm。
[0084] 通过将氧引入氧化物半导体中，可以降低氧化物半导体中的氧缺陷(Vo)。换言之，当氧化物半导体中的氧缺陷(Vo)被氧填补时，氧缺陷(Vo)消失。因此，通过使氧扩散到氧化物半导体中，可以减少晶体管的氧缺陷(Vo)，从而可以提高晶体管的可靠性。
[0085] 作为将氧引入氧化物半导体的方法，例如，以与氧化物半导体接触的方式设置包含超过化学计量组成的氧的氧化物。也就是说，在上述氧化物中，优选形成包含超过化学计量组成的氧的区域(以下，也称为氧过剩区域)。尤其是，当将氧化物半导体用于晶体管时，通过对晶体管附近的基底膜或层间膜等中设置具有氧过剩区域的氧化物，可以降低晶体管的氧缺陷，由此可以提高可靠性。
[0086] 当将杂质浓度被充分降低的氧化物半导体用于晶体管的沟道形成区域时，该晶体管可以具有稳定的电特性。
[0088] 优选在室温以上且低于140℃的温度下形成氧化物半导体。注意，室温不单指没有进行温度控制的情况，还包括进行温度控制的情况。
[0089] 作为溅射气体，适当地使用稀有气体(典型的有氩)、氧或者稀有气体和氧的混合气体。当使用混合气体时，相对于稀有气体的氧比率为5％以上且30％以下，优选为7％以上且20％以下。
[0090] 当溅射气体含有氧时，在形成氧化物半导体的同时可以对氧化物半导体下方的膜添加氧，而可以形成氧过剩区域。另外，需要提高溅射气体的纯度。例如，当作为溅射气体(即，氧气体或氩气体)使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体时，可以尽可能地防止水分等混入氧化物半导体。
[0091] 在通过溅射法形成氧化物半导体的情况下，优选使用低温泵等吸附式真空抽气泵将溅射装置中的腔室抽空到高真空状态(抽空到5×10-7Pa至1×10-4Pa左右)以尽可能地去除对氧化物半导体作为杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止气体的倒流，尤其是包含碳或氢的气体从抽气系统倒流到腔室内。
[0092] 作为靶材，可以使用In-Ga-Zn金属氧化物靶材。例如，优选使用原子个数比为[In]:[Ga]:[Zn]＝4:2:4.1、[In]:[Ga]:[Zn]＝5:1:6或其附近的金属氧化物靶材。
[0093] 在溅射装置中，也可以使靶材旋转或移动。例如，通过在进行成膜时使磁铁单元在上下和/或左右方向上摆动，可以形成本发明的复合氧化物半导体。例如，可以以0.1Hz以上且1kHz以下的拍子(也可以说节奏、脉冲、频率、周期或循环等)旋转或移动靶材。或者，可以以0.1Hz以上且1kHz以下的拍子摇动磁铁单元。关于溅射装置的详细情况将在后面的实施方式中进行说明。
[0094] 例如，通过如下方式可以形成本发明的氧化物半导体：使用氧比率为10％左右的氧和稀有气体的混合气体；衬底温度为130℃；在进行成膜时摇动原子个数比为[In]：[Ga]：[Zn]＝4：2：4.1的In-Ga-Zn金属氧化物靶材。
[0095] 首先，在成膜室中，使稀有气体或氧气体电离成阳离子和电子而形成等离子体。等离子体中的阳离子因施加到靶材架上的电位而朝着靶材加速。当阳离子碰撞到In-Ga-Zn金属氧化物靶材时生成溅射粒子，该溅射粒子沉积在衬底上。
[0096] 当阳离子碰撞In-Ga-Zn金属氧化物靶材时，其相对原子质量低于In的Ga及Zn先被从靶材中弹出。被弹出的In、Ga及Zn与氧键合，然后沉积在衬底上，由此形成区域B1。此时，In在靶材表面上偏析出。
[0097] 接着，在靶材表面上偏析出的In以如多个粒子那样的结构被从靶材弹出。具有多个粒子那样的结构的偏析的In与氧键合，先是碰撞到形成的区域B1，扩展成近似圆的形状，由此沉积成岛形的区域A1。由于偏析的In被弹出，所以靶材表面的In、Ga、Zn以接近原来的原子个数比的状态存在。
[0098] 当阳离子再次与靶材碰撞时，其相对原子质量低于In的Ga及Zn被先从靶材弹出。此时，In在靶材表面上偏析出。区域B1重复地沉积在之前形成的区域B1及区域A1上，由此以夹着区域A1的方式形成区域B1。
[0099] 此外，在靶材表面的一个区域中，In偏析出，而在靶材表面的另一区域中，偏析的In被弹出。也就是说，In的偏析机理及偏析的In被弹出的机理同时发生，由此形成区域A1被区域B1包围的不规则的偏在结构。
[0100] 可以认为在上述成膜模型之后形成了如图1A和图1B、图2A和图2B、图3A和图3B或者图4A和图4B所示的区域A1和区域B1混在的复合氧化物半导体。
[0101] 在本发明的氧化物半导体中，具有区域A2所示的原子个数比且In较多的区域A1及具有区域B2所示的原子个数比且In较少的区域B1混在而形成复合氧化物半导体。也就是说，区域A1中容易发生载流子迁移而区域B1中不容易发生载流子迁移。因此，本发明的氧化物半导体可以被用作载流子迁移率高、开关特性极高且半导体特性良好的材料。
[0102] 本实施方式所示的结构可以与其他实施方式及实施例所示的结构适当地组合。
[0103] 实施方式2在本实施方式中，参照图6A和图6B、图7A和图7B、图8A至图8C、图9A和图9B、图10以及图
11A至图11C对能够形成本发明的一个实施方式的氧化物的溅射装置及成膜装置进行说明。
为了便于理解或便于说明成膜时的工作，下面对在假设上配置有衬底及靶材等的溅射装置进行说明。注意，衬底及靶材等是使用者设置的，所以本发明的一个实施方式的溅射装置不一定需要包括衬底及靶材。
11A至图11C对能够形成本发明的一个实施方式的氧化物的溅射装置及成膜装置进行说明。
为了便于理解或便于说明成膜时的工作，下面对在假设上配置有衬底及靶材等的溅射装置进行说明。注意，衬底及靶材等是使用者设置的，所以本发明的一个实施方式的溅射装置不一定需要包括衬底及靶材。
[0104] <溅射装置>作为溅射装置的例子，有平行板型溅射装置及对向靶材式溅射装置。注意，可以将使用平行板型溅射装置的成膜称为平行电极溅射(parallel electrode sputtering：PESP)，另外，还可以将使用对向靶材式溅射装置的成膜称为气相沉积溅射(vapor deposition sputtering：VDSP)。
[0105] [平行板型溅射装置(PESP)]首先，对平行板型溅射装置进行说明。图6A是平行板型溅射装置的成膜室601的截面图。图6A的成膜室601包括靶材架620、垫板610、靶材600、磁铁单元630、衬底架670。此外，靶材600配置在垫板610上。垫板610配置在靶材架620上。磁铁单元630隔着垫板610配置在靶材600下。衬底架670与靶材600面对。此外，在本说明书中，磁铁单元是指多个磁铁的组合。
“磁铁单元”也可以被称为“阴极”、“阴极磁铁”、“磁力构件”、“磁力零件”等。磁铁单元630包括磁铁630N、磁铁630S、磁铁架632。此外，在磁铁单元630中，磁铁630N及磁铁630S配置在磁铁架632上。磁铁630N与磁铁630S间隔开。当将衬底660搬入成膜室601时，衬底660设置在衬底架670上。
“磁铁单元”也可以被称为“阴极”、“阴极磁铁”、“磁力构件”、“磁力零件”等。磁铁单元630包括磁铁630N、磁铁630S、磁铁架632。此外，在磁铁单元630中，磁铁630N及磁铁630S配置在磁铁架632上。磁铁630N与磁铁630S间隔开。当将衬底660搬入成膜室601时，衬底660设置在衬底架670上。
[0107] 靶材600被固定于垫板610。例如，可以使用包含铟等低熔点金属的粘合构件将靶材600固定于垫板610。
[0108] 图6A示出由磁铁单元630形成的磁力线680a及磁力线680b。
[0110] 磁力线680b为在离磁铁单元630顶面有垂直距离d的平面中形成水平磁场的磁力线之一。垂直距离d例如为0mm以上且20mm以下或者5mm以上且15mm以下。
[0111] 在此，通过使用磁力大的磁铁630N及磁力大的磁铁630S，可以在衬底660的顶面附近产生大磁场。具体而言，衬底660顶面附近的水平磁场的磁通密度可以为10G以上且100G以下，优选为15G以上且60G以下，更优选为20G以上且40G以下。
[0112] 注意，水平磁场的磁通密度可以为垂直磁场的磁通密度为0G时测得的值。
[0113] 通过将成膜室601中的磁场的磁通密度设定为上述范围，可以形成高密度且高结晶性的氧化物。所形成的氧化物几乎不包含多种结晶相，而具有实质上单一的结晶相。
[0114] 图6B是磁铁单元630的俯视图。在磁铁单元630中，将圆形或大致圆形的磁铁630N及圆形或大致圆形的磁铁630S固定在磁铁架632。磁铁单元630可以以磁铁单元630的顶面的中央的法线向量或磁铁单元630的顶面的大致中央的法线向量为旋转轴而旋转。例如，磁铁单元630可以以0.1Hz以上且1kHz以下的拍子(也可以说节奏、脉冲、频率、周期或循环等)旋转。
[0115] 因此，靶材600上的磁场强的区域随着磁铁单元630的旋转变化。磁场强的区域为高密度等离子体区域，所以该区域的附近容易发生靶材600的溅射。例如，在磁场强的区域被固定时，只使用靶材600的特定区域。相比之下，如图6B所示，当使磁铁单元630旋转时，靶材600与衬底660之间生成等离子体640，由此可以均匀地使用靶材600。通过使磁铁单元630旋转，可以形成具有均匀厚度及均匀质量的膜。
[0116] 通过使磁铁单元630旋转，也可以改变衬底660顶面的磁力线的方向。
[0117] 虽然在本例子中使磁铁单元630旋转，但是本发明的一个实施方式不局限于该例子。例如，也可以在上下和/或左右方向上摇动磁铁单元630。例如，可以以0.1Hz以上且1kHz以下的拍子摇动磁铁单元630。或者，也可以使靶材600旋转或移动。例如，可以以0.1Hz以上且1kHz以下的拍子使靶材600旋转或移动。或者，通过使衬底660旋转，也可以相对地改变衬底660顶面的磁力线的方向。或者，也可以组合上述方法。
[0118] 成膜室601也可以在垫板610的内部或下部具有水路。通过使流体(空气、氮、稀有气体、水、油等)流过该水路，可以抑制在进行溅射时靶材600的温度上升所引起的放电异常或者构件的变形所引起的成膜室601的损伤。此时，优选用粘合构件将垫板610与靶材600接合在一起，因为冷却性能得到提高。
[0119] 优选在靶材架620与垫板610之间设置垫片，此时杂质不容易从外部或水路等侵入成膜室601。
[0120] 在磁铁单元630中，以使靶材600一侧的表面具有相反极性的方式配置磁铁630N及磁铁630S。在此说明磁铁630N的靶材600一侧的极性为N极，且磁铁630S的靶材600一侧的极性为S极的情况。注意，磁铁单元630中的磁铁及极性的配置不局限于在此说明的配置或图6A所示的配置。
[0121] 在进行成膜时，施加到与靶材架620连接的端子V1的电位V1例如比施加到与衬底架670连接的端子V2的电位V2低。施加到与衬底架670连接的端子V2的电位V2例如为接地电位。施加到与磁铁架632连接的端子V3的电位V3例如为接地电位。注意，施加到端子V1、V2及V3的电位不局限于上述说明的电位。不一定需要对靶材架620、衬底架670和磁铁架632中的全部施加电位。例如，衬底架670也可以处于电浮动状态。虽然在图6A所示的例子中对与靶材架620连接的端子V1施加电位V1(即，采用DC溅射法)，但是本发明的一个实施方式不局限于此。例如，可以采用将频率为13.56MHz或27.12MHz等高频电源连接到靶材架620的所谓的RF溅射法。
[0122] 图6A示出不使垫板610及靶材架620与磁铁单元630及磁铁架632电连接的例子，但是电连接不局限于此。例如，垫板610及靶材架620也可以与磁铁单元630及磁铁架632电连接，并且垫板610、靶材架620、磁铁单元630及磁铁架632也可以具有相同电位。
[0123] 为了提高所得到的氧化物的结晶性，也可以提高衬底660的温度。通过提高衬底660的温度，可以促进衬底660顶面的溅射粒子的迁移。因此，可以形成密度更高且结晶性更高的氧化物。例如，衬底660的温度为100℃以上且450℃以下，优选为150℃以上且400℃以下，更优选为170℃以上且350℃以下。
[0124] 当成膜气体中的氧分圧过高时，容易形成包含多种结晶相的氧化物，因此优选作为成膜气体使用氩等稀有气体(稀有气体的其他例子是氦、氖、氪、氙)与氧的混合气体。例如，在成膜气体整体中的氧比率低于50vol％，优选为33vol％以下，更优选为20vol％以下，进一步优选为15vol％以下。
[0125] 靶材600与衬底660之间的垂直距离为10mm以上且600mm以下，优选为20mm以上且400mm以下，更优选为30mm以上且200mm以下，进一步优选为40mm以上且100mm以下。通过在上述范围内使靶材600与衬底660之间的垂直距离较小，有时可以抑制溅射粒子到达衬底
660之前能量降低。通过在上述范围内使靶材600与衬底660之间的垂直距离较大，有时可以使溅射粒子入射到衬底660时的方向接近于垂直，因此可以减轻溅射粒子的碰撞所导致的衬底660的损伤。
660之前能量降低。通过在上述范围内使靶材600与衬底660之间的垂直距离较大，有时可以使溅射粒子入射到衬底660时的方向接近于垂直，因此可以减轻溅射粒子的碰撞所导致的衬底660的损伤。
[0126] 图7A示出与图6A不同的成膜室的例子。
[0127] 图7A的成膜室601包括靶材架620a、靶材架620b、垫板610a、垫板610b、靶材600a、靶材600b、磁铁单元630a、磁铁单元630b、构件642、衬底架670。靶材600a配置在垫板610a上。垫板610a配置在靶材架620a上。磁铁单元630a隔着垫板610a配置在靶材600a下。靶材600b配置在垫板610b上。垫板610b配置在靶材架620b上。磁铁单元630b隔着垫板610b配置在靶材600b下。
[0128] 磁铁单元630a包括磁铁630N1、磁铁630N2、磁铁630S、磁铁架632。在磁铁单元630a中，磁铁630N1、磁铁630N2及磁铁630S配置在磁铁架632上。磁铁630N1及磁铁630N2与磁铁630S间隔开。磁铁单元630b具有与磁铁单元630a相同的结构。在将衬底660搬入成膜室601时，将衬底660设置于衬底架670上。
[0129] 靶材600a、垫板610a及靶材架620a与靶材600b、垫板610b及靶材架620b由构件642隔开。构件642优选为绝缘体。但是，构件642也可以为导电体或半导体。构件642也可以为其表面被绝缘体覆盖的导电体或半导体。
[0130] 靶材架620a与垫板610a由螺钉(例如，螺栓)被彼此固定，并具有相同电位。靶材架620a具有隔着垫板610a支撑靶材600a的功能。靶材架620b与垫板610b由螺钉(例如，螺栓)被彼此固定，并具有相同电位。靶材架620b具有隔着垫板610b支撑靶材600b的功能。
[0131] 垫板610a具有固定靶材600a的功能。垫板610b具有固定靶材600b的功能。
[0132] 图7A示出由磁铁单元630a形成的磁力线680a及磁力线680b。
[0133] 磁力线680a为形成靶材600a顶面附近的水平磁场的磁力线之一。靶材600a顶面附近例如相当于从靶材600a的垂直距离为0mm以上且10mm以下，尤其是0mm以上且5mm以下的区域。
[0134] 磁力线680b为在离磁铁单元630a顶面有垂直距离d的平面中形成水平磁场的磁力线之一。垂直距离d例如为0mm以上且20mm以下或者5mm以上且15mm以下。
[0135] 在此，通过使用磁力大的磁铁630N1、磁力大的磁铁630N2及磁力大的磁铁630S，可以在衬底660的顶面附近产生大磁场。具体而言，衬底660顶面附近的水平磁场的磁通密度可以为10G以上且100G以下，优选为15G以上且60G以下，更优选为20G以上且40G以下。
[0136] 通过将成膜室601中的磁场的磁通密度设定为上述范围，可以形成高密度且高结晶性的氧化物。所形成的氧化物几乎不包含多种结晶相，而具有实质上单一的结晶相。
[0137] 磁铁单元630b形成与磁铁单元630a所形成的磁力线相同的磁力线。
[0138] 图7B是磁铁单元630a及630b的俯视图。在磁铁单元630a中，将方形或大致方形的磁铁630N1、方形或大致方形的磁铁630N2及方形或大致方形的磁铁630S固定在磁铁架632上。如图7B所示可以在左右方向上摇动磁铁单元630a。例如，可以以0.1Hz以上且1kHz以下的拍子摇动磁铁单元630a。
[0139] 因此，靶材600a上的磁场强的区域随着磁铁单元630a的摆动变化。磁场强的区域为高密度等离子体区域，所以该区域的附近容易发生靶材600a的溅射。例如，在磁场强的区域被固定时，只使用靶材600a的特定区域。相比之下，如图7B所示，当使磁铁单元630a摆动时，靶材600a与衬底660之间生成等离子体640，由此可以均匀地使用靶材600a。通过使磁铁单元630a摆动，可以形成具有均匀厚度及均匀质量的膜。
[0140] 通过使磁铁单元630a摆动，也可以改变衬底660附近的磁力线的状态。磁铁单元630b也是相同的。
[0141] 虽然在本例子中使磁铁单元630a及磁铁单元630b摆动，但是本发明的一个实施方式不局限于该例子。例如，也可以使磁铁单元630a及磁铁单元630b旋转。例如，可以以0.1Hz以上且1kHz以下的拍子使磁铁单元630a及磁铁单元630b旋转。或者，也可以使靶材600旋转或移动。例如，可以以0.1Hz以上且1kHz以下的拍子使靶材600旋转或移动。或者，通过使衬底660旋转，可以相对地改变衬底660的顶面的磁力线的状态。或者，也可以组合上述方法。
[0142] 成膜室601也可以在垫板610a及垫板610b的内部或下部具有水路。通过使流体(空气、氮、稀有气体、水、油等)流过水路，可以抑制在进行溅射时靶材600a及靶材600b的温度上升所引起的放电异常或者构件的变形所引起的成膜室601的损伤。此时，优选用粘合构件将垫板610a与靶材600a接合在一起，因为冷却性能得到提高。此外，优选用粘合构件将垫板610b与靶材600b接合在一起，因为冷却性能得到提高。
[0143] 优选在靶材架620a与垫板610a之间设置垫片，此时杂质不容易从外部或水路等侵入成膜室601。优选在靶材架620b与垫板610b之间设置垫片，此时杂质不容易从外部或水路等侵入成膜室601。
[0144] 在磁铁单元630a中，以使靶材600a一侧的表面具有相反极性的方式配置磁铁630N1、磁铁630N2及磁铁630S。在此说明磁铁630N1、磁铁630N2的靶材600a一侧的极性为N极，且磁铁630S的靶材600a一侧的极性为S极的情况。注意，磁铁单元630a中的磁铁及极性的配置不局限于在此说明的配置或图7A所示的配置。磁铁单元630b也是相同的。
[0145] 在进行成膜时，可以将施加在连接于靶材架620a的端子V1的电位与施加在连接于靶材架620b的端子V4的电位交替地切换为高电平和低电平。当施加在端子V1的电位为高电平和低电平中的一个时，施加在端子V4的电位为高电平和低电平中的另一个。施加到与衬底架670连接的端子V2的电位例如为接地电位。施加到与磁铁架632连接的端子V3的电位例如为接地电位。注意，施加到端子V1、V2、V3及V4的电位不局限于上述说明的电位。不一定需要对靶材架620a、靶材架620b、衬底架670和磁铁架632中的全部施加电位。例如，衬底架670也可以处于电浮动状态。在图7A所示的例子中将施加在连接于靶材架620a的端子V1的电位与施加在连接于靶材架620b的端子V4的电位交替地切换为高电平和低电平(即，AC溅射法)，但是本发明的一个实施方式不局限于此。
[0146] 图7A示出不使垫板610a及靶材架620a与磁铁单元630a及磁铁架632电连接的例子，但是电连接不局限于此。例如，垫板610a及靶材架620a也可以与磁铁单元630a及磁铁架632电连接，并且垫板610a、靶材架620a、磁铁单元630a及磁铁架632也可以具有相同电位。
还示出不使垫板610b及靶材架620b与磁铁单元630b及磁铁架632电连接的例子，但是电连接不局限于此。例如，垫板610a及靶材架620b也可以与磁铁单元630b及磁铁架632电连接，并且垫板610b、靶材架620b、磁铁单元630b及磁铁架632也可以具有相同电位。
还示出不使垫板610b及靶材架620b与磁铁单元630b及磁铁架632电连接的例子，但是电连接不局限于此。例如，垫板610a及靶材架620b也可以与磁铁单元630b及磁铁架632电连接，并且垫板610b、靶材架620b、磁铁单元630b及磁铁架632也可以具有相同电位。
[0147] 为了提高所得到的氧化物的结晶性，也可以提高衬底660的温度。通过提高衬底660的温度，可以促进衬底660顶面的溅射粒子的迁移。因此，可以形成密度更高且结晶性更高的氧化物。例如，衬底660的温度为100℃以上且450℃以下，优选为150℃以上且400℃以下，更优选为170℃以上且350℃以下。
[0148] 当成膜气体中的氧分圧过高时，容易形成包含多种结晶相的氧化物，因此优选作为成膜气体使用氩等稀有气体(稀有气体的其他例子是氦、氖、氪、氙)与氧的混合气体。例如，在成膜气体整体中的氧比率低于50vol％，优选为33vol％以下，更优选为20vol％以下，进一步优选为15vol％以下。
[0149] 靶材600a与衬底660之间的垂直距离为10mm以上且600mm以下，优选为20mm以上且400mm以下，更优选为30mm以上且200mm以下，进一步优选为40mm以上且100mm以下。通过在上述范围内使靶材600a与衬底660之间的垂直距离较小，有时可以抑制溅射粒子到达衬底
660之前能量降低。通过在上述范围内使靶材600a与衬底660之间的垂直距离较大，有时可以使溅射粒子入射到衬底660时的方向接近于垂直，因此可以减轻溅射粒子的碰撞所导致的衬底660的损伤。
660之前能量降低。通过在上述范围内使靶材600a与衬底660之间的垂直距离较大，有时可以使溅射粒子入射到衬底660时的方向接近于垂直，因此可以减轻溅射粒子的碰撞所导致的衬底660的损伤。
[0150] 靶材600b与衬底660之间的垂直距离为10mm以上且600mm以下，优选为20mm以上且400mm以下，更优选为30mm以上且200mm以下，进一步优选为40mm以上且100mm以下。通过在上述范围内使靶材600b与衬底660之间的垂直距离较小，有时可以抑制溅射粒子到达衬底
660之前能量降低。通过在上述范围内使靶材600b与衬底660之间的垂直距离较大，有时可以使溅射粒子入射到衬底660时的方向接近于垂直，因此可以减轻溅射粒子的碰撞所导致的衬底660的损伤。
660之前能量降低。通过在上述范围内使靶材600b与衬底660之间的垂直距离较大，有时可以使溅射粒子入射到衬底660时的方向接近于垂直，因此可以减轻溅射粒子的碰撞所导致的衬底660的损伤。
[0151] [对向靶材式溅射装置(VDSP)]接着，对对向靶材式溅射装置进行说明。图8A是对向靶材式溅射装置的成膜室的截面图。图8A所示的成膜室包括靶材600a、靶材600b、保持靶材600a的垫板610a、保持靶材600b的垫板610b、隔着垫板610a配置在靶材600a的背面的磁铁单元630a以及隔着垫板610b配置在靶材600b的背面的磁铁单元630b。衬底架670配置在靶材600a与靶材600b之间。衬底架
670配置于靶材600a与靶材600b相对的区域(也称为靶材间区域)的上侧。将衬底660搬入成膜室，然后将衬底660固定于衬底架670。
670配置于靶材600a与靶材600b相对的区域(也称为靶材间区域)的上侧。将衬底660搬入成膜室，然后将衬底660固定于衬底架670。
[0152] 如图8A所示，衬底架670配置于靶材间区域的上侧，但是也可以配置在该区域的下侧。或者，衬底架670也可以配置在该区域的上侧及下侧。通过在该区域的上侧及下侧配置衬底架670，可以对两个以上的衬底同时进行成膜，由此可以提高生产率。
[0153] 如图8A所示，用来施加电位的电源690和电源691连接于垫板610a和610b。优选使用对垫板610a和垫板610b交替地施加高电平电位和低电平电位的AC电源。虽然作为图8A所示的电源690和691使用AC电源，但是本发明的一个实施方式不局限于此。例如，可以使用RF电源、DC电源等作为电源690和691。或者，作为电源690和691也可以使用不同种类的电源。
[0154] 衬底架670优选连接于GND。衬底架670也可以处于浮动状态。
[0155] 图8B和图8C都示出沿图8A的沿着点划线A-B间的等离子体640的电位分布。图8B示出对垫板610a施加高电位且对垫板610b施加低电位时的电位分布。此时，阳离子向靶材600b加速前进。图8C示出对垫板610a施加低电位且对垫板610b施加高电位时的电位分布。
此时，阳离子向靶材600a加速前进。可以以图8B的状态和图8C的状态交替的方式进行成膜。
此时，阳离子向靶材600a加速前进。可以以图8B的状态和图8C的状态交替的方式进行成膜。
[0156] 在图8A中，靶材600a和靶材600b是彼此平行的。另外，磁铁单元630a和磁铁单元630b以异极彼此相对的方式配置。此时，磁力线从磁铁单元630b向磁铁单元630a延伸。因此，当进行成膜时，等离子体640封闭在由磁铁单元630a和630b形成的磁场中。因此，衬底架
670及衬底660位于等离子体640的外侧。衬底660不暴露于等离子体640的高电场区域，所以可以减少因等离子体640而造成的损伤。
670及衬底660位于等离子体640的外侧。衬底660不暴露于等离子体640的高电场区域，所以可以减少因等离子体640而造成的损伤。
[0157] 对向靶材式溅射装置即使在高真空下也可以稳定地生成等离子体。由此，例如在0.005Pa以上且0.09Pa以下的压力下可以进行成膜。其结果是，可以降低在进行成膜时混入的杂质的浓度。
[0158] 通过使用对向靶材式溅射装置，可以在高真空下进行成膜，或者可以进行等离子体损伤少的成膜，所以即使在衬底660的温度低(例如，10℃以上且低于100℃)的情况下也可以提供结晶性高的膜。
[0159] 图9A所示的结构与图8A所示的结构的不同之处在于：对置的靶材600a与靶材600b不是平行的，而是倾斜(V字状)地配置。因此，除了靶材的配置以外，可以参照图8A的说明。磁铁单元630a和磁铁单元630b以异极相对的方式配置。衬底架670及衬底660被配置于靶材间区域的上侧。通过如图9A所示地配置靶材600a及600b，可以提高到达衬底660的溅射粒子的比率，由此可以提高沉积速率。
[0160] 图9B示出对向靶材式溅射装置的其他的例子。
[0161] 图9B是对向靶材式溅射装置的成膜室的截面示意图。与图8A所示的成膜室不同，设置有靶材屏蔽622及靶材屏蔽623。还设置有与垫板610a及610b连接的电源691。衬底架670被配置于靶材间区域的上侧。由此，衬底660不暴露于等离子体640的高电场区域，所以可以减少因等离子体640而造成的损伤。
[0162] 如图9B所示，衬底架670配置在靶材间区域的上侧，但是也可以配置在该区域的下侧。另外，衬底架670也可以配置在该区域的上侧和下侧。通过在该区域的上侧及下侧配置衬底架670，可以对两个以上的衬底同时进行成膜，由此可以提高生产率。
[0163] 如图9B所示，靶材屏蔽622及623与GND连接。也就是说，由被施加电源691的电位的垫板610a及610b与被施加GND的靶材屏蔽622及623之间的电位差产生等离子体640。
[0164] 在上述对向靶材式溅射装置中，等离子体被靶材间的磁场封闭，所以可以减轻衬底的等离子体损伤。此外，由于通过利用靶材的倾斜可以减小溅射粒子对衬底的入射角度，所以可以提高沉积膜的台阶覆盖性。另外，通过在高真空下进行成膜，可以降低混入膜中的杂质的浓度。
[0165] 在成膜室中，也可以设置平行板型溅射装置或离子束溅射装置。
[0166] <成膜装置>下面说明本发明的一个实施方式的包括能够设置溅射用靶材的成膜室的成膜装置。
[0167] 首先，参照图10和图11A至图11C说明在成膜时等混入膜中的杂质很少的成膜装置的结构。
[0168] 图10是单片式多室(single wafer multi-chamber)成膜装置2700的俯视示意图。成膜装置2700包括:具备收纳衬底的盒式接口(cassette port)2761和进行衬底对准的对准接口(alignment port)2762的大气侧衬底供应室2701；从大气侧衬底供应室2701传送衬底的大气侧衬底传送室2702；进行衬底的搬入且将压力从大气压切换为减压或从减压切换为大气压的装载闭锁室2703a；进行衬底的搬出且将压力从减压切换为大气压或从大气压切换为减压的卸载闭锁室2703b；在真空中传送衬底的传送室2704；对衬底进行加热的衬底加热室2705；以及各自配置有用来成膜的溅射靶材的成膜室2706a、2706b及2706c。注意，关于成膜室2706a、2706b及2706c，可以参照上述成膜室的结构。
[0169] 大气侧衬底传送室2702与装载闭锁室2703a以及卸载闭锁室2703b连接，装载闭锁室2703a以及卸载闭锁室2703b与传送室2704连接，传送室2704与衬底加热室2705、成膜室2706a、2706b及2706c连接。
[0170] 在各室的连接部设置有闸阀2764，由此可以独立地保持除了大气侧衬底供应室2701及大气侧衬底传送室2702以外的各室的真空状态。在大气侧衬底传送室2702及传送室
2704中都设置有传送机器人2763，由此可以传送衬底。
2704中都设置有传送机器人2763，由此可以传送衬底。
[0171] 衬底加热室2705优选兼作等离子体处理室。在成膜装置2700中，可以在处理之间以不暴露于大气的方式传送衬底，由此可以抑制杂质吸附到衬底上。另外，可以自由地决定成膜、加热处理等的顺序。传送室的数量、成膜室的数量、装载闭锁室的数量、卸载闭锁室的数量以及衬底加热室的数量不局限于上述数量，可以根据设置它们的空间及工序条件适当地决定它们的数量。
[0172] 接着，图11A、图11B和图11C是图10所示的成膜装置2700中的沿着点划线X1-X2的截面图、沿着点划线Y1-Y2的截面图及沿着点划线Y2-Y3的截面图。
[0173] 图11A示出衬底加热室2705和传送室2704的截面，衬底加热室2705具有能够收纳衬底的多个加热载物台2765。衬底加热室2705通过阀与真空泵2770连接。作为真空泵2770，例如可以使用干燥泵、机械增压泵。
[0174] 作为可以用于衬底加热室2705的加热机构，例如也可以使用电阻发热体来进行加热。或者，也可以使用来自被加热的气体等介质的热传导或热辐射作为加热机构。例如，可以使用气体快速热退火(gas rapid thermal annealing:GRTA)或灯快速热退火(lamp rapid thermal annealing:LRTA)等的快速热退火(rapid thermal annealing:RTA)。LRTA是通过卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、高压汞灯等的灯发射的光(电磁波)的辐射来加热对象物的方法。在GRTA中，利用高温气体进行加热处理。作为气体使用惰性气体。
[0175] 此外，衬底加热室2705通过质量流量控制器2780与精制器2781连接。注意，虽然可以与多种气体的每一个对应地设置质量流量控制器2780和精制器2781，但是为了便于理解只示出一个质量流量控制器2780和一个精制器2781。作为导入到衬底加热室2705中的气体，可以使用露点为-80℃以下，优选为-100℃以下的气体，例如使用氧气体、氮气体及稀有气体(例如，氩气体)。
[0176] 传送室2704具有传送机器人2763。传送机器人2763能够将衬底传送到各室。传送室2704通过阀与真空泵2770以及低温泵2771连接。通过采用上述结构，使用真空泵2770从大气压抽空到低真空或中真空(0.1Pa至几百Pa左右)，然后切换阀，使用低温泵2771从中真空抽空到高真空或超高真空(0.1Pa至1×10-7Pa)。
[0177] 另外，两个以上的低温泵2771也可以与传送室2704并联连接。通过采用上述结构，即使一个低温泵在进行再生(regeneration)中也可以使用其他的低温泵进行排气。注意，上述再生是指释放在低温泵中积存的分子(或原子)的处理。当在低温泵中积存过多分子(或原子)时，低温泵的排气能力降低，由此定期进行再生。
[0178] 图11B示出成膜室2706b、传送室2704、装载闭锁室2703a的截面。
[0179] 在此，参照图11B说明成膜室(溅射室)的详细结构。图11B所示的成膜室2706b包括靶材2766a、靶材2766b、靶材屏蔽2767a、靶材屏蔽2767b、磁铁单元2790a、磁铁单元2790b、衬底架2768及电源2791。虽然未图示，但是靶材2766a及2766b都隔着垫板固定于靶材架。电源2791电连接到靶材2766a及2766b。磁铁单元2790a配置在靶材2766a的背面上，磁铁单元2790b配置在靶材2766b的背面上。靶材屏蔽2767a以围绕靶材2766a的端部的方式配置，靶材屏蔽2767b以围绕靶材2766b的端部的方式配置。在此，衬底架2768支撑衬底2769。衬底架
2768由可变构件2784固定于成膜室2706b。通过利用可变构件2784，可以移动衬底架2768。
衬底架2768被配置于靶材2766a与靶材2766b之间的区域(也称为靶材间区域)的上侧。例如，通过将支撑衬底2769的衬底架2768配置在靶材间区域的上侧，可以减轻等离子体所引起的损伤。虽然未图示，但是衬底架2768也可以具备保持衬底2769的衬底保持机构或从背面对衬底2769进行加热的加热器等。
2768由可变构件2784固定于成膜室2706b。通过利用可变构件2784，可以移动衬底架2768。
衬底架2768被配置于靶材2766a与靶材2766b之间的区域(也称为靶材间区域)的上侧。例如，通过将支撑衬底2769的衬底架2768配置在靶材间区域的上侧，可以减轻等离子体所引起的损伤。虽然未图示，但是衬底架2768也可以具备保持衬底2769的衬底保持机构或从背面对衬底2769进行加热的加热器等。
[0180] 如图11B所示，衬底架2768配置于靶材间区域的上侧，但是也可以配置于该区域的下侧。或者，衬底架2768也可以配置于该区域的上侧及下侧。通过在该区域的上侧及下侧配置衬底架2768，可以同时对两个以上的衬底进行成膜，由此可以提高产率。
[0181] 靶材屏蔽2767可以抑制从靶材2766溅射出的粒子沉积在不希望的区域。另外，优选对靶材屏蔽2767进行加工来防止沉积的溅射粒子剥离。例如，也可以进行使表面粗糙度增加的喷砂处理或者在靶材屏蔽2767的表面上形成凹凸。
[0182] 成膜室2706b通过气体加热机构2782与质量流量控制器2780连接，气体加热机构2782通过质量流量控制器2780与精制器2781连接。通过利用气体加热机构2782，可以将导入到成膜室2706b的气体加热到40℃以上且400℃以下的温度。注意，虽然可以与多种气体的每一个对应地设置气体加热机构2782、质量流量控制器2780和精制器2781，但是为了便于理解只示出一个气体加热机构2782、一个质量流量控制器2780和一个精制器2781。作为导入到成膜室2706b的气体，可以使用露点为-80℃以下，优选为-100℃以下的气体，例如使用氧气体、氮气体及稀有气体(例如，氩气体)。
[0183] 当在气体导入口附近设置精制器时，将精制器与成膜室2706b之间的管道的长度为10m以下，优选为5m以下，更优选为1m以下。当管道的长度为10m以下、5m以下或1m以下时，可以减少来自管道的释放气体的影响。作为气体的管道，可以使用其内部由氟化铁、氧化铝或氧化铬等覆盖的金属管道。通过使用上述管道，例如与SUS316L-EP管道相比，所释放的包含杂质的气体的量少，而可以降低杂质混入气体。此外，作为管道的接头，可以使用高性能超小型金属垫片接头(UPG接头)。管道的所有材料为金属的结构是优选的，因为与使用树脂等的结构相比，可以降低所产生的释放气体或外部泄漏的影响。
[0184] 成膜室2706b通过阀与涡轮分子泵2772以及真空泵2770连接。
[0185] 另外，成膜室2706b设置有低温冷阱2751。
[0186] 低温冷阱2751是能够吸附水等的熔点较高的分子(或原子)的机构。涡轮分子泵2772能够稳定地排出大分子(或原子)且其维修频度低，因此可以实现高生产率，但是排氢、排水的能力较低。于是，为了提高排出水等的能力，低温冷阱2751与成膜室2706b连接。将低温冷阱2751的制冷机的温度设定为100K以下，优选为80K以下。当低温冷阱2751具有多个制冷机时，优选将每个制冷机的温度设定为不同，此时可以高效率地进行排气。例如，可以将第一阶段的制冷机的温度设定为100K以下，将第二阶段的制冷机的温度设定为20K以下。当使用钛升华泵代替低温冷阱时，有时可以获得进一步高的真空。通过使用离子泵代替低温冷阱或涡轮分子泵，有时可以获得进一步高的真空。
[0187] 成膜室2706b的排气方法不局限于上述方法，也可以采用与上述传送室2704的排气方法(利用低温泵及真空泵的排气方法)同样的结构。当然，传送室2704的排气方法也可以具有与成膜室2706b的排气方法(利用涡轮分子泵及真空泵的排气方法)同样的结构。
[0188] 在上述传送室2704、衬底加热室2705和成膜室2706b中，优选将背压(全压)以及各气体分子(原子)的分压设定为如下。尤其是，由于杂质有可能混入所形成的膜中，所以需要注意成膜室2706b的背压以及各气体分子(原子)的分压。
[0189] 在上述各室中，背压(全压)为1×10-4Pa以下，优选为3×10-5Pa以下，更优选为1×10-5Pa以下。在上述各室中，质量电荷比(m/z)是18的气体分子(原子)的分压为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。此外，在上述各室中，质量电荷比(m/z)-5 -5 -6
是28的气体分子(原子)的分压为3×10 Pa以下，优选为1×10 Pa以下，更优选为3×10 Pa以下。此外，在上述各室中，质量电荷比(m/z)是44的气体分子(原子)的分压为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
是28的气体分子(原子)的分压为3×10 Pa以下，优选为1×10 Pa以下，更优选为3×10 Pa以下。此外，在上述各室中，质量电荷比(m/z)是44的气体分子(原子)的分压为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
[0190] 真空腔室内的全压及分压可以使用质量分析器测量。例如，可以使用由ULVAC，Inc.制造的四极质量分析器(也称为Q-mass)Qulee CGM-051。
[0191] 另外，优选的是，上述传送室2704、衬底加热室2705及成膜室2706b的外部泄漏及内部泄漏少。
[0192] 例如，在上述传送室2704、衬底加热室2705及成膜室2706b中，泄漏率为3×10-6 3 -6 3
Pa·m/s以下，优选为1×10 Pa·m/s以下。质量电荷比(m/z)是18的气体分子(原子)的泄漏率为1×10-7Pa·m3/s以下，优选为3×10-8Pa·m3/s以下。质量电荷比(m/z)是28的气体分子(原子)的泄漏率为1×10-5Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。质量电荷比(m/z)是44的气体分子(原子)的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。
Pa·m/s以下，优选为1×10 Pa·m/s以下。质量电荷比(m/z)是18的气体分子(原子)的泄漏率为1×10-7Pa·m3/s以下，优选为3×10-8Pa·m3/s以下。质量电荷比(m/z)是28的气体分子(原子)的泄漏率为1×10-5Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。质量电荷比(m/z)是44的气体分子(原子)的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。
[0193] 泄漏率可以是根据利用上述质量分析器测量出的全压及分压而求得的。
[0194] 泄漏率取决于外部泄漏及内部泄漏。外部泄漏是指通过微小的孔或密封不良等，气体从真空系统的外部流入的现象。内部泄漏起因于通过真空系统中的阀等隔板的泄漏或来自内部构件的释放气体。为了将泄漏率设定为上述数值以下，需要从外部泄漏及内部泄漏的两个方面采取措施。
[0195] 例如，可以使用金属垫片对成膜室2706b的开/闭部分进行密封。作为金属垫片，优选使用由氟化铁、氧化铝或氧化铬覆盖的金属。金属垫片具有比O形环高的紧密性，可以降低外部泄漏。通过利用钝态的由氟化铁、氧化铝、氧化铬等覆盖的金属，可以抑制从金属垫片释放的包含杂质的释放气体，由此可以降低内部泄漏。
[0196] 作为成膜装置2700的构件，使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。或者，作为构件，也可以使用由上述构件覆盖的含有铁、铬及镍等的合金。含有铁、铬及镍等的合金具有刚性、耐热性且适于加工。在此，当进行抛光等减少构件表面的凹凸以缩小表面积时，可以减少释放气体。
[0197] 或者，也可以使用氟化铁、氧化铝、氧化铬等覆盖上述成膜装置2700的构件。
[0198] 优选成膜装置2700的构件尽量只使用金属形成。例如，当设置由石英等形成的观察窗(viewing window)时，为了抑制释放气体，优选由较薄的氟化铁、氧化铝或氧化铬等覆盖观察窗的表面。
[0199] 当成膜室内存在有吸附物时，由于该吸附物吸附于内壁等，所以不影响到成膜室的压力，但是当对成膜室内进行排气时，该吸附物导致气体释放。因此，虽然泄漏率与排气速度不相关，但是尽量地使存在于成膜室内的吸附物脱离并使用排气能力高的泵预先进行排气是很重要的。为了促进吸附物的脱离，也可以对成膜室进行烘烤。通过进行烘烤，可以将吸附物的脱离速率提高10倍左右。该烘烤可以以100℃至450℃的温度范围进行。此时，当一边将惰性气体导入成膜室一边去除吸附物时，可以进一步提高仅通过排气不容易脱离的水等的脱离速率。当将所导入的惰性气体加热至与烘烤温度相同程度的温度时，可以进一步提高吸附物的脱离速率。这里，作为惰性气体优选使用稀有气体。根据所形成的膜的种类，也可以使用氧等代替惰性气体。例如，当进行氧化物的成膜时，有时优选使用氧化物的主要成分的氧。优选使用灯进行烘烤。
[0200] 另外，优选通过导入被加热的稀有气体等惰性气体或被加热的氧等提高成膜室内的压力，并在经过一定时间之后再次对成膜室内进行排气处理。可以由被加热的气体的导入使成膜室内的吸附物脱离，由此可以减少存在于成膜室内的杂质。当将该处理反复进行2次以上且30次以下，优选为5次以上且15次以下时，可以获得良好的效果。具体地，通过导入40℃以上且400℃以下，优选为50℃以上且200℃以下的惰性气体或氧等来在1分钟至300分钟，优选为5分钟至120分钟的时间范围将成膜室内的压力设定为0.1Pa以上且10kPa以下，优选为1Pa以上且1kPa以下，更优选为5Pa以上且100Pa以下。然后，在5分钟至300分钟，优选为10分钟至120分钟的时间范围对成膜室进行排气。
[0201] 通过进行伪成膜可以进一步提高吸附物的脱离速率。在此，伪成膜是指通过溅射法等对伪衬底进行成膜，其中在伪衬底上及成膜室内壁沉积膜，由此将成膜室内的杂质及成膜室内壁的吸附物封闭在该膜中。作为伪衬底，优选使用释放气体少的衬底。通过进行伪成膜，可以降低后面形成的膜中的杂质浓度。另外，也可以与成膜室的烘烤同时进行伪成膜。
[0202] 接着，说明图11B所示的传送室2704和装载闭锁室2703a以及图11C所示的大气侧衬底传送室2702和大气侧衬底供应室2701的详细结构。图11C示出大气侧衬底传送室2702和大气侧衬底供应室2701的截面。
[0203] 关于图11B所示的传送室2704，可以参照图11A所示的传送室2704的记载。
[0204] 装载闭锁室2703a具有衬底递送载物台2752。当装载闭锁室2703a的压力从减压上升到大气压时，衬底递送载物台2752从设置在大气侧衬底传送室2702中的传送机器人2763接收衬底。然后，对装载闭锁室2703a进行抽空而使其压力成为减压状态，然后，设置在传送室2704中的传送机器人2763从衬底递送载物台2752接收衬底。
[0205] 另外，装载闭锁室2703a通过阀与真空泵2770以及低温泵2771连接。关于真空泵2770、低温泵2771等排气系统的连接方法，可以参照传送室2704的连接方法的记载，所以这里省略说明。图10所示的卸载闭锁室2703b可以具有与装载闭锁室2703a相同的结构。
[0206] 大气侧衬底传送室2702具有传送机器人2763。传送机器人2763可以进行从盒式接口2761到装载闭锁室2703a的衬底递送或者从装载闭锁室2703a到盒式接口2761的衬底递送。另外，也可以在大气侧衬底传送室2702及大气侧衬底供应室2701的上方设置用来抑制尘屑或微粒进入的机构如高效空气(high efficiency particulate air:HEPA)过滤器等。
[0207] 大气侧衬底供应室2701具有多个盒式接口2761。盒式接口2761可以收纳多个衬底。
[0208] 将靶材的表面温度设定为100℃以下，优选为50℃以下，更优选为室温左右(典型的是25℃)。在对应大面积衬底的溅射装置中，大多使用大面积的靶材。但是，没有接缝地形成对应大面积衬底的靶材是困难的。实际上，将多个靶材以尽量没有间隙的方式排列成较大的形状，但是无论怎样总会有微小的间隙。当靶材的表面温度升高时，有时锌等从该微小的间隙挥发，导致间隙渐渐变大。当间隙变大时，有时垫板的金属或用来粘合垫板与靶材的粘合材料的金属也被溅射，导致杂质浓度变高。因此，优选充分冷却靶材。
[0210] 当靶材含有锌时，通过在氧气体气氛下进行成膜，等离子体损伤减轻，由此可以获得不容易发生锌挥发的氧化物。
[0211] 上述成膜装置可以形成利用二次离子质谱分析法(SIMS)测得的氢浓度为2×1020atoms/cm3以下、优选为5×1019atoms/cm3以下、更优选为1×1019atoms/cm3以下、进一步优选为5×1018atoms/cm3以下的氧化物半导体。
[0212] 另外，可以形成利用SIMS测得的氮浓度低于5×1019atoms/cm3、优选为1×1019atoms/cm3以下、更优选为5×1018atoms/cm3以下、进一步优选为1×1018atoms/cm3以下的氧化物半导体。
[0213] 另外，可以形成利用SIMS测得的碳浓度低于5×1019atoms/cm3、优选为5×18 3 18 3 17 3
10 atoms/cm以下、更优选为1×10 atoms/cm以下、进一步优选为5×10 atoms/cm以下的氧化物半导体。
10 atoms/cm以下、更优选为1×10 atoms/cm以下、进一步优选为5×10 atoms/cm以下的氧化物半导体。
[0214] 杂质及氧缺陷少的氧化物是载流子密度低(具体而言，小于8×1011/cm3，优选小于1×1011/cm3，更优选小于1×1010/cm3，且是1×10-9/cm3以上)的氧化物。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。由此，可以说该CAAC-OS是具有稳定特性的氧化物。
[0215] 另外，可以形成利用TDS测得的质量电荷比(m/z)是2(氢分子等)的气体分子(原子)、质量电荷比(m/z)是18的气体分子(原子)、质量电荷比(m/z)是28的气体分子(原子)及质量电荷比(m/z)是44的气体分子(原子)的释放量都为1×1019个/cm3以下，优选为1×1018个/cm3以下的氧化物半导体。
[0216] 通过使用上述成膜装置，可以抑制杂质混入氧化物。此外，当利用上述成膜装置形成接触于氧化物的膜时，可以抑制杂质从接触于氧化物的膜混入氧化物。
[0217] 本实施方式所示的结构可以与其他实施方式及实施例所示的结构适当地组合。
[0218] 实施方式3在本实施方式中，参照图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图
16A至图16C、图17A至图17C、图18A至图18C、图19A至图19E、图20A至图20D、图21A至图21C以及图22A至图22C对半导体装置的一个实施方式进行说明。
16A至图16C、图17A至图17C、图18A至图18C、图19A至图19E、图20A至图20D、图21A至图21C以及图22A至图22C对半导体装置的一个实施方式进行说明。
[0219] <晶体管结构1>下面，对本发明的一个实施方式的晶体管的例子进行说明。图12A至图12C是本发明的一个实施方式的晶体管的俯视图及截面图。图12A是俯视图。图12B是沿着图12A的点划线X1-X2的截面图。图12C是沿着图12A的点划线Y1-Y2的截面图。注意，为了明确起见，在图12A的俯视图中省略部分构成要素。
[0220] 晶体管200包括:被用作栅电极的导电体205(导电体205a及205b)及导电体260；被用作栅极绝缘层的绝缘体220、222、224及绝缘体250；具有其中形成沟道的区域的氧化物230(氧化物230a、230b及230c)；被用作源极和漏极中的一个的导电体240a；被用作源极和漏极中的另一个的导电体240b；包含过剩氧的绝缘体280；以及具有阻挡功能的绝缘体282。
[0221] 氧化物230包括氧化物230a、氧化物230a上的氧化物230b、以及氧化物230b上的氧化物230c。当使晶体管200导通时，电流主要流过氧化物230b(形成沟道)。另一方面，虽然在氧化物230b与氧化物230a或230c之间的界面附近(有时为混合区域)电流流过，但是氧化物230a及230c的其他区域有时被用作绝缘体。
[0222] 如图12A至图12C所示，优选以覆盖氧化物230a及230b的侧面的方式设置氧化物230c。设置在绝缘体280与包括形成沟道的区域的氧化物230b之间的氧化物230c可以防止氢、水及卤素等杂质从绝缘体280扩散到氧化物230b。
[0223] 导电体205使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或包含上述元素作为其成分的金属氮化物膜(例如，氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等形成。尤其是，氮化钽膜等金属氮化物膜具有对氢或氧的阻挡性，并且不容易氧化(具有高耐氧化性)，所以是优选的。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
[0224] 例如，作为导电体205a可以使用具有对氢的阻挡性的导电体，例如氮化钽等，作为导电体205b可以层叠导电性高的钨。通过使用上述材料的组合，可以在保持布线的导电性的同时抑制氢扩散到氧化物230。图12A至图12C示出导电体205a和205b的两层结构，但是本发明的一个实施方式不局限于此，也可以使用单层结构或三层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成相对于具有阻挡性的导电体及导电性高的导电体的紧密性高的导电体。
[0225] 绝缘体224优选为氧化硅膜或氧氮化硅膜等包含氧的绝缘体。尤其是，绝缘体224优选为包含过剩氧(含有超过化学计量组成的氧)的绝缘体。当以与晶体管200中的氧化物230接触的方式设置上述包含过剩氧的绝缘体时，可以填补氧化物230中的氧空位。
[0226] 另外，当绝缘体224包括过剩氧区域时，绝缘体222优选对氧、氢及水具有阻挡性。当绝缘体222对氧具有阻挡性时，过剩氧区域的氧高效地供应给氧化物230而不扩散到晶体管300一侧。可以抑制导电体205与绝缘体224的过剩氧区域的氧起反应。
[0227] 绝缘体222优选具有使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等的绝缘体的单层结构或叠层结构。尤其是，优选使用如氧化铝膜或氧化铪膜等具有对氧或氢的阻挡性的绝缘膜。由这种材料形成的绝缘体222被用作防止从氧化物230释放氧或从外部混入氢等杂质的层。
[0228] 或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇或氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
[0229] 绝缘体220、222及224也可以具有两层以上的叠层结构。此时，不局限于由相同材料构成的叠层结构，也可以是由不同材料形成的叠层结构。
[0231] 例如，当使用氧化硅形成绝缘体220及绝缘体224，并使用氧化铪、氧化铝、氧化钽等电子俘获能级多的材料形成绝缘体222时，在比半导体装置的工作温度或保存温度高的温度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)下保持导电体205的电位高于源电极或漏电极的电位的状态10毫秒以上，典型是1分钟以上。由此，电子从构成晶体管200的氧化物向导电体205移动。此时，移动的电子的一部分被绝缘体222的电子俘获能级俘获。
[0232] 在绝缘体222的电子俘获能级俘获所需要的电子量的晶体管的阈值电压向正一侧漂移。通过控制导电体205的电压可以控制电子的俘获量，由此可以控制阈值电压。具有上述结构的晶体管200为即使在栅极电压为0V的情况下也处于非导通状态(也称为关闭状态)的常关闭型晶体管。
[0233] 另外，俘获电子的处理可以在晶体管的制造过程中进行。例如，该处理优选在形成与晶体管的源极导电体或漏极导电体连接的导电体之后、前工序(薄片处理)之后、晶圆切割(wafer-dicing)工序之后或者封装之后等发货之前的任一个阶段进行。
[0234] 通过适当地调整绝缘体220、222及224的厚度，能够控制阈值电压。例如，当绝缘体220、222及224的总厚度小时，高效率地施加来自导电体205的电压，由此可以提供一种功耗低的晶体管。绝缘体220、222及224的总厚度为65nm以下，优选为20nm以下。
[0235] 因此，可以提供一种关闭状态时的泄漏电流小的晶体管。可以提供一种具有稳定的电特性的晶体管。可以提供一种通态电流大的晶体管。可以提供一种亚阈值摆幅值小的晶体管。可以提供一种可靠性高的晶体管。
[0236] 氧化物230a、230b及230c使用In-M-Zn氧化物(M为Al、Ga、Y或Sn)等金属氧化物形成。作为氧化物230，也可以使用In-Ga氧化物或In-Zn氧化物。
[0237] 作为氧化物230b可以使用上面的实施方式中说明的氧化物半导体。
[0238] 当氧化物230a和230b或者氧化物230b和230c包含氧之外的共同元素(作为主要成分)时，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及230c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化镓等。
[0239] 此时，氧化物230b被用作载流子的主要路径。由于可以降低氧化物230a与230b的界面以及氧化物230b与230c的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到大通态电流。
[0240] 在电子被陷阱态俘获时，被俘获的电子像固定电荷那样动作，由此晶体管的阈值电压向正方向漂移。氧化物230a及230c可以使陷阱态远离氧化物230b。通过采用该结构，可以防止晶体管的阈值电压向正方向漂移。
[0241] 作为氧化物230a及230c使用与氧化物230b相比导电率充分低的材料。此时，氧化物230b、氧化物230b与230a的界面以及氧化物230b与230c的界面主要被用作沟道区域。
[0242] 例如，当作为氧化物230b使用图5的区域A2与区域B2形成复合体的氧化物时，优选作为氧化物230a及230c使用[M]/[In]为1以上，优选为2以上的氧化物。另外，作为氧化物230c，优选使用能够得到充分高的绝缘性的[M]/([Zn]+[In])为1以上的氧化物。
[0243] 作为绝缘体250，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)。该绝缘体可以具有单层结构或叠层结构。或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇或氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
[0244] 与绝缘体224同样，作为绝缘体250优选使用其氧含量超过化学计量组成的氧化物绝缘体。当以与氧化物230接触的方式设置上述包含过剩氧的绝缘体时，可以减少氧化物230中的氧空位。
[0245] 作为绝缘体250，可以使用由氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等形成的具有对氧或氢的阻挡性的绝缘膜。由这种材料形成的绝缘体250被用作防止从氧化物230释放氧或从外部混入氢等杂质的层。
[0246] 绝缘体250也可以具有与绝缘体220、绝缘体222及绝缘体224同样的叠层结构。当绝缘体250具有电子俘获态俘获所需要的电子量的绝缘体时，晶体管200的阈值电压可以向正一侧漂移。具有上述结构的晶体管200为即使在栅极电压为0V的情况下也处于非导通状态(也称为关闭状态)的常关闭型晶体管。
[0247] 在图12A至图12C所示的晶体管中，可以在氧化物230和导电体260之间除了绝缘体250以外还可以设置有阻挡膜。或者，氧化物230c也可以具有阻挡性。
[0248] 例如，通过以与氧化物230接触的方式设置包含过剩氧的绝缘膜，且由阻挡膜包围这些膜，可以使氧化物的组成为与化学计量组成大致一致的状态或者包含超过化学计量组成的氧的过饱和状态。此外，可以防止对氧化物230侵入氢等杂质。
[0249] 导电体240a和240b中的一个被用作源电极，另一个被用作漏电极。
[0250] 作为导电体240a、240b可以使用铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等金属或者包含这些元素作为主要成分的合金。尤其是，氮化钽膜等金属氮化物膜对氢或氧具有阻挡性，且耐氧化性较高，所以是优选的。
[0251] 虽然图12A至图12C示出单层结构，但是也可以使用两层以上的叠层结构。例如，可以层叠氮化钽膜及钨膜。另外，可以层叠钛膜及铝膜。作为其他例子，有在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
[0252] 作为其它例子，有：形成钛膜或氮化钛膜，在钛膜或氮化钛膜上层叠铝膜或铜膜，并在铝膜或铜膜上形成钛膜或氮化钛膜的三层结构；形成钼膜或氮化钼膜，在钼膜或氮化钼膜上层叠铝膜或铜膜，并在铝膜或铜膜上形成钼膜或氮化钼膜的三层结构。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
[0253] 被用作栅电极的导电体260例如可以使用选自铝、铬、铜、钽、钛、钼、钨中的金属、包含上述金属作为其成分的合金或包含上述金属的组合的合金等而形成。尤其是，氮化钽膜等金属氮化物膜对氢或氧具有阻挡性，且耐氧化性较高，所以是优选的。另外，也可以使用锰和锆中的一个或两个。此外，也可以使用以掺杂有磷等杂质元素的多晶硅为代表的半导体、镍硅化物等硅化物。虽然在图12A至图12C中示出单层结构，但是也可以使用两层以上的叠层结构。
[0254] 例如，可以采用在铝膜上层叠钛膜的两层结构。作为其它例子，有在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构。
[0255] 作为其它例子，有：形成钛膜，在钛膜上层叠铝膜，在铝膜上形成钛膜的三层结构。此外，也可以使用包含铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种元素的合金膜或氮化膜。
[0256] 导电体260可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料而形成。导电体260可以具有使用上述透光导电材料和上述金属的叠层结构。
[0257] 接着，在晶体管200上设置绝缘体280及绝缘体282。
[0258] 绝缘体280优选包括含有超过化学计量组成的氧的氧化物。就是说，在绝缘体280中，优选形成有包含比化学计量组成的氧多的氧的区域(以下，也称为过剩氧区域)。尤其是，在将氧化物半导体用于晶体管200时，当在晶体管200附近的层间膜等中设置具有过剩氧区域的绝缘体时，可以降低晶体管200中的氧空位，由此可以提高可靠性。
[0259] 作为具有过剩氧区域的绝缘体，具体而言，优选使用通过加热而一部分的氧脱离的氧化物材料。通过加热而一部分的氧脱离的氧化物是指:在TDS分析中，换成为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的氧化物膜。注意，上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下或100℃以上且500℃以下。
[0260] 例如，作为这种材料，优选使用包含氧化硅或氧氮化硅的材料。另外，可以使用金属氧化物。注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。
[0261] 覆盖晶体管200的绝缘体280也可以被用作覆盖其下方的凹凸形状的平坦化膜。
[0262] 绝缘体282优选使用氧化铝及氧化铪等具有对氧或氢的阻挡性的绝缘膜形成。由这种材料形成的绝缘体282被用作防止从氧化物230释放氧或从外部混入氢等杂质的层。
[0263] 通过采用上述结构，可以提供一种包含氧化物半导体的通态电流大的晶体管。另外，可以提供一种包含氧化物半导体的关态电流小的晶体管。另外，当将具有上述结构的晶体管用于半导体装置时，可以减小半导体装置的电特性变动，并可以提高可靠性。另外，可以降低半导体装置的功耗。
[0264] <晶体管结构2>图13A至图13C示出可以应用于晶体管200的其他例子。图13A示出晶体管200的顶面。为了明确起见，在图13A中不示出一部分的膜。图13B是沿着图13A中的点划线X1-X2的截面图，图13C是沿着图13A中的点划线Y1-Y2的截面图。
[0265] 注意，在图13A至图13C所示的晶体管200中，对具有与图12A至图12C的晶体管200的构成要素相同的功能的构成要素附加相同附图标记。
[0266] 在图13A至图13C所示的结构中，导电体260具有两层结构。例如，导电体260a可以使用以In-Ga-Zn氧化物为代表的氧化物形成。以In-Ga-Zn氧化物为代表的氧化物半导体通过被供应氮或氢，其载流子密度变高。换言之，该氧化物半导体被用作氧化物导电体(OC:oxide conductor)。当作为导电体260b设置金属氮化物时，氧化物半导体的载流子密度变高，所以导电体260a被用作栅电极。
[0267] 作为导电体260a，可以使用以In-Ga-Zn氧化物为代表的氧化物半导体。导电体260a也可以使用透光导电材料诸如铟锡氧化物(indium tin oxide:ITO)、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、包含硅的铟锡氧化物(In-Sn-Si氧化物，也被称为ITSO)而形成。
[0268] 通过作为导电体260b使用金属氮化物，产生如下两种效果：金属氮化物的构成元素(尤其是氮)扩散到导电体260a，而该导电体260a的电阻得到降低；由于形成导电体260b时的损伤(例如，溅射损伤)电阻得到降低。此外，导电体260b也可以具有两层以上的叠层结构。例如，通过在金属氮化物上层叠低电阻的金属膜，可以提供驱动电压小的晶体管。
[0269] 此外，导电体260a优选利用溅射法在包含氧气体的气氛下形成。当在包含氧气体的气氛下形成导电体260a时，可以在绝缘体250中形成过剩氧区域。另外，导电体260a的形成方法不局限于溅射法，也可以利用其他方法，例如ALD法。
[0270] 在图13A至图13C所示的结构中，以覆盖导电体260的方式设置绝缘体270。当使用氧脱离的氧化物材料形成绝缘体280时，绝缘体270使用对氧具有阻挡性的物质形成。通过采用该结构，可以填补导电体260a的氧空位而抑制载流子密度降低，且可以防止导电体260b因扩散的氧被氧化。
[0271] 例如，绝缘体270可以使用氧化铝等金属氧化物形成。以防止导电体260的氧化的程度的厚度形成绝缘体270。
[0272] 如附图所示，也可以采用使用具有阻挡性的导电体设置导电体205c而不设置绝缘体220及绝缘体222的结构。通过采用本结构，即使绝缘体224包括过剩氧区域，也可以抑制导电体205b与过剩氧区域的氧起反应而生成氧化物。
[0273] 此外，也可以在导电体240a及导电体240b上设置绝缘体243a及绝缘体243b。绝缘体243a及绝缘体243b使用对氧具有阻挡性的物质形成。通过采用该结构，可以抑制导电体240a及导电体240b在形成氧化物230c时被氧化。此外，可以防止绝缘体280中的过剩氧区域的氧与导电体240a及导电体240b起反应而使它们氧化。
[0274] 绝缘体243a及绝缘体243b例如可以使用金属氧化物形成。尤其是，优选使用氧化铝、氧化铪、氧化镓等对氧或氢具有阻挡性的绝缘膜。此外，也可以使用利用CVD法形成的氮化硅。
[0275] 因此，通过采用该结构，可以扩大导电体240a、导电体240b、导电体205及导电体260的材料的选择范围。例如，导电体205b及导电体260b可以使用铝等耐氧化性低且导电性高的材料形成。另外，例如可以使用容易进行成膜或加工的导电体。
[0276] 此外，可以抑制导电体205及导电体260的氧化，并且可以将从绝缘体224及绝缘体280脱离的氧高效率地供应到氧化物230。此外，通过作为导电体205及导电体260使用导电性高的导电体，可以提供一种功耗小的晶体管200。
[0277] <晶体管结构3>图14A至图14C示出可以应用于晶体管200的其他例子。图14A示出晶体管200的顶面。为了明确起见，在图14A中省略一部分的膜。图14B是沿图14A中的点划线X1-X2的截面图，图
14C是沿图14A中的点划线Y1-Y2的截面图。
14C是沿图14A中的点划线Y1-Y2的截面图。
[0278] 注意，在图14A至图14C所示的晶体管200中，对具有与图12A至图12C的晶体管200的构成要素相同的功能的构成要素附加相同附图标记。
[0279] 在图14A至图14C所示的结构中，导电体260具有两层结构。在两层结构中，也可以层叠使用相同材料形成的层。例如，导电体260a利用热CVD法、MOCVD法或ALD法形成。尤其是，导电体260a优选利用ALD法形成。通过采用ALD法等，可以降低进行成膜时对绝缘体250造成的损伤。此外，通过采用ALD法等可以形成能够提供高覆盖性的导电体260a。因此，可以提供一种可靠性高的晶体管200。
[0280] 接着，利用溅射法形成导电体260b。此时，由于在绝缘体250上设置导电体260a，所以可以抑制形成导电体260b时的损伤影响到绝缘体250。由于溅射法的成膜速率比ALD法快，所以成品率高，从而可以提高生产率。
[0281] 在图14A至图14C所示的结构中，以覆盖导电体260的方式设置绝缘体270。当使用氧脱离的氧化物材料形成绝缘体280时，绝缘体270使用对氧具有阻挡性的物质形成。通过采用该结构，可以填补导电体260a的氧空位而抑制载流子密度降低，且可以防止导电体260b因扩散的氧被氧化。
[0282] 例如，绝缘体270可以使用氧化铝等金属氧化物形成。以防止导电体260的氧化的程度的厚度形成绝缘体270。
[0283] <晶体管结构4>图15A至图15C示出可以应用于晶体管200的其他例子。图15A示出晶体管200的顶面。为了明确起见，在图15A中省略一部分的膜。图15B是沿着图15A中的点划线X1-X2的截面图，图
15C是沿着图15A中的点划线Y1-Y2的截面图。
15C是沿着图15A中的点划线Y1-Y2的截面图。
[0284] 注意，在图15A至图15C所示的晶体管200中，对具有与图12A至图12C的晶体管200的构成要素相同的功能的构成要素附加相同附图标记。
[0285] 在图15A至图15C所示的结构中，被用作栅电极的导电体260包括导电体260a、导电体260b及导电体260c。氧化物230c只要覆盖氧化物230b的侧面，就可以在绝缘体224上被切断。
[0286] 在图15A至图15C所示的结构中，导电体260具有三层结构。导电体260也可以具有单层结构、双层结构或四层以上的叠层结构。当采用双层结构时，可以层叠使用相同材料形成的层。例如，导电体260a利用热CVD法、MOCVD法或ALD法形成。尤其是，导电体260a优选利用ALD法形成。通过采用ALD法等，可以降低进行成膜时对绝缘体250造成的损伤。此外，通过采用ALD法等可以形成能够提供高覆盖性的导电体260a。因此，可以提供一种可靠性高的晶体管200。
[0287] 接着，利用溅射法形成导电体260b。此时，由于在绝缘体250上设置导电体260a，所以可以抑制形成导电体260b时的损伤影响到绝缘体250。由于溅射法的成膜速率比ALD法快，所以成品率高，从而可以提高生产率。
[0288] 导电体260b使用钽、钨、铜、铝等导电性高的材料形成。形成在导电体260b上的导电体260c优选使用氮化钨等耐氧化性高的导电体形成。
[0289] 例如，在使用使氧脱离的氧化物材料形成绝缘体280的情况下，通过作为与具有过剩氧区域的绝缘体280接触的面积大的导电体260c使用耐氧化性高的导电体，可以抑制从过剩氧区域脱离的氧被导电体260吸收。此外，可以抑制导电体260的氧化，并且可以将从绝缘体280脱离的氧高效率地供应到氧化物230。此外，通过作为导电体260b使用导电性高的导电体，可以提供一种功耗小的晶体管200。
[0290] 如图15C所示，在晶体管200的沟道宽度方向上，氧化物230b被导电体260覆盖。绝缘体224具有凸部，由此氧化物230b的侧面也被导电体260覆盖。例如，优选的是，通过调整绝缘体224的凸部的形状，在绝缘体224与氧化物230c彼此接触的区域，导电体260的底面比氧化物230b的底面更接近于衬底一侧。也就是说，晶体管200具有可以由导电体260的电场电围绕氧化物230b的结构。将由导电体的电场电围绕氧化物230b的结构称为surrounded channel(s-channel)结构。在s-channel结构的晶体管200中，可以在氧化物230b整体(块体)中形成沟道。在s-channel结构中，可以使晶体管的漏极电流增大，来可以得到更大的通态电流(在晶体管处于开启状态时流在源极与漏极之间的电流)。此外，可以由导电体260的电场使氧化物230b的沟道形成区域的整个区域耗尽化。因此，可以进一步减少s-channel晶体管的关态电流。当缩短沟道宽度时，可以提高增大通态电流且减少关态电流等的s-channel结构的效果。
[0291] <晶体管结构5>图16A至图16C示出可以应用于晶体管200的另一个例子。图16A示出晶体管200的顶面。
为了明确起见，在图16A中不示出一部分的膜。图16B是沿着图16A中的点划线X1-X2的截面图，图16C是沿着图16A中的点划线Y1-Y2的截面图。
为了明确起见，在图16A中不示出一部分的膜。图16B是沿着图16A中的点划线X1-X2的截面图，图16C是沿着图16A中的点划线Y1-Y2的截面图。
[0292] 注意，在图16A至图16C所示的晶体管200中，对具有与图12A至图12C的晶体管200的构成要素相同的功能的构成要素附加相同附图标记。
[0293] 在图16A至图16C所示的结构中，被用作源极和漏极的导电体都具有叠层结构。作为导电体240a及240b优选使用与氧化物230b的紧密性高的导电体，作为导电体241a及241b优选使用导电性高的材料。优选利用ALD法形成导电体240a及240b。通过利用ALD法等，可以提高覆盖性。
[0294] 例如，在作为氧化物230b使用包含铟的金属氧化物的情况下，作为导电体240a及240b可以使用氮化钛等。当作为导电体241a及241b使用钽、钨、铜、铝等导电性高的材料时，可以提供一种可靠性高且功耗小的晶体管200。
[0295] 如图16C所示，在晶体管200的沟道宽度方向上，氧化物230b被导电体260覆盖。绝缘体222具有凸部，由此氧化物230b的侧面也被导电体260覆盖。
[0296] 在此，在作为绝缘体222使用氧化铪等high-k材料的情况下，因为绝缘体222的相对介电常数较大，所以可以减小绝缘体222的等效氧化物(SiO2)厚度(EOT:equivalent oxide thickness)。因此，由于绝缘体222的物理上的厚度而可以扩大导电体205与氧化物230之间的距离，而不使从导电体205施加到氧化物230的电场的影响减弱。因此，通过改变绝缘体222的厚度，可以调整导电体205与氧化物230之间的距离。
[0297] 例如，优选的是，通过调整绝缘体222的凸部的形状，在绝缘体222与氧化物230c彼此接触的区域，导电体260的底面比氧化物230b的底面更接近于衬底一侧。也就是说，晶体管200具有可以由导电体260的电场电围绕氧化物230b的结构。将由导电体的电场电围绕氧化物230b的结构称为s-channel结构。在s-channel结构的晶体管200中，可以在氧化物230b整体(块体)中形成沟道。在s-channel结构中，可以使晶体管的漏极电流增大，来可以得到更大的通态电流(在晶体管处于开启状态时流在源极与漏极之间的电流)。此外，可以由导电体260的电场使氧化物230b的沟道形成区域的整个区域耗尽化。因此，可以进一步减少s-channel晶体管的关态电流。当缩短沟道宽度时，可以提高增大通态电流且减少关态电流等的s-channel结构的效果。
[0298] <晶体管结构6>图17A至图17C示出可以应用于晶体管200的另一个例子。图17A示出晶体管200的顶面。
为了明确起见，在图17A中不示出一部分的膜。图17B是沿着图17A中的点划线X1-X2的截面图，图17C是沿着图17A中的点划线Y1-Y2的截面图。
为了明确起见，在图17A中不示出一部分的膜。图17B是沿着图17A中的点划线X1-X2的截面图，图17C是沿着图17A中的点划线Y1-Y2的截面图。
[0299] 注意，在图17A至图17C所示的晶体管200中，对具有与图12A至图12C的晶体管200的构成要素相同的功能的构成要素附加相同附图标记。
[0300] 在图17A至图17C所示的晶体管200中，在形成于绝缘体280的开口中形成有氧化物230c、绝缘体250及导电体260。另外，导电体240a和240b的一个端部与形成在绝缘体280中的开口的端部一致。此外，导电体240a及240b的三个端部与氧化物230a及230b的端部的一部分一致。由此，可以在与氧化物230或绝缘体280的开口同时形成导电体240a及240b。由此，可以减少掩模及工序的数量，此外可以提高成品率及生产率。
[0301] 导电体240a、导电体240b及氧化物230b隔着氧化物230d接触于具有过剩氧区域的绝缘体280。由此，设置在绝缘体280与包括形成有沟道的区域的氧化物230b之间的氧化物230d可以抑制氢、水及卤素等杂质从绝缘体280扩散到氧化物230b。
[0302] 由于图17A至图17C所示的晶体管200具有导电体240a及240b与导电体260几乎不重叠的结构，所以可以减小导电体260与导电体240a及240b间产生的寄生电容。因此，可以提供一种工作频率高的晶体管200。
[0303] <晶体管结构7>图18A至图18C示出可以应用于晶体管200的另一个例子。图18A示出晶体管200的顶面。
为了明确起见，在图18A中不示出一部分的膜。图18B是沿着图18A中的点划线X1-X2的截面图，图18C是沿着图18A中的点划线Y1-Y2的截面图。
为了明确起见，在图18A中不示出一部分的膜。图18B是沿着图18A中的点划线X1-X2的截面图，图18C是沿着图18A中的点划线Y1-Y2的截面图。
[0304] 注意，在图18A至图18C所示的晶体管200中，对具有与图17A至图17C的晶体管200的构成要素相同的功能的构成要素附加相同附图标记。
[0305] 图18A至图18C所示的晶体管200不包括氧化物230d。例如，在使用耐氧化性高的导电体形成导电体240a及导电体240b的情况下，并不需要设置氧化物230d。由此，可以减少掩模及工序的数量，此外可以提高成品率及生产率。
[0306] 绝缘体224也可以仅设置在与氧化物230a及氧化物230b重叠的区域中。此时，可以使用绝缘体222作为蚀刻停止层对氧化物230a、氧化物230b及绝缘体224进行加工。其结果是，可以提高成品率及生产率。
[0307] 由于图18A至图18C所示的晶体管200具有导电体240a及240b与导电体260几乎不重叠的结构，所以可以减小导电体260与导电体240a及240b间产生的寄生电容。因此，可以提供一种工作频率高的晶体管200。
[0308] <晶体管的制造方法>以下，参照图19A至图19E、图20A至图20D、图21A至图21C以及图22A至图22C对图12A至图12C所示的晶体管的制造方法的例子进行说明。
[0309] 首先，准备衬底(未图示)。虽然对衬底没有特别的限制，但是衬底优选具有能够承受在后面进行的加热处理的程度的耐热性。例如，可以使用硼硅酸钡玻璃衬底和硼硅酸铝玻璃衬底等玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底。此外，可以使用：硅或碳化硅等的单晶半导体衬底或多晶半导体衬底；硅锗、砷化镓、砷化铟、砷化铟镓的化合物半导体衬底；SOI(silicon on insulator)衬底；GOI(germanium on insulator)衬底等。此外，作为衬底，也可以使用在其上设置有半导体元件的上述衬底。
[0310] 另外，作为衬底也可以使用柔性衬底来制造半导体装置。为了制造柔性半导体装置，可以在柔性衬底上直接制造晶体管，或者，也可以在制造衬底上制造晶体管，然后从制造衬底剥离晶体管并将其转置到柔性衬底上。为了从制造衬底剥离晶体管并将其转置到柔性衬底上，优选在制造衬底与包括氧化物半导体的晶体管之间设置剥离层。
[0311] 接着，形成绝缘体214、绝缘体216。然后，通过光刻法等在绝缘体216上形成抗蚀剂掩模290，去除绝缘体214及216的不需要的部分(图19A)。然后，去除抗蚀剂掩模290，由此可以形成开口。
[0312] 在此，对膜的加工方法进行说明。为了对膜进行微细加工，可以使用各种微细加工技术。例如，可以使用对通过光刻法等形成的抗蚀剂掩模进行缩小处理的方法。另外，通过光刻法等形成假图案，在该假图案处形成侧壁，之后去除假图案，将残留的侧壁用作抗蚀剂掩模对膜进行蚀刻。为了实现高纵横比，作为膜的蚀刻优选使用各向异性干蚀刻。另外，也可以使用由无机膜或金属膜形成的硬掩模。
[0313] 作为用来形成抗蚀剂掩模的光，可以使用i线(波长365nm)的光、g线(波长436nm)的光、h线(波长405nm)的光或者混合有i线、g线和h线的光。此外，可以使用紫外线、KrF激光或ArF激光等。此外，也可以利用液浸曝光技术进行曝光。作为用于曝光的光，也可以使用极紫外光(EUV:extreme ultra-violet light)或X射线。可以使用电子束代替用于曝光的光。优选使用极紫外光(EUV)、X射线或电子束，因为它们可以进行极其微细的加工。注意，在通过利用电子束等光束进行扫描而进行曝光时，不需要光掩模。
[0314] 另外，也可以在形成被用作抗蚀剂掩模的抗蚀剂膜之前形成具有提高膜与抗蚀剂膜的紧密性的功能的有机树脂膜。可以利用旋涂法等以覆盖膜下方的台阶而使表面平坦化的方式形成该有机树脂膜，而可以降低该有机树脂膜上的抗蚀剂掩模的厚度偏差。尤其是，在进行微细的加工时，作为该有机树脂膜优选使用被用作对用于曝光的光的反射防止膜的材料。作为具有这种功能的有机树脂膜的例子，有底部抗反射(bottom anti-reflection coating:BARC)膜。该有机树脂膜可以在去除抗蚀剂掩模的同时被去除或者在去除抗蚀剂掩模之后被去除。
[0315] 接着，在绝缘体214及绝缘体216上形成导电体205A及导电体205B。导电体205A及导电体205B例如可以通过溅射法、蒸镀法、CVD法(包括热CVD法、MOCVD法、PECVD法等)形成。为了减少等离子体损伤，优选使用热CVD法、MOCVD法或ALD法(图19B)。
[0316] 然后，去除导电体205A及205B的不需要的部分。例如，直到使绝缘体216露出为止通过回蚀处理或化学机械抛光(CMP:chemical mechanical polishing)处理等去除导电体205A的一部分及导电体205B的一部分，由此形成导电体205(图19C)。此时，绝缘体216可以被用作停止层，有时绝缘体216的厚度变薄。
[0317] CMP处理是一种对被加工物的表面通过化学和机械的复合作用进行平坦化的方法。更具体而言，CMP处理是一种工序，其中在抛光台上贴附砂布，在对被加工物与砂布之间供应浆料(抛光剂)的同时将抛光台和被加工物分别旋转或摇动，由浆料与被加工物表面之间的化学反应以及砂布和被加工物之间的机械抛光的作用对被加工物的表面进行抛光。
[0318] CMP处理既可只进行一次，又可进行多次。当进行CMP处理多次时，优选先进行高抛光率的初期抛光，然后进行低抛光率的精抛光。如此，也可以组合抛光率不同的抛光工序。
[0319] 然后，形成绝缘体220、绝缘体222及绝缘体224(图19D)。注意，并不一定需要设置绝缘体220及绝缘体222。例如，当绝缘体224包括过剩氧区域时，也可以在导电体205上形成具有阻挡性的导电体。具有阻挡性的导电体可以抑制导电体205与过剩氧区域的氧起反应而生成氧化物。
[0320] 绝缘体220、222及224例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝等而形成。尤其是，作为绝缘体222，优选使用氧化铪等high-k材料。
[0321] 绝缘体220、222及224可以利用溅射法、化学气相沉积(CVD:chemical vapor deposition)法(包括热CVD法、有机金属CVD(MOCVD:metal organic CVD)法、等离子体增强CVD(PECVD:plasma enhanced CVD)法等)、分子束外延(MBE:molecular beam epitaxy)法、原子层沉积(ALD:atomic layer deposition)法或脉冲激光沉积(PLD:pulsed laser deposition)法等形成。尤其是，优选通过CVD法，更优选通过ALD法等形成该绝缘体，因为这些方法可以提高覆盖性。为了减少等离子体损伤，优选利用热CVD法、MOCVD法或ALD法。此外，上述绝缘体也可以使用使四乙氧基硅烷(tetraethyl orthosilicate:TEOS)或硅烷等与氧或一氧化二氮等起反应而形成的台阶覆盖性良好的氧化硅膜而形成。
[0322] 另外，优选连续地形成绝缘体220、222及224。通过连续地形成它们，杂质不附着于绝缘体220与222的界面及绝缘体222与224的界面，而可以实现可靠性高的绝缘体。
[0323] 然后，依次形成成为氧化物230a的氧化物230A及成为氧化物230b的氧化物230B。这些氧化物优选以不接触于大气的方式连续地形成。
[0324] 然后，在氧化物230A上形成成为导电体240a及240b的导电膜240A。作为导电膜240A，优选使用具有对氢或氧的阻挡性且耐氧化性高的材料。虽然在附图中导电膜240A具有单层结构，但是也可以具有两层以上的叠层结构。然后，通过与上述方法同样的方法形成抗蚀剂掩模292(图19E)。
[0325] 使用抗蚀剂掩模292通过蚀刻去除导电膜240A的不需要的部分，来形成岛状导电层240B(图20A)。然后，使用导电层240B作为掩模通过蚀刻去除氧化物230A及230B的不需要的部分。
[0326] 此时，也可以将绝缘体224加工为岛状。例如，即使绝缘体220、222及224的总厚度小，通过将具有阻挡性的绝缘体222用作蚀刻停止膜，也可以防止该绝缘体的下方的布线层被过蚀刻。另外，当绝缘体220、绝缘体222及绝缘体224的总厚度小时，可以高效地从导电体205施加电压，所以可以实现一种功耗低的晶体管。
[0327] 然后，去除抗蚀剂掩模。由此，可以形成岛状氧化物230a、岛状氧化物230b及岛状导电层240B的叠层结构(图20B)。
[0328] 接着，优选进行加热处理(图20C中的箭头表示加热处理)。加热处理可以在250℃以上且400℃以下，优选为320℃以上且380℃以下的温度下且在惰性气体气氛、包含10ppm以上的氧化气体的气氛或减压状态下进行。此外，加热处理也可以通过如下方式进行：在惰性气体气氛下进行加热处理之后，在包含10ppm以上的氧化气体的气氛下进行另一个加热处理以填补脱离的氧。该加热处理可以去除作为氧化物230a及230b的杂质的氢。另外，氧从形成在氧化物230a下方的绝缘体供应到氧化物230a及230b，由此可以降低氧化物中的氧空位。
[0329] 接着，通过与上述方法同样的方法在岛状导电层240B上形成抗蚀剂掩模294(图20D)。然后，蚀刻去除导电层240B的不需要的部分，然后去除抗蚀剂掩模294，由此形成导电体240a及导电体240b(图21A)。此时，绝缘体222或绝缘体224的一部分通过蚀刻变薄，而得到s-channel结构。
[0330] 这里，也可以进行加热处理。该加热处理可以在与图20C所说明的加热处理相同的条件下进行。该加热处理可以去除作为氧化物230a及230b的杂质的氢。另外，氧从形成在氧化物230a下方的绝缘体供应到氧化物230a及230b，由此可以降低氧化物中的氧空位。在使用氧化气体进行加热处理的情况下，氧化气体直接接触于形成沟道的区域，由此可以高效地减少形成沟道的区域中的氧空位。
[0331] 接着，形成氧化物230c。这里，也可以进行加热处理(图21B中的箭头表示加热处理)。该加热处理可以在与图21C所说明的加热处理相同的条件下进行。该加热处理可以去除作为氧化物230a及230b的杂质的氢。另外，氧从形成在氧化物230a下方的绝缘体供应到氧化物230a及230b中，由此可以降低氧化物中的氧空位。在使用氧化气体进行加热处理的情况下，氧化气体直接接触于形成沟道的区域，由此可以高效地减少形成沟道的区域中的氧空位。
[0332] 依次形成绝缘体250及将成为导电体260的导电膜260A。作为导电膜260A，优选使用具有对氢或氧的阻挡性且耐氧化性高的材料。虽然在附图中导电膜260A具有单层结构，但是也可以具有两层以上的叠层结构。
[0333] 例如，上述两层结构可以由相同的材料形成。第一导电膜例如利用热CVD法、MOCVD法或ALD法形成。尤其是，优选利用ALD法。通过采用ALD法等，可以降低进行成膜时对绝缘体250造成的损伤。另外，通过采用ALD法等可以形成能够提供高覆盖性的导电膜260A。因此，可以提供一种可靠性高的晶体管200。
[0334] 然后，利用溅射法形成第二导电膜。此时，由于在绝缘体250上设置第一导电膜，所以可以抑制形成第二导电膜时造成的损伤给绝缘体250带来的影响。由于溅射法的成膜速率比ALD法快，由此高成品率而生产率得到提高。注意，优选使用不包含氯的成膜气体形成导电膜260A。
[0335] 接着，通过与上述方法同样的方法在导电膜260A上形成抗蚀剂掩模296(图21C)。然后，通过蚀刻去除导电膜260A的不需要的部分来形成导电体260。然后，去除抗蚀剂掩模
296(图22A)。
296(图22A)。
[0336] 接着，在导电体260上形成绝缘体280。绝缘体280是包含氧的绝缘体，诸如氧化硅膜、氧氮化硅膜。作为包含过剩氧的绝缘体，可以在适当设定的条件下通过CVD法或溅射法形成包含多量氧的氧化硅膜或氧氮化硅膜。在形成氧化硅膜及氧氮化硅膜之后，也可以通过离子注入法、离子掺杂法或等离子体处理添加氧。
[0337] 尤其是，优选进行氧等离子体处理(图22B中的箭头表示等离子体处理)。在典型的氧等离子体处理中，利用通过氧气体的辉光放电等离子体产生的自由基对氧化物半导体表面进行处理。但是，作为产生等离子体的气体，除了氧以外，也可以使用氧气体和稀有气体的混合气体。例如，可以以250℃以上且400℃以下，优选为300℃以上且400℃以下的温度，在包含氧化气体的气氛或减压状态下进行氧等离子体处理。
[0338] 通过氧等离子体处理，对绝缘体280及氧化物230进行脱水化或脱氢化处理，并对绝缘体280引入过剩氧，其结果是，可以形成过剩氧区域。另外，在被脱水化或脱氢化的氧化物230中产生氧空位，而氧化物230的电阻下降。另一方面，绝缘体280的过剩氧填补氧化物230的氧空位。因此，通过氧等离子体处理，可以在绝缘体280中形成过剩氧区域的同时从绝缘体280去除杂质的氢及水。此外，可以在填补氧化物230的氧空位的同时从氧化物230去除杂质的氢或水。因此，可以提高晶体管200的电特性，并且可以减少电特性的不均匀。
[0339] 然后，在绝缘体280上形成绝缘体282(图22C)。优选使用溅射装置形成绝缘体282。通过利用溅射法，可以更容易地在绝缘体282的下方的绝缘体280中形成过剩氧区域。
[0340] 在通过溅射法进行成膜时，在靶材与衬底之间存在离子和被溅射的粒子。例如，与电源连接的靶材被施加电位E0。衬底被施加接地电位等电位E1。注意，衬底也可以处于电浮动状态。另外，在靶材与衬底之间存在电位E2的区域。各电位的关系为E2＞E1＞E0。
[0341] 等离子体中的离子由于电位差(E2-E0)加速而碰撞到靶材，由此被溅射的粒子从靶材被弹出。该被溅射的粒子附着于成膜表面上而沉积，其结果是，形成膜。有时离子的一部分由靶材反冲，并且作为反冲离子经过所形成的膜被吸收到位于所形成的膜的下方的绝缘体280。等离子体中的离子由于电位差(E2-E1)而加速，碰撞到成膜表面。此时，离子的一部分到达绝缘体280的内部。该离子被吸收到绝缘体280，由此在绝缘体280中形成离子被吸收的区域。换言之，在离子包含氧的情况下，在绝缘体280中形成过剩氧区域。
[0342] 通过对绝缘体280引入过剩氧，可以形成过剩氧区域。绝缘体280中的过剩氧被供应到氧化物230中，可以填补氧化物230中的氧空位。在此，在作为与绝缘体280接触的导电体260、导电体240a及240b使用耐氧化性高的导电体的情况下，绝缘体280中的过剩氧不被导电体260、导电体240a及240b吸收，可以被高效地供应到氧化物230。因此，可以提高晶体管200的电特性，并且可以减少电特性的不均匀。
[0343] 通过上述工序，可以制造本发明的一个实施方式的晶体管200。
[0344] 本实施方式所示的结构、方法等可以与其他实施方式及实施例所示的结构、方法等适当地组合。
[0345] 实施方式4在本实施方式中，参照图23至图28、图29A和图29B、图30A和图30B、图31A和图31B、图
32A和图32B以及图33说明半导体装置的一个实施方式。
32A和图32B以及图33说明半导体装置的一个实施方式。
[0346] [结构实例]图23至图28、图29A和图29B以及图30A和图30B示出本发明的一个实施方式的半导体装置(存储装置)的例子。此外，图30A是图23至图26的电路图。图29A及图29B示出图23至图26所示的半导体装置的形成区域的端部。
[0347] <半导体装置的电路结构>图30A以及图23至图28所示的半导体装置都包括晶体管300、晶体管200及电容器100。
[0348] 晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将该晶体管200用于半导体装置(存储装置)中，可以长期保持存储数据。换言之，这种半导体装置(存储装置)不需要刷新工作或刷新工作的频度极低，所以可以充分降低功耗。
[0349] 在图30A中，布线3001与晶体管300的源极电连接。布线3002与晶体管300的漏极电连接。布线3003与晶体管200的源极和漏极中的一个电连接。布线3004与晶体管200的栅极电连接。晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接。布线3005与电容器100的另一个电极电连接。
[0350] 图30A的半导体装置具有能够保持晶体管300的栅极的电位的特征，由此如下所示那样可以进行数据的写入、保持及读出。
[0351] 对数据的写入及保持进行说明。首先，将布线3004的电位设定为使晶体管200处于导通状态的电位，而使晶体管200处于导通状态。由此，布线3003的电位施加到与晶体管300的栅极及电容器100的一个电极电连接的节点FG。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加提供不同电位电平的两种电荷(以下，称为低电平电荷及高电平电荷)中的任一个。然后，将布线3004的电位设定为使晶体管200处于非导通状态的电位而使晶体管200处于非导通状态。由此，电荷被保持在节点FG(保持)。
[0352] 在晶体管200的关态电流较小时，节点FG的电荷被长时间保持。
[0353] 接着，对数据的读出进行说明。在对布线3001施加规定的电位(恒电位)的状态下对布线3005施加适当的电位(读出电位)，由此布线3002的电位根据保持在节点FG中的电荷量而变化。这是因为:在作为晶体管300使用n沟道晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300成为“导通状态”而需要的布线3005的电位。由此，通过将布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷，并布线3005的电位为V0(＞Vth_H)的情况下，晶体管300成为“导通状态”。另一方面，当节点FG被供应低电平电荷时，即便布线3005的电位为V0(＜Vth_L)，晶体管300也保持“非导通状态”。因此，通过辨别布线3002的电位，可以读出在节点FG中保持的数据。
[0354] 通过将具有图30A所示的结构的半导体装置配置为矩阵状，可以形成存储装置(存储单元阵列)。
[0355] 注意，当将存储单元设置为阵列状时，在读出工作中必须读出所希望的存储单元的数据。例如，在作为晶体管300使用p沟道型晶体管时，存储单元具有NOR型的结构。因此，可以通过对不读出数据的存储单元中的布线3005施加不管施加到节点FG的电位如何都使晶体管300成为“非导通状态”的电位(即，低于Vth_H的电位)，来仅读出所希望的存储单元的数据。或者，在作为晶体管300使用n沟道型晶体管时，存储单元具有NAND型的结构。因此，可以通过对不读出数据的存储单元中的布线3005施加不管施加到节点FG的电荷如何都使晶体管300成为“导通状态”的电位(即，高于Vth_L的电位)，来仅读出所希望的存储单元的数据。
[0356] <半导体装置的电路结构2>图30B的半导体装置与图30A的半导体装置的不同之处在于不设置晶体管300。在此情况下也可以通过与图30A的半导体装置相同的工作进行数据的写入及保持。
[0357] 将说明图30B的半导体装置中的数据读出。在晶体管200成为导通状态时，处于浮动状态的布线3003和电容器100导通，且在布线3003和电容器100之间再次分配电荷。其结果是，布线3003的电位产生变化。布线3003的电位的变化量根据电容器100的一个电极的电位(或积累在电容器100中的电荷)而不同。
[0358] 例如，在V为电容器100的一个电极的电位，C为电容器100的电容，CB为布线3003的电容成分，VB0为再次分配电荷之前的布线3003的电位时，再次分配电荷之后的布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，可以知道，在假定存储单元处于电容器100的一个电极的电位为V1和V0(V1＞V0)这两种状态中的任一个时，保持电位V1时的布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
[0359] 然后，通过对布线3003的电位和规定的电位进行比较可以读出数据。
[0360] 在采用本结构的情况下，可以对用来驱动存储单元的驱动电路使用应用硅的晶体管，且可以将应用氧化物半导体的晶体管作为晶体管200层叠于驱动电路上。
[0361] 当包括使用氧化物半导体的关态电流小的晶体管时，上述半导体装置可以长期间地保持存储数据。也就是说，不需要刷新工作或可以使刷新工作的频度极低，从而可以充分地降低功耗。此外，即使没有电力的供应(注意，电位优选被固定)，也可以长期间地保持存储数据。
[0362] 此外，在该半导体装置中，在写入数据时不需要高电压，不容易产生元件的劣化。例如，与现有的非易失性存储器不同，不需要对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生如绝缘体的劣化等的问题。换言之，与现有的非易失性存储器不同，本发明的一个实施方式的半导体装置对重写的次数没有限制而其可靠性得到极大提高。再者，根据晶体管的状态(导通或非导通)而进行数据写入，从而可以实现高速工作。
[0363] 〈半导体装置的结构1〉如图23所示，本发明的一个实施方式的半导体装置包括晶体管300、晶体管200及电容器100。晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。
[0364] 晶体管300设置在衬底311上，并包括:导电体316、绝缘体314、衬底311的一部分的半导体区域312；以及被用作源区域及漏区域的低电阻区域318a及318b。
[0365] 晶体管300可以为p沟道型晶体管或n沟道型晶体管。
[0366] 半导体区域312的形成沟道的区域、其附近的区域、被用作源区域及漏区域的低电阻区域318a及318b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以包含具有Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料。可以包含对晶格施加应力改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的高电子迁移率晶体管(high-electron-mobility transistor:HEMT)。
[0367] 低电阻区域318a及318b除了包含用于半导体区域312的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
[0368] 被用作栅电极的导电体316可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料而形成。
[0369] 另外，根据导电体的材料决定导电体的功函数，由此可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等。此外，为了确保导电体的导电性和埋入性，作为导电体优选使用钨及铝等金属材料的叠层，尤其是，在耐热性方面上优选使用钨。
[0370] 注意，图23所示的晶体管300只是一个例子，不局限于上述结构，根据电路结构或驱动方法也可以使用适当的晶体管。在使用图30B所示的电路结构的情况下，也可以省略晶体管300。
[0371] 以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
[0372] 绝缘体320、绝缘体322、绝缘体324及绝缘体326例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝或氮化铝等而形成。
[0373] 绝缘体322也可以被用作使因设置在绝缘体322下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP:chemical mechanical polishing)法等的平坦化处理被平坦化。
[0374] 绝缘体324优选使用防止氢等杂质从衬底311或晶体管300等扩散到形成有晶体管200的区域中的具有阻挡性的膜而形成。在此，阻挡性是指高耐氧化性以及抑制氧、以氢及水为代表的杂质的扩散的功能。例如，在350℃或400℃的气氛下，具有阻挡性的膜中的每小时的氧或氢扩散距离可以为50nm以下。优选的是，在350℃或400℃的温度下，具有阻挡性的膜中的每小时的氧或氢扩散距离优选为30nm以下，更优选为20nm以下。
[0375] 作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢不容易脱离的膜。
[0376] 氢的脱离量例如可以利用热脱附谱分析法(TDS：thermal desorption spectroscopy)测量。例如，在TDS分析中的50℃至500℃的范围内，换算为氢原子的绝缘体
324的每个单元面积的氢脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下。
324的每个单元面积的氢脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下。
[0377] 注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体324的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为绝缘体324的相对介电常数的0.6倍以下。在将介电常数低的材料用于层间膜的情况下，可以减少布线之间的寄生电容。
[0378] 在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器100或晶体管200电连接的导电体328、导电体330等。另外，导电体328及导电体330被用作插头或布线。注意，如后面说明，有时由同一附图标记表示被用作插头或布线的多个导电体结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
[0379] 作为各插头及布线(例如，导电体328及导电体330)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层结构或叠层结构。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
[0380] 也可以在绝缘体326及导电体330上设置布线层。例如，在图23中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与用于导电体328及导电体330的材料同样的材料形成。
[0381] 另外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350中的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以由阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
[0382] 注意，作为对氢具有阻挡性的导电体，例如可以使用氮化钽。通过层叠氮化钽和导电性高的钨，可以在保持布线的导电性的同时抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
[0383] 在绝缘体354上，依次层叠有绝缘体358、绝缘体210、绝缘体212、绝缘体213、绝缘体214及绝缘体216。作为绝缘体358、210、212、213、214和216中的任何一个，优选使用对氧或氢具有阻挡性的材料。
[0384] 例如，绝缘体358及212优选使用防止氢等杂质从衬底311或形成有晶体管300的区域等扩散到形成有晶体管200的区域中的具有阻挡性的膜而形成。因此，绝缘体358及212可以使用与用于绝缘体324的材料同样的材料形成。
[0385] 作为对氢具有阻挡性的膜的例子，可以举出通过CVD法形成的氮化硅。有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是氢不容易脱离的膜。
[0386] 例如，作为对氢具有阻挡性的膜，对绝缘体213及214的每一个优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
[0387] 尤其是，氧化铝的防止氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，通过使用氧化铝，在晶体管的制造工序中及制造工序之后可以防止氢、水分等杂质混入晶体管200中。另外，可以抑制氧从构成晶体管200的氧化物释放。因此，氧化铝适合用作晶体管200的保护膜。
[0388] 例如，绝缘体210及216可以使用与用于绝缘体320的材料同样的材料形成。在将介电常数较低的材料用于层间膜的情况下，可以减少布线之间的寄生电容。例如，作为绝缘体216，可以使用氧化硅膜或氧氮化硅膜等。
[0389] 在绝缘体358、210、212、213、214及216中嵌入导电体218及包括在晶体管200中的导电体(导电体205)等。此外，导电体218被用作与电容器100或晶体管300电连接的插头或布线。导电体218可以使用与用于导电体328及导电体330的材料同样的材料形成。
[0390] 尤其是，与绝缘体358、212、213及214接触的区域的导电体218优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管200完全分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
[0391] 例如，当绝缘体224包括过剩氧区域时，与绝缘体224接触的导电体诸如导电体218等优选为耐氧化性高的导电体。如附图所示，也可以在导电体218及包括在晶体管200中的导电体(导电体205)上设置具有阻挡性的导电体219。通过采用本结构，可以抑制导电体218及包括在晶体管200中的导电体(导电体205)与过剩氧区域的氧起反应而生成氧化物。
[0392] 在绝缘体224的上方设置有晶体管200。另外，作为晶体管200的结构，可以使用上述实施方式中说明的晶体管结构。图23所示的晶体管200只是一个例子，不局限于上述结构，根据电路结构或驱动方法也可以使用适当的晶体管。
[0393] 在晶体管200的上方设置绝缘体280。在绝缘体280中，优选形成过剩氧区域。尤其是，在将氧化物半导体用于晶体管200时，当在晶体管200附近的层间膜等中设置具有过剩氧区域的绝缘体时，可以降低晶体管200中的氧空位，由此可以提高可靠性。
[0394] 具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热而一部分的氧脱离的氧化物材料。通过加热而一部分的氧脱离的氧化物是指：在TDS分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下，或者100℃以上且500℃以下。
[0395] 例如，作为这种材料，优选使用包含氧化硅或氧氮化硅的材料。另外，可以使用金属氧化物。注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。
[0396] 覆盖晶体管200的绝缘体280也可以被用作覆盖其下方的凹凸形状的平坦化膜。在绝缘体280中嵌入导电体244等。
[0397] 导电体244被用作与电容器100、晶体管200或晶体管300电连接的插头或布线。导电体244可以使用与导电体328及导电体330同样的材料形成。
[0398] 例如，当导电体244具有叠层结构时，导电体244优选包含不容易氧化(耐氧化性高)的导电体。尤其优选的是，在与具有过剩氧区域的绝缘体280接触的区域中设置耐氧化性高的导电体。通过采用该结构，可以抑制过剩氧从绝缘体280被吸收到导电体244中。另外，导电体244优选包含对氢具有阻挡性的导电体。尤其是，通过在与具有过剩氧区域的绝缘体280接触的区域中设置对氢等杂质具有阻挡性的导电体，可以抑制导电体244的杂质扩散、导电体244的一部分扩散以及从外部经过导电体244的杂质扩散。
[0399] 也可以在导电体244上设置导电体246、导电体124、导电体112a及导电体112b。导电体246及导电体124被用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。导电体112a及导电体112b被用作电容器100的电极。导电体246及导电体112a可以同时形成。导电体124及导电体112b可以同时形成。
[0400] 作为导电体246、导电体124、导电体112a及导电体112b，可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或包含上述元素作为其成分的金属氮化物膜(例如，氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
[0401] 尤其是，作为导电体246及导电体112a优选使用氮化钽膜等金属氮化物膜，因为该金属氮化物膜具有对氢或氧的阻挡性，并且不容易氧化(耐氧化性高)。另一方面，导电体124及导电体112b例如优选层叠钨等导电性高的材料形成。通过使用上述材料的组合，可以在保持布线的导电性的同时抑制氢扩散到绝缘体280及晶体管200。图23示出导电体246及导电体124的两层结构，但是上述结构不局限于此，也可以使用单层结构或三层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体之间的紧密性高的导电体。
[0402] 此外，也可以在导电体124上设置阻挡层281。通过利用阻挡层281，可以抑制导电体124在后面的工序中被氧化。此外，可以抑制包含在导电体124中的杂质或导电体124的一部分扩散。可以抑制杂质透过导电体124、导电体246及导电体244扩散到绝缘体280。
[0403] 另外，阻挡层281可以使用绝缘材料形成。此时，阻挡层281也可以具有电容器100的介电质的一部分的功能。阻挡层281也可以使用导电材料形成。此时，阻挡层281也可以具有布线或电极的一部分的功能。
[0404] 作为阻挡层281，优选使用氧化铝、氧化铪、氧化钽等金属氧化物或氮化钽等金属氮化物等。尤其是，氧化铝的防止氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，通过使用氧化铝，在半导体装置的制造工序中及制造工序之后可以防止导电体124、氢、水分等杂质混入晶体管200中。
[0405] 在阻挡层281及绝缘体280上设置有绝缘体282。作为绝缘体282优选使用对氧或氢具有阻挡性的材料。因此，绝缘体282可以使用与用于绝缘体214的材料同样的材料形成。例如，作为绝缘体282，优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
[0406] 尤其是，氧化铝的防止氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，通过使用氧化铝，在晶体管的制造工序中及制造工序之后可以防止氢、水分等杂质混入晶体管200中。另外，可以抑制氧从构成晶体管200的氧化物释放。因此，氧化铝适合用作晶体管200的保护膜。
[0407] 因此，晶体管200及包括过剩氧区域的绝缘体280可以位于绝缘体212、213和214的叠层结构与绝缘体282之间。绝缘体212、213、214及282都具有抑制氧或杂质诸如氢及水的扩散的阻挡性。
[0408] 可以抑制从绝缘体280及晶体管200释放的氧扩散到形成有电容器100或晶体管300的层中。或者，可以抑制氢及水等杂质从绝缘体282的上方的层及绝缘体214的下方的层扩散到晶体管200中。
[0409] 就是说，可以将氧从绝缘体280的过剩氧区域高效地供应到晶体管200中的其中形成沟道的氧化物，而可以减少氧空位。另外，可以防止由于杂质而在晶体管200中的其中形成沟道的氧化物中形成氧空位。因此，晶体管200中的其中形成沟道的氧化物可以为缺陷态密度低且特性稳定的氧化物半导体。就是说，可以抑制晶体管200的电特性变动，并可以提高可靠性。
[0410] 这里，对在将大面积衬底按每个半导体元件分割而形成芯片形状的多个半导体装置时设置的切割线(也称为分割线、分断线或截断线)进行说明。作为分割方法的例子，例如，在衬底上形成用来分断半导体元件的槽(切割线)，然后沿着切割线截断，而得到被分断的多个半导体装置。图29A及图29B都是切割线附近的截面图。
[0411] 例如，如图29A所示，在与形成在包括晶体管200的存储单元的边缘的切割线(在图29A中，以点划线表示)重叠的区域附近，在绝缘体212、213、214、216、224及280中设置开口。
另外，以覆盖绝缘体212、213、214、216、224及280的侧面的方式设置绝缘体282。
另外，以覆盖绝缘体212、213、214、216、224及280的侧面的方式设置绝缘体282。
[0412] 这里，当阻挡层281具有绝缘性时，优选以阻挡层281位于绝缘体282与开口的内面之间的方式在该开口中设置绝缘体282。通过利用阻挡层281，可以进一步抑制杂质的扩散。
[0413] 因此，在该开口中，绝缘体212、213及214与阻挡层281接触。此时，通过使用与绝缘体282相同材料及相同方法形成绝缘体212、213和214中的至少一个，可以提高它们之间的紧密性。此外，优选使用相同材料形成阻挡层281及绝缘体282。例如，可以使用氧化铝。当利用ALD法等能够形成致密的膜的方法形成阻挡层281，然后利用溅射法等成膜速率高的方法形成绝缘体282时，可以实现高生产率及高阻挡性。
[0414] 在该结构中，可以由绝缘体212、213、214及282包围绝缘体280及晶体管200。由于绝缘体212、213、214及282都具有抑制氧、氢及水的扩散的功能，所以即使将衬底按每个设置有本实施方式的半导体元件的电路区域分割而形成为多个芯片，也可以防止从截断的衬底的侧面方向混入氢或水等杂质且该杂质扩散到晶体管200。
[0415] 另外，在该结构中，可以防止绝缘体280中的过剩氧扩散到绝缘体282及214的外部。因此，绝缘体280中的过剩氧高效地被供应到在晶体管200中形成沟道的氧化物中。该氧可以减少在晶体管200中形成沟道的氧化物中的氧空位。由此，在晶体管200中形成沟道的氧化物可以为缺陷态密度低且具有稳定的特性的氧化物半导体。换言之，可以抑制晶体管200的电特性变动，并可以提高可靠性。
[0416] 作为其它例子，如图29B所示，也可以在切割线(在图29B中，以点划线表示)的两侧且在绝缘体212、213、214、216、224及280中设置开口。虽然在附图中开口数量为两个，但是也可以根据需要设置更多的开口。
[0417] 由于在设置于切割线的两侧的开口中，绝缘体212、213及214至少在两处与阻挡层281接触，所以可以实现更高的紧密性。在此情况下，当使用与绝缘体282相同材料及相同方法形成绝缘体212、213和214中的至少一个时，也可以提高它们之间的紧密性。
[0418] 由于设置有多个开口，所以绝缘体282可以与绝缘体212、213及214在多个区域中接触。由此，可以防止从切割线混入的杂质到达晶体管200。
[0419] 通过采用该结构，可以严密地密封晶体管200与绝缘体280。因此，晶体管200中的其中形成沟道的氧化物可以为缺陷态密度低且特性稳定的氧化物半导体。就是说，可以抑制晶体管200的电特性变动，并可以提高可靠性。
[0420] 在晶体管200的上方设置有电容器100。电容器100包括导电体112(导电体112a及导电体112b)、阻挡层281、绝缘体282、绝缘体130、导电体116。
[0421] 导电体112被用作电容器100的电极。例如，在图23的结构中，被用作与晶体管200及晶体管300连接的插头或布线的导电体244的一部分被用作导电体112。此外，当阻挡层281具有导电性时，阻挡层281被用作电容器100的电极的一部分。当阻挡层281具有绝缘性时，阻挡层281被用作电容器100的电介质的一部分。
[0422] 通过采用该结构，与分别形成电极及布线的情况相比，可以降低工序数，所以可以提高生产率。
[0423] 绝缘体282的位于导电体112与导电体116之间的区域被用作电介质。例如，通过作为绝缘体282使用氧化铝等高介电常数(high-k)材料，可以确保电容器100的充分电容。
[0424] 作为电介质的一部分也可以设置绝缘体130。绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，以具有单层结构或叠层结构而形成。
[0425] 例如，当作为绝缘体282使用氧化铝等高介电常数(high-k)材料时，优选作为绝缘体130使用氧氮化硅等介电强度大的材料。在具有该结构的电容器100中，由于绝缘体130，可以增大介电强度，而可以抑制电容器100的静电破坏。
[0426] 导电体116以隔着阻挡层281、绝缘体282及绝缘体130覆盖导电体112的侧面及顶面的方式设置。在由导电体116隔着绝缘体包围导电体112的侧面的该结构中，在导电体112的侧面还形成电容，因此可以增大电容器的每投影面积的容量。因此，可以实现半导体装置的小面积化、高集成化以及微型化。
[0427] 另外，导电体116可以使用金属材料、合金材料、金属氧化物材料等导电材料形成。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等另一个构成要素同时形成该导电体116时，也可以使用低电阻金属材料的Cu(铜)或Al(铝)等。
[0428] 在导电体116及绝缘体130上设置有绝缘体150。绝缘体150可以使用与用于绝缘体320的材料同样的材料形成。绝缘体150可以被用作覆盖其下方的凹凸形状的平坦化膜。
[0429] 以上是结构实例的说明。通过使用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动，而可以提高可靠性。可以提供一种包含氧化物半导体的通态电流大的晶体管。可以提供一种包含氧化物半导体的关态电流小的晶体管。可以提供一种功耗低的半导体装置。
[0430] <变形例子1>在本实施方式的变形例子中，也可以如图24所示那样形成导电体244及阻挡层281。也就是说，也可以在绝缘体280中嵌入被用作插头或布线的导电体244及被用作电容器100的电极的一部分的导电体112，并且，在导电体244上使用具有阻挡性的导电体或绝缘体形成阻挡层281。此时，阻挡层281优选使用不仅具有阻挡性也具有高耐氧化性的导电体形成。由于在该结构中导电体244的一部分被用作电容器的电极(导电体112)，所以不需要另行设置导电体。
[0431] 因此，如图24所示，电容器100包括导电体244的一区域的导电体112、绝缘体282、绝缘体130、导电体116。
[0432] 被用作电容器100的电极的导电体112可以与导电体244同时形成。通过采用该结构，可以提高生产率。此外，由于不需要用来形成电容器的电极的掩模，所以可以减少工序数。
[0433] 在绝缘体216上依次层叠有绝缘体220、绝缘体222及绝缘体224。作为绝缘体220、222和224中的任一个优选使用对氧或氢具有阻挡性的材料。此外，绝缘体220、绝缘体222及绝缘体224有时被用作晶体管200的一部分(栅极绝缘体)。
[0434] 绝缘体224优选包括其氧含量超过化学计量组成的氧化物。就是说，在绝缘体224中，优选形成有包含比化学计量组成的氧多的氧的区域(以下，也称为过剩氧区域)。尤其是，在将氧化物半导体用于晶体管200时，当在晶体管200附近的基底膜等中设置具有过剩氧区域的绝缘体时，降低晶体管200中的氧空位，由此可以提高可靠性。
[0435] 具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热而一部分的氧脱离的氧化物材料。通过加热而一部分的氧脱离的氧化物是指：在TDS分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下，或者100℃以上且500℃以下。
[0436] 例如，作为这种材料，优选使用包含氧化硅或氧氮化硅的材料。另外，可以使用金属氧化物。注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。
[0437] 另外，当绝缘体224包括过剩氧区域时，绝缘体222或绝缘体220优选对氧、氢及水具有阻挡性。当绝缘体222或绝缘体220对氧具有阻挡性时，过剩氧区域的氧高效地供应给晶体管200所包括的氧化物230而不扩散到晶体管300一侧。可以抑制导电体218及包括在晶体管200中的导电体(导电体205)与过剩氧区域的氧起反应来生成氧化物。
[0438] 以上是对变形例子的说明。通过使用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动，而可以提高可靠性。可以提供一种包含氧化物半导体的通态电流大的晶体管。可以提供一种包含氧化物半导体的关态电流小的晶体管。可以提供一种功耗低的半导体装置。
[0439] <变形例子2>在本实施方式的变形例子中，也可以如图25所示那样形成导电体219、导电体244及具有阻挡性的导电体246。也就是说，也可以在绝缘体280中嵌入被用作插头或布线的导电体
244，在导电体244上形成具有阻挡性的导电体246。此时，导电体246优选使用不仅具有高阻挡性也具有高耐氧化性的导电体形成。通过采用该结构，可以同时形成导电体246及被用作电容器的电极的导电体112。此外，由于在该结构中导电体246也被用作阻挡层，所以不需要另行设置阻挡层。
244，在导电体244上形成具有阻挡性的导电体246。此时，导电体246优选使用不仅具有高阻挡性也具有高耐氧化性的导电体形成。通过采用该结构，可以同时形成导电体246及被用作电容器的电极的导电体112。此外，由于在该结构中导电体246也被用作阻挡层，所以不需要另行设置阻挡层。
[0440] 因此，如图25所示，电容器100包括导电体112、绝缘体282、绝缘体130、导电体116。被用作电容器100的电极的导电体112可以与导电体246同时形成。
[0441] 以上是对变形例子的说明。通过使用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动，而可以提高可靠性。可以提供一种包含氧化物半导体的通态电流大的晶体管。可以提供一种包含氧化物半导体的关态电流小的晶体管。可以提供一种功耗低的半导体装置。
[0442] <变形例子3>在本实施方式的变形例子中，也可以如图26所示那样设置电容器100。也就是说，在绝缘体280中嵌入被用作插头或布线的导电体244，在导电体244上设置具有阻挡性的阻挡层
281，然后设置具有阻挡性的绝缘体282及绝缘体284。接着，在绝缘体284上形成平坦性高的绝缘体286，由此可以在平坦性高的绝缘体286上设置电容器100。
281，然后设置具有阻挡性的绝缘体282及绝缘体284。接着，在绝缘体284上形成平坦性高的绝缘体286，由此可以在平坦性高的绝缘体286上设置电容器100。
[0443] 电容器100设置在绝缘体286上，并包括导电体112(导电体112a及导电体112b)、绝缘体130、绝缘体132、绝缘体134及导电体116。注意，导电体124被用作与电容器100、晶体管200或晶体管300电连接的插头或布线。
[0444] 导电体112可以使用金属材料、合金材料、金属氧化物材料等导电材料形成。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成该导电体112时，也可以使用低电阻金属材料的Cu(铜)或Al(铝)等。
[0445] 在导电体112上形成绝缘体130、132及134。绝缘体130、132及134例如都可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等形成。虽然在附图中示出三层结构，但是也可以采用单层结构、两层的叠层结构或四层以上的叠层结构。
[0446] 例如，优选的是，作为绝缘体130及134使用氧氮化硅等介电强度大的材料，作为绝缘体132使用氧化铝等介电常数高(high-k)的材料。在具有该结构的电容器100中，由于介电常数高(high-k)的绝缘体而可以确保充分的电容，并且由于介电强度大的绝缘体而可以提高绝缘强度，而可以抑制电容器100的静电放电。
[0447] 在导电体112上隔着绝缘体130、132及134设置导电体116。另外，导电体116可以使用金属材料、合金材料、金属氧化物材料等导电材料形成。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等另一个构成要素同时形成该导电体116时，也可以使用低电阻金属材料的Cu(铜)或Al(铝)等。
[0448] 此外，当被用作一个电极的导电体112包括如导电体112b那样的凸状结构体时，可以增大电容器的每投影面积的容量。因此，可以实现半导体装置的小面积化、高集成化以及微型化。
[0449] 以上是对变形例子的说明。通过使用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动，而可以提高可靠性。可以提供一种包含氧化物半导体的通态电流大的晶体管。可以提供一种包含氧化物半导体的关态电流小的晶体管。可以提供一种功耗低的半导体装置。
[0450] <变形例子4>图27示出本实施方式的另一个变形例子。图27与图23的不同之处在于晶体管300及200的结构。
[0451] 在图27所示的晶体管300中，形成沟道的半导体区域312(衬底311的一部分)具有凸形状。另外，以隔着绝缘体314覆盖半导体区域312的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料形成。因为利用半导体衬底的凸部，所以晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的顶面接触的方式设置用作用来形成凸部的掩模的绝缘体。虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
[0452] 图27的晶体管200的结构的详细内容在上述实施方式中进行了说明。在形成在绝缘体280中的开口形成有氧化物、栅极绝缘体及被用作栅极的导电体。因此，优选至少在被用作栅极的导电体上形成具有阻挡性的导电体246。
[0453] 当导电体112(导电体246)具有对氧、氢或水具有阻挡性的导电体(例如，氮化钽)以及导电性高的导电体(例如，钨或铜)的叠层结构时，导电性高的导电体(例如，钨或铜)被氮化钽及阻挡层281完全密封。因此，可以抑制导电体本身(例如，铜)的扩散，并可以抑制从绝缘体282上方透过导电体244侵入杂质。
[0454] 在晶体管200的上方设置有电容器100。在图27的结构中，电容器100包括导电体112、具有阻挡性的导电体246、绝缘体282、绝缘体130、导电体116。
[0455] 导电体112被用作电容器100的电极。例如，在图27的结构中，被用作与晶体管200及晶体管300连接的插头或布线的导电体244的一部分被用作导电体112。此外，当阻挡层281具有导电性时，阻挡层281被用作电容器100的电极的一部分。当阻挡层281具有绝缘性时，阻挡层281被用作电容器100的电介质。
[0456] 通过采用该结构，与分别形成电极及布线的情况相比，可以降低工序数，所以可以提高生产率。
[0457] 以上是对变形例子的说明。通过使用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动，而可以提高可靠性。可以提供一种包含氧化物半导体的通态电流大的晶体管。可以提供一种包含氧化物半导体的关态电流小的晶体管。可以提供一种功耗低的半导体装置。
[0458] <变形例子5>图28示出本实施方式的另一个变形例子。图28与图26的不同之处在于晶体管200的结构。
[0459] 如图28所示，也可以设置绝缘体279及阻挡层271。绝缘体279可以使用与绝缘体280相同的材料及方法形成。也就是说，绝缘体279与绝缘体280同样地优选包含其氧含量超过化学计量组成的氧化物。因此，绝缘体279是包含氧的绝缘体，诸如氧化硅膜或氧氮化硅膜。作为包含过剩氧的绝缘体，可以在适当设定的条件下通过CVD法或溅射法形成包含多量氧的氧化硅膜或氧氮化硅膜。在形成成为绝缘体279的绝缘体之后，也可以进行使用CMP法等的平坦化处理以提高该绝缘体的顶面的平坦性。为了在绝缘体279中形成过剩氧区域，例如也可以利用离子注入法、离子掺杂法、等离子体处理添加氧。
[0460] 阻挡层271使用对氧具有阻挡性的绝缘体或导电体形成。阻挡层271例如可以利用溅射法或原子层沉积(ALD:atomic layer deposition)法使用氧化铝、氧化铪、氧化钽、氮化钽等形成。
[0461] 在绝缘体279及阻挡层271上设置绝缘体280。当使用与绝缘体279相同的材料及方法形成绝缘体280时，在对绝缘体280进行形成过剩氧状态的处理时，被引入的过剩氧不仅扩散到绝缘体280，也扩散到绝缘体279。为了在绝缘体280及绝缘体279中形成过剩氧区域，例如也可以利用离子注入法、离子掺杂法、等离子体处理对绝缘体280添加氧。
[0462] 以上是对变形例子的说明。通过使用本结构，可以在具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动，而可以提高可靠性。可以提供一种包含氧化物半导体的通态电流大的晶体管。可以提供一种包含氧化物半导体的关态电流小的晶体管。可以提供一种功耗低的半导体装置。
[0463] <变形例子6>图31A及图31B示出本实施方式的另一个变形例子。图31A及图31B分别是以点划线A1-A2为轴的晶体管200的沟道长度方向及沟道宽度方向上的截面图。
[0464] 如图31A及图31B所示，也可以使用绝缘体212和214的叠层结构及绝缘体282和284的叠层结构包围晶体管200及包括过剩氧区域的绝缘体280。此时，在使晶体管300与电容器100连接的贯通电极与晶体管200之间，绝缘体212和214的叠层结构优选与绝缘体282和284的叠层结构接触。
[0465] 因此，可以抑制从绝缘体280及晶体管200释放的氧扩散到形成有电容器100或晶体管300的层中。或者，可以抑制氢及水等杂质从绝缘体282的上方的层及绝缘体214的下方的层扩散到晶体管200中。
[0466] 就是说，可以将氧从绝缘体280的过剩氧区域高效地供应到晶体管200中的其中形成沟道的氧化物，而可以减少氧空位。另外，可以防止由于杂质而在晶体管200中的其中形成沟道的氧化物中形成氧空位。因此，晶体管200中的其中形成沟道的氧化物可以为缺陷态密度低且特性稳定的氧化物半导体。就是说，可以抑制晶体管200的电特性变动，并可以提高可靠性。
[0467] <变形例子7>图32A及图32B示出本实施方式的另一个变形例子。图32A是将图30A所示的半导体装置配置为矩阵状的行的一部分的电路图。图32B是对应于图32A的半导体装置的截面图。
[0468] 在图32A及图32B中，在同一行中配置有：包括晶体管300、晶体管200及电容器100的半导体装置；包括晶体管301、晶体管201及电容器101的半导体装置；以及包括晶体管302、晶体管202及电容器102的半导体装置。
[0469] 如图32B所示，也可以使用绝缘体212和214的叠层结构及绝缘体282和284的叠层结构包围多个晶体管(在附图中为晶体管200和201)及包括过剩氧区域的绝缘体280。此时，优选在使晶体管300、301或302与电容器100、101或102连接的贯通电极与晶体管200、201或202之间形成层叠有绝缘体212和214及绝缘体282和284的结构。
[0470] 因此，可以抑制从绝缘体280及晶体管200释放的氧扩散到形成有电容器100或晶体管300的层中。或者，可以抑制氢及水等杂质从绝缘体282的上方的层及绝缘体214的下方的层扩散到晶体管200中。
[0471] 就是说，可以将氧从绝缘体280的过剩氧区域高效地供应到晶体管200中的其中形成沟道的氧化物，而可以减少氧空位。另外，可以防止由于杂质而在晶体管200中的其中形成沟道的氧化物中形成氧空位。因此，晶体管200中的其中形成沟道的氧化物可以为缺陷态密度低且特性稳定的氧化物半导体。就是说，可以抑制晶体管200的电特性变动，并可以提高可靠性。
[0472] <变形例子8>图33示出本实施方式的另一个变形例子。图33是图32A及图32B所示的半导体装置的截面图，其中集成有晶体管201及晶体管202。
[0473] 如图33所示，被用作晶体管201的源电极或漏电极的导电体也可以具有被用作电容器101的一个电极的导电体112的功能。此时，晶体管201的氧化物以及被用作晶体管201的栅极绝缘体的绝缘体在被用作晶体管201的源电极或漏电极的导电体上延伸的区域被用作电容器101的绝缘体。因此，被用作电容器101的另一个电极的导电体116也可以隔着绝缘体250及氧化物230c层叠在导电体240a上。通过采用该结构，可以实现半导体装置的小面积化、高集成化以及微型化。
[0474] 另外，也可以层叠晶体管201和晶体管202。通过采用该结构，可以实现半导体装置的小面积化、高集成化以及微型化。
[0475] 另外，也可以使用绝缘体212和214的叠层结构及绝缘体282和284的叠层结构包围多个晶体管(在附图中为晶体管201和202)及包括过剩氧区域的绝缘体280。此时，优选在使晶体管300、301或302与电容器100、101或102连接的贯通电极与晶体管200、201或202之间形成层叠有绝缘体212和214及绝缘体282和284的结构。
[0476] 因此，可以抑制从绝缘体280及晶体管200释放的氧扩散到形成有电容器100或晶体管300的层中。或者，可以抑制氢及水等杂质从绝缘体282的上方的层及绝缘体214的下方的层扩散到晶体管200中。
[0477] 就是说，可以将氧从绝缘体280的过剩氧区域高效地供应到晶体管200中的其中形成沟道的氧化物，而可以减少氧空位。另外，可以防止由于杂质而在晶体管200中的其中形成沟道的氧化物中形成氧空位。因此，晶体管200中的其中形成沟道的氧化物可以为缺陷态密度低且特性稳定的氧化物半导体。就是说，可以抑制晶体管200的电特性变动，并可以提高可靠性。
[0478] 本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
[0479] 实施方式5在本实施方式中，对包括本发明的一个实施方式的晶体管等的半导体装置的电路的例子进行说明。
[0480] <电路>以下，参照图34及图35对包括本发明的一个实施方式的晶体管等的半导体装置的电路的例子进行说明。
[0481] 〈存储装置1>图34的半导体装置与上述实施方式所说明的半导体装置之间的不同之处在于包括晶
体管3400及布线3006。在此情况下也可以通过与上述实施方式所示的半导体装置相同的方式进行数据的写入及保持。作为晶体管3400，可以使用与上述晶体管300同样的晶体管。
体管3400及布线3006。在此情况下也可以通过与上述实施方式所示的半导体装置相同的方式进行数据的写入及保持。作为晶体管3400，可以使用与上述晶体管300同样的晶体管。
[0482] 布线3006与晶体管3400的栅极电连接，晶体管3400的源极和漏极中的一个与晶体管300的漏极电连接，晶体管3400的源极和漏极中的另一个与布线3003电连接。
[0483] <存储装置2>参照图35的电路图对半导体装置(存储装置)的变形例子进行说明。
[0484] 图35所示的半导体装置包括晶体管4100、4200、4300及4400、电容器4500及4600。在此，作为晶体管4100可以使用与上述晶体管300同样的晶体管，作为晶体管4200至4400可以使用与上述晶体管200同样的晶体管。作为电容器4500及4600，可以使用与上述电容器
100同样的电容器。虽然在图35中未示出，但是多个图35的半导体装置被设置为矩阵状。图
35的半导体装置可以根据供应到布线4001、布线4003、布线4005至4009的信号或电位而控制数据电压的写入及读出。
100同样的电容器。虽然在图35中未示出，但是多个图35的半导体装置被设置为矩阵状。图
35的半导体装置可以根据供应到布线4001、布线4003、布线4005至4009的信号或电位而控制数据电压的写入及读出。
[0485] 晶体管4100的源极和漏极中的一个连接于布线4003。晶体管4100的源极和漏极中的另一个连接于布线4001。虽然在图35中晶体管4100为p沟道晶体管，但是该晶体管4100也可以为n沟道晶体管。
[0486]图35的半导体装置包括两个数据保持部。例如，第一数据保持部在连接于节点FG1的晶体管4400的源极和漏极中的一个、电容器4600的一个电极以及晶体管4200的源极和漏极中的一个之间保持电荷。第二数据保持部在连接于节点FG2的晶体管4100的栅极、晶体管4200的源极和漏极中的另一个、晶体管4300的源极和漏极中的一个以及电容器4500的一个电极之间保持电荷。
[0487] 晶体管4300的源极和漏极中的另一个连接于布线4003。晶体管4400的源极和漏极中的另一个连接于布线4001。晶体管4400的栅极连接于布线4005。晶体管4200的栅极连接于布线4006。晶体管4300的栅极连接于布线4007。电容器4600的另一个电极连接于布线4008。电容器4500的另一个电极连接于布线4009。
[0488] 晶体管4200、4300及4400被用作控制数据电压的写入及电荷的保持的开关。注意，作为晶体管4200、4300及4400优选使用在非导通状态下流过源极与漏极之间的电流较小(关态电流较小)的晶体管。作为关态电流较小的晶体管的例子，优选使用在其沟道形成区域中包括氧化物半导体的晶体管(OS晶体管)。OS晶体管例如具有如下优点:关态电流较小、可以以与包含硅的晶体管重叠的方式制造。虽然在图35中晶体管4200、4300及4400为n沟道晶体管，但是该晶体管4200、4300及4400也可以为p沟道晶体管。
[0489] 即便晶体管4200、晶体管4300及晶体管4400是包含氧化物半导体的晶体管，也优选将晶体管4200及晶体管4300设置在与晶体管4400不同的层中。也就是说，在图35的半导体装置中，优选层叠晶体管4100、晶体管4200及晶体管4300与晶体管4400。换言之，通过使晶体管集成化，能够缩小电路面积，而能够减小半导体装置的尺寸。
[0490] 接着，说明对图35所示的半导体装置写入数据的工作。
[0491] 首先，说明对连接于节点FG1的数据保持部写入数据电压的工作(以下称为写入工作1)。在下面的说明中，写入到连接于节点FG1的数据保持部的数据电压称为VD1，而晶体管4100的阈值电压称为Vth。
[0492] 在写入工作1中，将布线4003设定为VD1，并在将布线4001设定为接地电位之后，使布线4001处于电浮动状态。将布线4005及4006设定为高电平。将布线4007至4009设定为低电平。然后，处于电浮动状态的节点FG2的电位上升，由此电流流过晶体管4100。通过该电流的流过，布线4001的电位上升。晶体管4400及4200成为导通状态。因此，随着布线4001的电位上升，节点FG1及FG2的电位就上升。当节点FG2的电位上升而晶体管4100的栅极与源极之间的电压(Vgs)到达晶体管4100的阈值电压Vth时，流过晶体管4100中的电流变小。因此，布线4001、节点FG1及FG2的电位上升停止，而节点FG1及FG2的电位被固定为比VD1低出Vth的“VD1-Vth”。
[0493] 也就是说，当电流流过晶体管4100时，施加到布线4003的VD1被施加到布线4001，而节点FG1及FG2的电位上升。当由于电位的上升而节点FG2的电位成为“VD1-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止。
[0494] 接着，说明对连接于节点FG2的数据保持部写入数据电压的工作(以下称为写入工作2)。在下面的说明中，写入到连接于节点FG2的数据保持部的数据电压称为VD2。
[0495] 在写入工作2中，将布线4001设定为VD2，并在将布线4003设定为接地电位之后，使布线4003处于电浮动状态。将布线4007设定为高电平。将布线4005、4006、4008及4009设定为低电平。将晶体管4300处于导通状态，而将布线4003设定为低电平。因此，节点FG2的电位也降低到低电平，而电流流过晶体管4100。通过该电流的流过，布线4003的电位上升。晶体管4300成为导通状态。因此，随着布线4003的电位上升，节点FG2的电位就上升。当节点FG2的电位上升而晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100中的电流变小。因此，布线4003及FG2的电位的上升停止，而FG2的电位被固定为比VD2低出Vth的“VD2-Vth”。
[0496] 也就是说，当电流流过晶体管4100时，施加到布线4001的VD2被施加到布线4003，而节点FG2的电位上升。当由于电位的上升而节点FG2的电位成为“VD2-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止。此时，晶体管4200和4400处于非导通状态，而节点FG1的电位保持在写入工作1中写入的“VD1-Vth”。
[0497] 在图35的半导体装置中，在将数据电压写入到多个数据保持部之后，将布线4009设定为高电平，而使节点FG1及FG2的电位上升。然后，使各晶体管处于非导通状态以停止电荷移动，来保持所写入的数据电压。
[0498] 通过如上所述的对节点FG1及FG2进行数据电压的写入工作，可以将数据电压保持在多个数据保持部。虽然说明了作为所写入的电位使用“VD1-Vth”及“VD2-Vth”的例子，但是它们是对应于多值数据的数据电压。因此，当各数据保持部保持4位的数据时，可以得到16个值的“VD1-Vth”及16个值的“VD2-Vth”。
[0499] 接着，说明从图35的半导体装置读出数据的工作。
[0500] 首先，说明从连接于节点FG2的数据保持部读出数据电压的工作(以下称为读出工作1)。
[0501] 在读出工作1中，对预充电后成为电浮动状态的布线4003进行放电。将布线4005至4008设定为低电平。当将布线4009设定为低电平时，将处于电浮动状态的节点FG2的电位设定为“VD2-Vth”。节点FG2的电位降低，由此电流流过晶体管4100。通过该电流的流过，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD2-Vth”高出Vth的“VD2”。该布线4003的电位对应于连接到节点FG2的数据保持部的数据电压。对所读出的模拟数据电压进行A/D转换，以取得连接于节点FG2的数据保持部的数据。
[0502] 也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为“VD2”。在晶体管4100中，节点FG2的“VD2-Vth”与布线4003的“VD2”之间的Vgs成为Vth，因此电流停止。然后，在写入工作2中写入的“VD2”被读出到布线4003。
[0503] 在取得连接于节点FG2的数据保持部的数据之后，使晶体管4300处于导通状态，而使节点FG2的“VD2-Vth”放电。
[0504] 然后，将保持在节点FG1的电荷分配在节点FG1及节点FG2之间，而将连接于节点FG1的数据保持部的数据电压移动到连接于节点FG2的数据保持部。将布线4001及4003设定为低电平。将布线4006设定为高电平。将布线4005、布线4007至4009设定为低电平。当使晶体管4200处于导通状态时，节点FG1的电荷被分配在节点FG1与节点FG2之间。
[0505] 在此，电荷分配后的电位从所写入的电位“VD1-Vth”降低。因此，电容器4600的电容值优选大于电容器4500的电容值。或者，写入到节点FG1的电位“VD1-Vth”优选大于对应于相同数据的电位“VD2-Vth”。如此，通过改变电容值的比例而预先使写入的电位变大，可以抑制电荷分配后的电位下降。关于电荷分配所引起的电位变动，将在后面进行说明。
[0506] 接着，说明从连接于节点FG1的数据保持部读出数据电压的工作(以下称为读出工作2)。
[0507] 在读出工作2中，对预充电后成为电浮动状态的布线4003进行放电。将布线4005至4008设定为低电平。布线4009的电位在预充电时被设定为高电平，之后被设定为低电平。当将布线4009设定为低电平时，将处于电浮动状态的节点FG2的电位设定为“VD1-Vth”。节点FG2的电位降低，由此电流流过晶体管4100。通过该电流的流过，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD1-Vth”高出Vth的“VD1”。该布线4003的电位对应于连接到节点FG1的数据保持部的数据电压。对所读出的模拟数据电压进行A/D转换，以取得连接于节点FG1的数据保持部的数据。以上是从连接于节点FG1的数据保持部读出数据电压的工作。
[0508] 也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为“VD1”。在晶体管4100中，节点FG2的“VD1-Vth”与布线4003的“VD1”之间的Vgs成为Vth，因此电流停止。然后，在写入工作1中写入的“VD1”被读出到布线4003。
[0509] 在如上所述的对节点FG1及FG2进行的数据电压的读出工作中，可以从多个数据保持部读出数据电压。例如，通过在节点FG1及节点FG2的每一个中保持4位(16个值)的数据，可以保持总共8位(256个值)的数据。虽然在图35所示的结构中设置有第一至第三层4021至4023，但是通过追加层数能够提高存储容量而无需增加半导体装置的面积。
[0510] 注意，所读出的电位可以作为比所写入的数据电压高出Vth的电压被读出。因此，可以在读出中抵消在写入工作中写入的“VD1-Vth”的Vth或“VD2-Vth”的Vth。其结果是，可以提高每存储单元的存储容量，还可以将所读出的数据接近于正确的数据，所以可以实现良好的数据可靠性。
[0511] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
[0512] 实施方式6在本实施方式中，参照图36A至图36C、图37A至图37C、图38A和图38B以及图39A和图39B对能够使用上述实施方式所说明的OS晶体管的电路结构例子进行说明。
[0513] 图36A是反相器的电路图。反相器5800将供应到输入端子IN的信号的逻辑被反转的信号输出到输出端子OUT。反相器5800包括多个OS晶体管。信号SBG能够切换OS晶体管的电特性。
[0514] 图36B示出反相器5800的例子。反相器5800包括OS晶体管5810及OS晶体管5820。反相器5800可以仅使用n沟道晶体管形成，所以与使用互补金属氧化物半导体(complementary metal oxide semiconductor)形成的反相器(即，CMOS反相器)相比，可以以低成本形成反相器5800。
[0515] 另外，包括OS晶体管的反相器5800可以设置在包含Si晶体管的CMOS电路上。因为反相器5800可以设置为与CMOS电路重叠，所以不需要反相器5800的追加面积，从而可以抑制电路面积的增大。
[0516] OS晶体管5810、5820都包括被用作前栅极的第一栅极、被用作背栅极的第二栅极、被用作源极和漏极中的一个的第一端子以及被用作源极和漏极中的另一个的第二端子。
[0517] OS晶体管5810的第一栅极与第二端子连接。OS晶体管5810的第二栅极与供应信号SBG的布线连接。OS晶体管5810的第一端子与供应电压VDD的布线连接。OS晶体管5810的第二端子与输出端子OUT连接。
[0518] OS晶体管5820的第一栅极与输入端子IN连接。OS晶体管5820的第二栅极与输入端子IN连接。OS晶体管5820的第一端子与输出端子OUT连接。OS晶体管5820的第二端子与供应电压VSS的布线连接。
[0519] 图36C是示出反相器5800的工作的时序图。图36C的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、信号SBG的信号波形以及OS晶体管5810(FET5810)的阈值电压的变化。
[0520] 可以将信号SBG施加到OS晶体管5810的第二栅极，来控制OS晶体管5810的阈值电压。
[0521] 信号SBG具有用来使阈值电压向负方向漂移的电压VBG_A以及用来使阈值电压向正方向漂移的电压VBG_B。当对第二栅极施加电压VBG_A时，可以使OS晶体管5810的阈值电压向负方向漂移而成为阈值电压VTH_A。当对第二栅极施加电压VBG_B时，可以使OS晶体管5810的阈值电压向正方向漂移而成为阈值电压VTH_B。
[0522] 为了使上述说明可视化，图37A示出晶体管的电特性之一的Vg-Id曲线。
[0523] 当将电压VBG_A等高电压施加到第二栅极时，可以将上述OS晶体管5810的电特性漂移到图37A中的以虚线5840表示的曲线。当将电压VBG_B等低电压施加到第二栅极时，可以将上述OS晶体管5810的电特性漂移到图37A中的以实线5841表示的曲线。如图37A所示，通过在电压VBG_A和电压VBG_B之间切换信号SBG，可以使OS晶体管5810的阈值电压向正方向或负方向漂移。
[0524] 通过将阈值电压向正方向漂移到阈值电压VTH_B，可以使电流不容易流过OS晶体管5810中。图37B视觉性地示出该状态。如图37B所示，可以使流过OS晶体管5810的电流IB极小。因此，在施加到输入端子IN的信号为高电平而OS晶体管5820为开启状态(ON)时，可以急剧降低输出端子OUT的电压。
[0525] 由于可以得到如图37B所示电流不容易流过OS晶体管5810中的状态，所以可以在图36C的时序图中使输出端子的信号波形5831为急剧。可以减少在供应电压VDD的布线与供应电压VSS的布线之间的贯通电流，所以可以实现低功耗工作。
[0526] 通过将阈值电压向负方向漂移到阈值电压VTH_A，可以使电流容易流过OS晶体管5810中。图37C视觉性地示出该状态。如图37C所示，此时流过的电流IA可以至少高于电流IB。
因此，在施加到输入端子IN的信号为低电平而OS晶体管5820为关闭状态(OFF)时，可以急剧提高输出端子OUT的电压。
因此，在施加到输入端子IN的信号为低电平而OS晶体管5820为关闭状态(OFF)时，可以急剧提高输出端子OUT的电压。
[0527] 由于可以得到如图37C所示电流容易流过OS晶体管5810中的状态，所以可以在图36C的时序图中使输出端子的信号波形5832为急剧。
[0528] 另外，优选在切换OS晶体管5820的状态之前，即在时刻T1或时刻T2之前利用信号SBG控制OS晶体管5810的阈值电压。例如，如图36C所示，优选在将施加到输入端子IN的信号切换为高电平的时刻T1之前将OS晶体管5810的阈值电压从阈值电压VTH_A切换为阈值电压VTH_B。另外，如图36C所示，优选在将施加到输入端子IN的信号切换为低电平的时刻T2之前将OS晶体管5810的阈值电压从阈值电压VTH_B切换为阈值电压VTH_A。
[0529] 虽然图36C的时序图示出根据施加到输入端子IN的信号切换信号SBG的电平的结构，但是也可以采用不同的结构，例如，可以采用利用处于浮动状态的OS晶体管5810的第二栅极保持用来控制阈值电压的电压的结构。图38A示出该电路结构的例子。
[0530] 图38A的电路结构除了包括OS晶体管5850之外与图36B的电路结构相同。OS晶体管5850的第一端子与OS晶体管5810的第二栅极连接。OS晶体管5850的第二端子与供应电压VBG_B(或电压VBG_A)的布线连接。OS晶体管5850的第一栅极与供应信号SF的布线连接。OS晶体管5850的第二栅极与供应电压VBG_B(或电压VBG_A)的布线连接。
[0531] 参照图38B的时序图对图38A的电路结构的工作进行说明。
[0532] 在将施加到输入端子IN的信号的电平切换为高电平的时刻T3之前，将用来控制OS晶体管5810的阈值电压的电压施加到OS晶体管5810的第二栅极。将信号SF设定为高电平而OS晶体管5850成为开启状态，来对节点NBG施加用来控制阈值电压的电压VBG_B。
[0533] 在节点NBG的电压成为VBG_B之后，使OS晶体管5850处于关闭状态。因为OS晶体管5850的关态电流极小，所以通过使OS晶体管5850维持关闭状态，并使节点NBG为非常近于浮动状态的状态，可以保持节点NBG所保持的电压VBG_B。因此，对OS晶体管5850的第二栅极施加电压VBG_B的工作的次数得到减少，所以可以减少改写电压VBG_B所需要的功耗。
[0534] 虽然图36B及图38A都示出通过外部控制对OS晶体管5810的第二栅极施加电压的结构，但是也可以采用不同的结构，例如，也可以采用基于施加到输入端子IN的信号生成用来控制阈值电压的电压而将其施加到OS晶体管5810的第二栅极的结构。图39A示出该电路结构的例子。
[0535] 图39A的电路结构除了输入端子IN与OS晶体管5810的第二栅极之间设置有CMOS反相器5860之外与图36B的电路结构相同。CMOS反相器5860的输入端子与输入端子IN连接。CMOS反相器5860的输出端子与OS晶体管5810的第二栅极连接。
[0536] 参照图39B的时序图对图39A的电路结构的工作进行说明。图39B的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、CMOS反相器5860的输出波形IN_B以及OS晶体管5810(FET5810)的阈值电压的变化。
[0537] 相当于使施加到输入端子IN的信号的逻辑反转的信号的输出波形IN_B可以被用作用来控制OS晶体管5810的阈值电压的信号。因此，如图36A至图36C所说明，可以控制OS晶体管5810的阈值电压。例如，在图39B的时刻T4，施加到输入端子IN的信号为高电平而OS晶体管5820成为开启状态。此时，输出波形IN_B为低电平。因此，可以使电流不容易流过OS晶体管5810中，所以可以急剧降低输出端子OUT的电压。
[0538] 另外，在图39B的时刻T5，施加到输入端子IN的信号为低电平而OS晶体管5820成为关闭状态。此时，输出波形IN_B为高电平。因此，可以使电流容易流过OS晶体管5810中，所以可以急剧提高输出端子OUT的电压。
[0539] 如上所述，在本实施方式的包括OS晶体管的反相器的结构中，根据施加到输入端子IN的信号的逻辑而切换背栅极的电压。通过采用该结构，可以控制OS晶体管的阈值电压。通过利用施加到输入端子IN的信号控制OS晶体管的阈值电压，可以使输出端子OUT的电压急剧变化。另外，可以减少供应电源电压的布线之间的贯通电流。因此，可以降低功耗。
[0540] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
[0541] 实施方式7在本实施方式中，参照图40A至图40E、图41A和图41B、图42A和图42B、图43A至图43C、图
44A和图44B、图45A至图45C以及图46A和图46B对具有多个上述实施方式所说明的包括OS晶体管的电路的半导体装置的例子进行说明。
44A和图44B、图45A至图45C以及图46A和图46B对具有多个上述实施方式所说明的包括OS晶体管的电路的半导体装置的例子进行说明。
[0542] 图40A是半导体装置5900的方框图。半导体装置5900包括电源电路5901、电路5902、电压生成电路5903、电路5904、电压生成电路5905及电路5906。
[0543] 电源电路5901是生成用作基准的电位VORG的电路。电压VORG不局限于一个电压，也可以为多个电压。电压VORG可以基于从半导体装置5900的外部被施加的电压V0而生成。半导体装置5900可以基于从外部被施加的一个电源电压而生成电压VORG。因此，即使不从外部输入多个电源电压，半导体装置5900也可以工作。
[0544] 电路5902、5904及5906利用不同的电源电压而工作。例如，电路5902的电源电压是基于电压VORG和电压VSS(VORG＞VSS)而被施加的电压。例如，电路5904的电源电压是基于电压VPOG和电压VSS(VPOG＞VORG)而被施加的电压。例如，电路5906的电源电压是基于电压VORG、电压VSS和电压VNEG(VORG＞VSS＞VNEG)而被施加的电压。当电压VSS相等于接地电位(GND)时，可以减少在电源电路5901中生成的电压的种类。
[0545] 电压生成电路5903是生成电压VPOG的电路。电压生成电路5903可以基于从电源电路5901被施加的电压VORG而生成电压VPOG。因此，包括电路5904的半导体装置5900可以基于从外部被施加的一个电源电压而工作。
[0546] 电压生成电路5905是生成电压VNEG的电路。电压生成电路5905可以基于从电源电路5901被施加的电压VORG而生成电压VNEG。因此，包括电路5906的半导体装置5900可以基于从外部被施加的一个电源电压而工作。
[0547] 图40B示出利用电压VPOG而工作的电路5904的例子，图40C示出用来使电路5904工作的信号波形的例子。
[0548] 图40B示出晶体管5911。施加到晶体管5911的栅极的信号例如基于电压VPOG和电压VSS而生成。该信号在使晶体管5911成为导通状态时为电压VPOG，在使晶体管5911成为非导通状态时为电压VSS。如图40C所示，电压VPOG高于电压VORG。因此，可以更确实地得到晶体管5911的源极(S)与漏极(D)之间的导通状态。其结果是，可以减少电路5904的误动作频度。
[0549] 图40D示出利用电压VNEG而工作的电路5906的例子，图40E示出用来使电路5906工作的信号波形的例子。
[0550] 图40D示出具有背栅极的晶体管5912。施加到晶体管5912的栅极的信号例如基于电压VORG和电压VSS而生成。该信号在使晶体管5911成为导通状态时基于电压VORG而生成，且在使晶体管5911成为非导通状态时基于电压VSS而生成。施加到晶体管5912的背栅极的信号基于电压VNEG而生成。如图40E所示，电压VNEG低于电压VSS(GND)。因此，可以将晶体管5912的阈值电压控制为向正方向漂移。所以，可以更确实地使晶体管5912成为非导通状态，由此可以减少流过源极(S)与漏极(D)之间的电流。其结果是，可以减少电路5906的误动作频度，并可以降低其功耗。
[0551] 电压VNEG也可以直接被施加到晶体管5912的背栅极。或者，也可以基于电压VORG和电压VNEG生成施加到晶体管5912的栅极的信号，而将该生成的信号施加到晶体管5912的背栅极。
[0552] 图41A和图41B示出图40D和图40E的变形例子。
[0553] 在图41A所示的电路图中，在电压生成电路5905与电路5906之间设置有能够通过控制电路5921控制其导通状态的晶体管5922。晶体管5922是n沟道型OS晶体管。控制电路5921所输出的控制信号SBG是控制晶体管5922的导通状态的信号。电路5906所包括的晶体管
5912A、5912B是与晶体管5922相同的OS晶体管。
5912A、5912B是与晶体管5922相同的OS晶体管。
[0554] 图41B的时序图示出控制信号SBG的电位及节点NBG的电位的变化。节点NBG的电位示出晶体管5912A、5912B的背栅极的电位的状态。在控制信号SBG为高电平时，晶体管5922成为导通状态，节点NBG的电压成为电压VNEG。然后，在控制信号SBG为低电平时，节点NBG处于电浮动状态。因为晶体管5922是OS晶体管，所以其关态电流小。因此，即使节点NBG处于电浮动状态，也可以保持被施加的电压VNEG。
[0555] 图42A示出能够应用于上述电压生成电路5903的电路结构的例子。图42A所示的电压生成电路5903是包括二极管D1至D5、电容器C1至C5及反相器INV的5级电荷泵。时钟信号CLK直接或者通过反相器INV被施加到电容器C1至C5。当反相器INV的电源电压为基于电压VORG和电压VSS而被施加的电压时，可以得到通过供应时钟信号CLK升压到电压VORG的5倍的正电压的电压VPOG。注意，二极管D1至D5的正向电压为0V。当改变电荷泵的级数时，可以得到所希望的电压VPOG。
[0556] 图42B示出能够应用于上述电压生成电路5905的电路结构的例子。图42B所示的电压生成电路5905是包括二极管D1至D5、电容器C1至C5及反相器INV的4级电荷泵。时钟信号CLK直接或者通过反相器INV被施加到电容器C1至C5。当反相器INV的电源电压基于电压VORG和电压VSS而被施加的电压时，可以得到通过供应时钟信号CLK从接地电位即电压VSS降压到电压VORG的4倍的负电压的电压VNEG。注意，二极管D1至D5的正向电压为0V。当改变电荷泵的级数时，可以得到所希望的电压VNEG。
[0557] 上述电压生成电路5903的电路结构不局限于图42A所示的电路图的结构。图43A至图43C、图44A和图44B示出电压生成电路5903的变形例子。
[0558] 图43A所示的电压生成电路5903A包括晶体管M1至M10、电容器C11至C14以及反相器INV1。时钟信号CLK直接或通过反相器INV1被供应到晶体管M1至M10的栅极。可以得到通过供应时钟信号CLK升压到电压VORG的4倍的正电压的电压VPOG。当改变电荷泵的级数时，可以得到所希望的电压VPOG。在图43A的电压生成电路5903A中，当晶体管M1至M10为OS晶体管时，可以减少晶体管M1至M10的各关态电流，从而可以抑制保持在电容器C11至C14中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
[0559] 图43B所示的电压生成电路5903B包括晶体管M11至M14、电容器C15和C16以及反相器INV2。时钟信号CLK直接或通过反相器INV2被供应到晶体管M11至M14的栅极。可以得到通过供应时钟信号CLK升压到电压VORG的2倍的正电压的电压VPOG。在图43B的电压生成电路5903B中，当晶体管M11至M14为OS晶体管时，可以减少晶体管M11至M14的各关态电流，从而可以抑制保持在电容器C15、C16中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
[0560] 图43C的电压生成电路5903C包括电感器I11、晶体管M15、二极管D6及电容器C17。晶体管M15的导通状态由控制信号EN控制。通过利用控制信号EN，可以得到使电压VORG升压而得到的电压VPOG。因为图43C的电压生成电路5903C使用电感器I11进行升压，所以可以以高效率地进行升压。
[0561] 图44A的电压生成电路5903D具有如下结构：设置有二极管连接的晶体管M16至M20代替图42A的电压生成电路5903的二极管D1至D5。在图44A的电压生成电路5903D中，当晶体管M16至M20为OS晶体管时，可以减少晶体管M16至M20的各关态电流，从而可以抑制保持在电容器C1至C5中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
[0562] 图44B的电压生成电路5903E具有如下结构：设置有包括背栅极的晶体管M21至M25代替图44A的电压生成电路5903D的晶体管M16至M20。在图44B的电压生成电路5903E中，可以对背栅极施加与栅极相同的电压，所以可以增大流过晶体管的电流的量。因此，可以将电压VORG高效地升压到电压VPOG。
[0563] 注意，电压生成电路5903的变形例子也可以应用于图42B的电压生成电路5905。图45A至图45C、图46A和图46B示出此时的电路图的结构。在图45A所示的电压生成电路5905A中，可以得到通过供应时钟信号CLK从电压VSS降压到电压VORG的3倍的负电压的电压VNEG。在图45B所示的电压生成电路5905B中，可以得到通过供应时钟信号CLK从电压VSS降压到电压VORG的2倍的负电压的电压VNEG。
[0564] 图45A至图45C、图46A和图46B所示的电压生成电路5905A和5905B以及电压生成电路5905C至5905E具有对图43A至图43C、图44A和图44B所示的电压生成电路5903A至5903E的施加到各布线的电压或者元件配置进行改变而形成的结构。与电压生成电路5903A至5903E同样，在图45A至图45C、图46A和图46B所示的电压生成电路5905A至5905E中可以将电压VSS高效地降压到电压VNEG。
[0565] 如上所述，在本实施方式的结构中，可以在半导体装置内部生成包括在该半导体装置中的电路所需要的电压。因此，在该半导体装置中可以减少从外部被施加的电源电压的种类。
[0566] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
[0567] 实施方式8在本实施方式中，对包括本发明的一个实施方式的晶体管和上述存储装置等半导体装置的CPU的例子进行说明。
[0568] 图47所示的半导体装置5400包括CPU核5401、电源管理单元5421及外围电路5422。电源管理单元5421包括功率控制器5402及功率开关5403。外围电路5422包括具有高速缓冲存储器的高速缓存5404、总线接口(BUS I/F)5405及调试接口(Debug I/F)5406。CPU核5401包括数据总线5423、控制装置5407、PC(程序计数器)5408、流水线寄存器5409、流水线寄存器
5410、ALU(arithmetic logic unit:算术逻辑单元)5411及寄存器堆5412。经过数据总线
5423在CPU核5401与高速缓存5404等外围电路5422之间传输数据。
5410、ALU(arithmetic logic unit:算术逻辑单元)5411及寄存器堆5412。经过数据总线
5423在CPU核5401与高速缓存5404等外围电路5422之间传输数据。
[0569] 半导体装置(单元)可以被用于以功率控制器5402、控制装置5407为代表的很多逻辑电路，尤其是，可以被用于能够使用标准单元构成的所有逻辑电路。由此，半导体装置5400可以实现小型化。半导体装置5400可以具有低功耗。半导体装置5400可以具有高工作速度。半导体装置5400可以减小电源电压的变动。
[0570] 当作为半导体装置(单元)使用p沟道型Si晶体管、上述实施方式所记载的在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)的晶体管，并且将该半导体装置(单元)用于半导体装置5400时，半导体装置5400可以实现小型化。半导体装置5400可以具有低功耗。半导体装置5400可以具有高工作速度。尤其是，当作为Si晶体管只使用p沟道型晶体管时，可以降低制造成本。
[0571] 控制装置5407具有如下功能：通过对PC5408、流水线寄存器5409、5410、ALU5411、寄存器堆5412、高速缓存5404、总线接口5405、调试接口5406及功率控制器5402的工作进行整体控制，来将被输入的应用软件等程序所包含的指令解码并执行。
[0572] ALU5411具有进行四则运算及逻辑运算等各种运算处理的功能。
[0573] 高速缓存5404具有暂时储存使用频度多的数据的功能。PC5408是具有储存接下来执行的指令的地址的功能的寄存器。另外，虽然在图47中没有图示出，但是高速缓存5404设置有控制高速缓冲存储器的工作的高速缓存控制器。
[0574] 流水线寄存器5409具有暂时储存指令的功能。
[0575] 寄存器堆5412具有包括常用寄存器的多个寄存器，而可以储存从主存储器读出的数据或者由ALU5411的运算处理的结果得出的数据等。
[0576] 流水线寄存器5410具有暂时储存用于ALU5411的运算处理的数据或者由ALU5411的运算处理结果得出的数据等的功能。
[0577] 总线接口5405具有半导体装置5400与位于半导体装置5400外部的各种装置之间的数据的路径的功能。调试接口5406具有用来将控制调试的指令输入到半导体装置5400的信号的路径的功能。
[0578] 功率开关5403具有控制对半导体装置5400所包括的功率控制器5402以外的各种电路供应电源电压的功能。上述各种电路属于几个不同电源定域。功率开关5403控制是否对属于同一电源定域的各种电路供应电源电压。另外，功率控制器5402具有控制功率开关5403的工作的功能。
[0580] 首先，CPU核5401将停止供应电源电压的时机设定在功率控制器5402的寄存器中。然后，从CPU核5401对功率控制器5402发送开始进行电源门控的指令。然后，半导体装置
5400所包括的各种寄存器及高速缓存5404开始数据备份。然后，功率开关5403停止对半导体装置5400所包括的功率控制器5402以外的各种电路的电源电压供应。然后，通过对功率控制器5402输入中断信号，开始对半导体装置5400所包括的各种电路的电源电压供应。此外，也可以在功率控制器5402中设置计数器，不依靠中断信号的输入而利用该计数器决定开始供应电源电压的时机。接着，各种寄存器及高速缓存5404开始数据恢复。然后，在控制装置5407中再次开始执行指令。
5400所包括的各种寄存器及高速缓存5404开始数据备份。然后，功率开关5403停止对半导体装置5400所包括的功率控制器5402以外的各种电路的电源电压供应。然后，通过对功率控制器5402输入中断信号，开始对半导体装置5400所包括的各种电路的电源电压供应。此外，也可以在功率控制器5402中设置计数器，不依靠中断信号的输入而利用该计数器决定开始供应电源电压的时机。接着，各种寄存器及高速缓存5404开始数据恢复。然后，在控制装置5407中再次开始执行指令。
[0581] 在处理器整体或者包括在处理器中的一个或多个逻辑电路中能够进行这种电源门控。另外，即使在较短的时间内也可以停止供应电力。因此，可以以空间上或时间上微细的粒度减少功耗。
[0582] 在进行电源门控时，优选在较短的期间中将CPU核5401或外围电路5422所保持的数据备份。此时，可以在较短的期间中使电源开启或关闭，从而可以实现显著的低功耗化效果。
[0583] 为了在较短的期间中将CPU核5401或外围电路5422所保持的数据备份，优选在触发器电路内进行数据备份(将其称为能够备份的触发器电路)。另外，优选在SRAM单元内进行数据备份(将其称为能够备份的SRAM单元)。能够备份的触发器电路和SRAM单元优选包括在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)的晶体管。其结果是，该晶体管具有小关态电流，由此能够备份的触发器电路或SRAM单元可以长期间保持数据而不需要电力供应。当晶体管的开关速度快时，能够备份的触发器电路和SRAM单元有时可以在较短的期间中进行数据备份及恢复。
[0584] 参照图48对能够备份的触发器电路的例子进行说明。
[0585]图48所示的半导体装置5500是能够备份的触发器电路的例子。半导体装置5500包括第一存储电路5501、第二存储电路5502、第三存储电路5503以及读出电路5504。作为电源电压，电位V1与电位V2的电位差被供应到半导体装置5500。电位V1和电位V2中的一个为高电平，另一个为低电平。下面，对在电位V1为低电平而电位V2为高电平时的半导体装置5500的结构实例进行说明。
[0586] 第一存储电路5501具有在半导体装置5500被供应电源电压的期间中被输入包括数据的信号D时保持该数据的功能。此外，在半导体装置5500被供应电源电压的期间，第一存储电路5501输出包括所保持的数据的信号Q。另一方面，在半导体装置5500没有被供应电源电压的期间中，第一存储电路5501不能保持数据。就是说，可以将第一存储电路5501称为易失性存储电路。
[0587] 第二存储电路5502具有读取并储存(或备份)保持在第一存储电路5501中的数据的功能。第三存储电路5503具有读取并储存(或备份)保持在第二存储电路5502中的数据的功能。读出电路5504具有读取保持在第二存储电路5502或第三存储电路5503中的数据并将其储存(或恢复)在第一存储电路5501中的功能。
[0588] 尤其是，第三存储电路5503具有即使在半导体装置5500没有被供应电源电压的期间中也读取并储存(或备份)保持在第二存储电路5502中的数据的功能。
[0589] 如图48所示，第二存储电路5502包括晶体管5512及电容器5519。第三存储电路5503包括晶体管5513、晶体管5515以及电容器5520。读出电路5504包括晶体管5510、晶体管
5518、晶体管5509以及晶体管5517。
5518、晶体管5509以及晶体管5517。
[0590] 晶体管5512具有根据保持在第一存储电路5501中的数据对电容器5519进行充放电的功能。晶体管5512优选能够根据保持在第一存储电路5501中的数据高速地对电容器5519进行充放电。具体而言，晶体管5512优选在沟道形成区域中包含结晶硅(优选为多晶硅，更优选为单晶硅)。
[0591] 晶体管5513的导通状态或非导通状态根据保持在电容器5519中的电荷而决定。晶体管5515具有在晶体管5513处于导通状态时根据布线5544的电位对电容器5520进行充放电的功能。优选晶体管5515的关态电流极小。具体而言，晶体管5515优选在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)。
[0592] 将说明各元件之间的具体连接关系。晶体管5512的源极和漏极中的一个与第一存储电路5501连接。晶体管5512的源极和漏极中的另一个与电容器5519的一个电极、晶体管5513的栅极及晶体管5518的栅极连接。电容器5519的另一个电极与布线5542连接。晶体管
5513的源极和漏极中的一个与布线5544连接。晶体管5513的源极和漏极中的另一个与晶体管5515的源极和漏极中的一个连接。晶体管5515的源极和漏极中的另一个与电容器5520的一个电极及晶体管5510的栅极连接。电容器5520的另一个电极与布线5543连接。晶体管
5510的源极和漏极中的一个与布线5541连接。晶体管5510的源极和漏极中的另一个与晶体管5518的源极和漏极中的一个连接。晶体管5518的源极和漏极中的另一个与晶体管5509的源极和漏极中的一个连接。晶体管5509的源极和漏极中的另一个与晶体管5517的源极和漏极中的一个及第一存储电路5501连接。晶体管5517的源极和漏极中的另一个与布线5540连接。虽然在图48中晶体管5509的栅极与晶体管5517的栅极连接，但是晶体管5509的栅极不一定必须与晶体管5517的栅极连接。
5513的源极和漏极中的一个与布线5544连接。晶体管5513的源极和漏极中的另一个与晶体管5515的源极和漏极中的一个连接。晶体管5515的源极和漏极中的另一个与电容器5520的一个电极及晶体管5510的栅极连接。电容器5520的另一个电极与布线5543连接。晶体管
5510的源极和漏极中的一个与布线5541连接。晶体管5510的源极和漏极中的另一个与晶体管5518的源极和漏极中的一个连接。晶体管5518的源极和漏极中的另一个与晶体管5509的源极和漏极中的一个连接。晶体管5509的源极和漏极中的另一个与晶体管5517的源极和漏极中的一个及第一存储电路5501连接。晶体管5517的源极和漏极中的另一个与布线5540连接。虽然在图48中晶体管5509的栅极与晶体管5517的栅极连接，但是晶体管5509的栅极不一定必须与晶体管5517的栅极连接。
[0593] 对晶体管5515可以使用上述实施方式所例示的晶体管。因为晶体管5515的关态电流小，所以半导体装置5500可以长期间保持数据而不需要电力供应。晶体管5515的开关特性良好，所以半导体装置5500可以高速地进行备份和恢复。
[0594] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
[0595] 实施方式9在本实施方式中，对包括本发明的一个实施方式的晶体管等的摄像装置的例子进行说明。
[0596] 〈摄像装置〉以下，对本发明的一个实施方式的摄像装置进行说明。
[0597] 图49A是示出本发明的一个实施方式的摄像装置2200的例子的平面图。摄像装置2200包括像素部2210、用来驱动像素部2210的外围电路(外围电路2260、外围电路2270、外围电路2280及外围电路2290)。像素部2210包括配置为p行q列(p及q为2以上的整数)的矩阵状的多个像素2211。外围电路2260、外围电路2270、外围电路2280及外围电路2290都与多个像素2211连接，并具有供应用来驱动多个像素2211的信号的功能。在本说明书等中，有时“外围电路”或“驱动电路”表示外围电路2260、2270、2280及2290等的全部。例如，外围电路
2260可以说是外围电路的一部分。
2260可以说是外围电路的一部分。
[0599] 外围电路包括逻辑电路、开关、缓冲器、放大电路和转换电路中的至少一个。另外，也可以在形成像素部2210的衬底上形成外围电路。另外，也可以将IC芯片等半导体装置用作外围电路的一部分或全部。注意，作为外围电路，也可以省略外围电路2260、2270、2280和2290中的一个以上。
[0600] 如图49B所示，在摄像装置2200所包括的像素部2210中，也可以以像素2211倾斜的方式配置。当以像素2211倾斜的方式配置时，可以减小在行方向上及列方向上的像素间隔(间距)。由此，可以提高摄像装置2200所拍摄的图像质量。
[0601] <像素的结构实例1>摄像装置2200所包括的像素2211由多个子像素2212形成，每个子像素2212与使特定的波长范围的光透过的滤光片(滤色片)组合，由此可以获得用来实现彩色图像显示的数据。
[0602] 图50A是示出用来取得彩色图像的像素2211的例子的平面图。图50A所示的像素2211包括设置有使红色(R)的波长范围的光透过的滤色片的子像素2212(也称为子像素
2212R)、设置有使绿色(G)的波长范围的光透过的滤色片的子像素2212(也称为子像素
2212G)及设置有使蓝色B的波长范围的光透过的滤色片的子像素2212(也称为子像素
2212B)。子像素2212可以被用作光电传感器。
2212R)、设置有使绿色(G)的波长范围的光透过的滤色片的子像素2212(也称为子像素
2212G)及设置有使蓝色B的波长范围的光透过的滤色片的子像素2212(也称为子像素
2212B)。子像素2212可以被用作光电传感器。
[0603] 子像素2212(子像素2212R、子像素2212G及子像素2212B)与布线2231、布线2247、布线2248、布线2249、布线2250电连接。另外，子像素2212R、子像素2212G及子像素2212B连接于独立设置的布线2253。在本说明书等中，例如将与第n行的像素2211连接的布线2248及布线2249称为布线2248[n]及布线2249[n]。例如，将与第m列的像素2211连接的布线2253称为布线2253[m]。另外，在图50A中，与第m列的像素2211中的子像素2212R、子像素2212G、子像素2212B连接的布线2253称为布线2253[m]R、布线2253[m]G、布线2253[m]B。子像素2212通过上述布线与外围电路电连接。
[0604] 摄像装置2200具有相邻的像素2211中的设置有使相同的波长范围的光透过的滤色片的子像素2212通过开关彼此电连接的结构。图50B示出配置在第n行(n为1以上且p以下的整数)第m列(m为1以上且q以下的整数)的像素2211中的子像素2212与相邻于该像素2211的配置在第n+1行第m列的像素2211中的子像素2212的连接例子。在图50B中，配置在第n行第m列的子像素2212R与配置在第n+1行第m列的子像素2212R通过开关2201连接在一起。配置在第n行第m列的子像素2212G与配置在第n+1行第m列的子像素2212G通过开关2202连接在一起。配置在第n行第m列的子像素2212B与配置在第n+1行第m列的子像素2212B通过开关2203连接在一起。
[0605] 用于子像素2212的滤色片不局限于红色(R)滤色片、绿色(G)滤色片、蓝色(B)滤色片，也可以使用使青色(C)、黄色(Y)及品红色(M)的光透过的滤色片。通过在一个像素2211中设置检测三种不同波长范围的光的子像素2212，可以获得全彩色图像。
[0606] 除了设置有使红色(R)、绿色(G)及蓝色(B)的光透过的滤色片的子像素2212以外，也可以包括设置有使黄色(Y)的光透过的滤色片的子像素2212的像素2211。除了设置有使青色(C)、黄色(Y)及品红色(M)的光透过的滤色片的子像素2212以外，也可以包括设置有使蓝色(B)的光透过的滤色片的子像素2212的像素2211。当在一个像素2211中设置检测四种不同波长范围的光的子像素2212时，可以提高所获得的图像的颜色再现性。
[0607] 例如，在图50A中，检测红色的波长范围的光的子像素2212、检测绿色的波长范围的光的子像素2212及检测蓝色的波长范围的光的子像素2212的像素数比(或受光面积比)不局限于1:1:1。例如，也可以采用红色、绿色及蓝色的像素数比(受光面积比)为1:2:1的Bayer排列。或者，红色、绿色及蓝色的像素数比(受光面积比)也可以为1:6:1。
[0608] 设置在像素2211中的子像素2212的数量可以为一个，但优选为两个以上。例如，当设置两个以上的检测相同的波长范围的光的子像素2212时，可以提高冗余性，由此可以提高摄像装置2200的可靠性。
[0609] 当作为滤光片使用反射或吸收可见光且使红外光透过的红外(IR:infrared)滤光片时，可以实现检测红外光的摄像装置2200。
[0610] 此外，当使用中性灰度(ND:neutral density)滤光片(减光滤光片)时，可以防止大光量的光入射到光电转换元件(受光元件)时产生的输出饱和。通过组合减光量不同的ND滤光片，可以增大摄像装置的动态范围。
[0611] 除了上述滤光片以外，像素2211还可以设置有透镜。参照图51A及图51B的截面图说明像素2211、滤光片2254、透镜2255的配置例子。通过设置透镜2255，光电转换元件可以高效地受光。具体而言，如图51A所示，光2256穿过设置在像素2211中的透镜2255、滤光片2254(滤光片2254R、滤光片2254G及滤光片2254B)及像素电路2230等而入射到光电转换元件2220。
[0612] 但是，如由点划线围绕的区域所示，有时箭头所示的光2256的一部分被布线2257的一部分遮蔽。因此，如图51B所示，优选采用在光电转换元件2220一侧设置透镜2255及滤光片2254，由此光电转换元件2220可以高效地接收光2256的结构。当光2256从光电转换元件2220一侧入射到光电转换元件2220时，可以提供灵敏度高的摄像装置2200。
[0613] 作为图51A及图51B所示的光电转换元件2220，也可以使用形成有p-n结或p-i-n结的光电转换元件。
[0614] 光电转换元件2220也可以使用具有吸收辐射并产生电荷的功能的物质形成。作为具有吸收辐射并产生电荷的功能的物质的例子，有硒、碘化铅、碘化汞、砷化镓、碲化镉、镉锌合金。
[0616] 摄像装置2200所包括的一个像素2211除了图50A及图50B所示的子像素2212以外，还可以包括具有第一滤光片的子像素2212。
[0617] <像素的结构实例2>下面，对包括具有硅的晶体管及具有氧化物半导体的晶体管的像素的例子进行说明。
作为各晶体管可以使用与上述实施方式所示的晶体管同样的晶体管。
作为各晶体管可以使用与上述实施方式所示的晶体管同样的晶体管。
[0618] 图52是包括在摄像装置中的元件的截面图。图52所示的摄像装置包括硅衬底2300上的包含硅的晶体管2351、在晶体管2351上层叠的包含氧化物半导体的晶体管2352和2353以及设置在硅衬底2300中的光电二极管2360。各晶体管及光电二极管2360的阴极2362与各种插头2370及布线2371电连接。另外，光电二极管2360的阳极2361通过低电阻区域2363与插头2370电连接。
[0619] 摄像装置包括:包括设置在硅衬底2300上的晶体管2351及设置在硅衬底2300中的光电二极管2360的层2310、与层2310接触且包括布线2371的层2320、与层2320接触且包括晶体管2352及2353的层2330、与层2330接触且包括布线2372及布线2373的层2340。
[0620] 在图52的截面图的例子中，在硅衬底2300的与形成有晶体管2351的面相反一侧设置有光电二极管2360的受光面。通过采用该结构，可以确保光路而不受各种晶体管或布线的影响。因此，可以形成高开口率的像素。另外，光电二极管2360的受光面可以是与形成有晶体管2351的面相同的面。
[0621] 在只使用包含氧化物半导体的晶体管形成像素时，层2310可以包括包含氧化物半导体的晶体管。或者，像素也可以只包括包含氧化物半导体的晶体管而省略层2310。
[0622] 硅衬底2300也可以是SOI衬底。另外，可以使用包含锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓、有机半导体的衬底代替硅衬底2300。
[0623] 这里，在包括晶体管2351及光电二极管2360的层2310与包括晶体管2352及2353的层2330之间设置有绝缘体2380。但是，绝缘体2380的位置不局限于此。在绝缘体2380下设置绝缘体2379，在绝缘体2380上设置绝缘体2381。
[0624] 在形成于绝缘体2379及2381中的开口中设置有导电体2390a至2390e。导电体2390a、2390b及2390e被用作插头及布线。导电体2390c被用作晶体管2353的背栅极。导电体
2390d被用作晶体管2352的背栅极。
2390d被用作晶体管2352的背栅极。
[0625] 设置在晶体管2351的沟道形成区域附近的绝缘体中的氢使硅的悬空键终结，由此可以提高晶体管2351的可靠性。另一方面，设置在晶体管2352及晶体管2353等附近的绝缘体中的氢成为在氧化物半导体中生成载流子的原因之一。因此，该氢有时引起晶体管2352及晶体管2353等的可靠性的下降。因此，当在包含硅类半导体的晶体管上设置包含氧化物半导体的晶体管时，优选在这些晶体管之间设置具有阻挡氢的功能的绝缘体2380。当将氢封闭在绝缘体2380下时，可以提高晶体管2351的可靠性。再者，可以抑制氢从绝缘体2380下方的层扩散至绝缘体2380上方的层，所以可以提高晶体管2352及晶体管2353等的可靠性。导电体2390a、2390b及2390e可以抑制氢经过形成于绝缘体2380中的导通孔(via hole)扩散到设置在其上的层，所以可以提高晶体管2352及2353等的可靠性。
[0626] 在图52的截面图中，可以以彼此重叠的方式形成层2310中的光电二极管2360与层2330中的晶体管。因此，可以提高像素的集成度。就是说，可以提高摄像装置的分辨率。
[0627] 可以使摄像装置的一部分或全部弯曲。通过使摄像装置弯曲，可以降低像场弯曲或像散(astigmatism)。因此，可以使与摄像装置组合使用的透镜等的光学设计变得容易。例如，可以减少用于像差校正的透镜的数量，因此可以实现使用摄像装置的电子设备等的小型化或轻量化。另外，可以提高摄像图像的质量。
[0628] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
[0630] <半导体晶片、芯片>图53A是示出进行切割处理之前的衬底5711的俯视图。作为衬底5711，例如可以使用半导体衬底(也称为“半导体晶片”)。在衬底5711上设置有多个电路区域5712。在电路区域
5712中可以设置本发明的一个实施方式的半导体装置、CPU、RF标签或图像传感器等。
5712中可以设置本发明的一个实施方式的半导体装置、CPU、RF标签或图像传感器等。
[0631] 多个电路区域5712的每一个都被分离区域5713围绕。分离线(也称为“切割线”)5714设置在与分离区域5713重叠的位置。可以沿着分离线5714将衬底5711切割成包括电路区域5712的芯片5715。图53B是芯片5715的放大图。
[0632] 另外，也可以在分离区域5713中设置导电层或半导体层。通过在分离区域5713中设置导电层或半导体层，可以缓和可能在切割工序中产生的ESD，而防止切割工序的成品率下降。一般来说，为了冷却衬底、去除刨花、防止带电等，例如一边使溶解有碳酸气体等以降低了其电阻率的纯水流过切削部一边进行切割工序。通过在分离区域5713中设置导电层或半导体层，可以减少该纯水的使用量。因此，可以降低半导体装置的生产成本。由此，可以高生产率地制造半导体装置。
[0633] 作为设置在分离区域5713中的半导体层，优选使用带隙为2.5eV以上且4.2eV以下，优选为2.7eV以上且3.5eV以下的材料。通过使用这种材料，可以使所积蓄的电荷缓慢释放，所以可以抑制ESD导致的电荷的急剧的移动，而可以使静电损坏不容易产生。
[0634] 〈电子构件〉图54A及图54B示出将芯片5715用于电子构件的例子。注意，电子构件也被称为半导体封装或IC用封装。电子构件根据端子取出方向和端子形状有多个规格和名称。
[0635] 在组装工序(后工序)中组合上述实施方式所示的半导体装置与该半导体装置之外的构件，来完成电子构件。
[0636] 参照图54A的流程图对后工序进行说明。在前工序中完成包括上述实施方式所示的半导体装置的元件衬底之后，进行研磨该元件衬底的背面(没有形成半导体装置等的面)的背面研磨工序(步骤S5721)。当通过研磨使元件衬底变薄时，可以减少元件衬底的翘曲等，而可以减小电子构件的尺寸。
[0637] 接着，在切割工序(dicing step)(步骤S5722)中，将元件衬底分成多个芯片(芯片5715)。然后，在芯片接合工序(die bonding step)(步骤S5723)中，拾取被切割的各芯片，并将其接合于引线框架上。为了在芯片接合工序中接合芯片与引线框架，根据产品适当地选择合适的方法，如利用树脂的接合或利用胶带的接合等。另外，也可以对插入物
(interposer)衬底接合芯片代替引线框架。
(interposer)衬底接合芯片代替引线框架。
[0638] 接着，进行将引线框架的引线与芯片上的电极通过金属细线(metal wire)电连接的引线键合工序(wire bonding step)(步骤S5724)。作为金属细线可以使用银线或金线。作为引线键合可以使用球键合(ball bonding)或楔键合(wedge bonding)。
[0639] 进行由环氧树脂等密封被引线键合的芯片的密封工序(sealing step)(模塑工序(molding step))(步骤S5725)。通过进行密封工序，电子构件的内部被树脂填充，由此可以保护安装于芯片内部的电路部及将芯片与引线连接的金属细线免受机械外力的影响，还可以降低因水分或灰尘而导致的特性劣化(可靠性的降低)。
[0640] 接着，在引线电镀工序(步骤S5726)中，对引线框架的引线进行电镀处理。通过该电镀处理可以防止引线生锈，而在后面工序中将芯片安装于印刷电路板时，可以更加确实地进行焊接。然后，在成型加工工序(步骤S5727)中，进行引线的切断及成型加工。
[0641] 接着，对封装表面进行印字工序(printing step)(步骤S5728)。在调查外观形状的优劣或工作故障的有无的检验工序(步骤S5729)之后，完成电子构件。
[0642] 图54B是完成的电子构件的立体示意图。图54B是作为电子构件的一个例子示出四侧引脚扁平封装(quad flat package:QFP)的立体示意图。图54B的电子构件5750包括引线5755及半导体装置5753。作为半导体装置5753，可以使用上述实施方式所示的半导体装置。
[0643] 图54B的电子构件5750例如安装于印刷电路板5752上。彼此组合而电连接的多个电子构件5750设置在印刷电路板5752上，由此完成安装有电子构件的衬底(电路板5754)。完成的电路板5754被设置在电子设备等中。
[0644] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
[0645] 实施方式11在本实施方式中，对包括本发明的一个实施方式的晶体管等的电子设备进行说明。
[0646] <电子设备>本发明的一个实施方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，再现如数字通用磁盘(DVD:digital versatile disc)等记录媒体的内容并具有可以显示该再现图像的显示器的装置)中。可以安装本发明的一个实施方式的半导体装置的电子设备的其他例子是移动电话、包括便携式游戏机的游戏机、便携式数据终端、电子书阅读器、拍摄装置诸如视频摄像机及数码相机等、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(例如，汽车音响系统、数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机。图55A至图55F示出这些电子设备的具体例子。
[0647] 图55A示出便携式游戏机，其包括框体1901、框体1902、显示部1903、显示部1904、麦克风1905、扬声器1906、操作键1907以及触屏笔1908等。虽然图55A的便携式游戏机包括两个显示部1903和1904，但是便携式游戏机所包括的显示部的个数不限于此。
[0648] 图55B示出便携式数据终端，其包括第一框体1911、第二框体1912、第一显示部1913、第二显示部1914、连接部1915、操作键1916等。第一显示部1913设置在第一框体1911中，而第二显示部1914设置在第二框体1912中。第一框体1911和第二框体1912由连接部
1915连接在一起，可以通过连接部1915改变第一框体1911和第二框体1912之间的角度。显示在第一显示部1913上的影像也可以根据连接部1915的第一框体1911和第二框体1912之间的角度切换。另外，也可以作为第一显示部1913和第二显示部1914中的至少一个使用具有位置输入功能的显示装置。另外，可以通过在显示装置中设置触摸屏来附加位置输入功能。或者，也可以通过在显示装置的像素部中设置还称为光电传感器的光电转换元件来附加位置输入功能。
1915连接在一起，可以通过连接部1915改变第一框体1911和第二框体1912之间的角度。显示在第一显示部1913上的影像也可以根据连接部1915的第一框体1911和第二框体1912之间的角度切换。另外，也可以作为第一显示部1913和第二显示部1914中的至少一个使用具有位置输入功能的显示装置。另外，可以通过在显示装置中设置触摸屏来附加位置输入功能。或者，也可以通过在显示装置的像素部中设置还称为光电传感器的光电转换元件来附加位置输入功能。
[0649] 图55C示出笔记本型个人计算机，其包括框体1921、显示部1922、键盘1923以及指向装置1924等。
[0650] 图55D示出电冷藏冷冻箱，其包括框体1931、冷藏室门1932、冷冻室门1933等。
[0651] 图55E示出视频摄像机，其包括第一框体1941、第二框体1942、显示部1943、操作键1944、镜头1945、连接部1946等。操作键1944及镜头1945设置在第一框体1941中，而显示部
1943设置在第二框体1942中。第一框体1941和第二框体1942由连接部1946连接，可以通过连接部1946改变第一框体1941和第二框体1942之间的角度。显示在显示部1943上的影像也可以根据连接部1946的第一框体1941和第二框体1942之间的角度切换。
1943设置在第二框体1942中。第一框体1941和第二框体1942由连接部1946连接，可以通过连接部1946改变第一框体1941和第二框体1942之间的角度。显示在显示部1943上的影像也可以根据连接部1946的第一框体1941和第二框体1942之间的角度切换。
[0653] 在本实施方式中，对本发明的一个实施方式进行说明。注意，本发明的一个实施方式不局限于此。换而言之，由于在本实施方式等中记载有本发明的各种各样的方式，因此本发明的一个实施方式不局限于特定的实施方式。例如，作为本发明的一个实施方式，示出了在晶体管的沟道形成区域、源区域或漏区域等中包括氧化物半导体的例子，但是本发明的一个实施方式不局限于该例子。或者，根据情形或状况，在本发明的一个实施方式的各种各样的晶体管、晶体管的沟道形成区域或者晶体管的源区域或漏区域等中也可以包括各种各样的半导体。根据情形或状况，在本发明的一个实施方式的各种各样的晶体管、晶体管的沟道形成区域或者晶体管的源区域或漏区域等中也可以包含硅、锗、硅锗、碳化硅、砷化镓、铝砷化镓、磷化铟、氮化镓和有机半导体等中的至少一个。或者，例如，根据情形或状况，在本发明的一个实施方式中的各种各样的晶体管、晶体管的沟道形成区域或者晶体管的源区域或漏区域等中不一定需要包括氧化物半导体。
[0654] 本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。实施例1
[0655] 在本实施例中，对利用上述实施方式所示的方法形成的In-Ga-Zn氧化物膜(以下，称为IGZO膜)的元素分析及结晶性评价的结果进行说明。
[0656] 本实施例的样品1A的IGZO膜通过使用In-Ga-Zn氧化物靶材(原子个数比为In：Ga：Zn＝4：2：4.1)的溅射法以100nm的厚度形成在玻璃衬底上。以如下条件形成IGZO膜：在含有
180sccm的氩气体及20sccm的氧气体的气氛中，压力控制为0.6Pa，衬底温度为室温，并施加
2.5kW的交流电力。
180sccm的氩气体及20sccm的氧气体的气氛中，压力控制为0.6Pa，衬底温度为室温，并施加
2.5kW的交流电力。
[0657] 对样品1A的IGZO膜的截面进行使用能量分散型X射线分析法(EDX:energy dispersive X-ray spectroscopy)的测定。EDX测定使用日本电子株式会社制造的原子分辨率分析电子显微镜JEM-ARM200F，在加速电压为200kV，照射束径大致为0.1nmφ的电子束的条件下进行。作为元素分析装置使用日本电子株式会社制造的能量分散型X射线分析装置JED-2300T。在检测从样品1A发射的X射线时，使用硅漂移探测器。
[0658] 在EDX测定中，对样品的分析对象区域的各点照射电子束，并测定此时发生的样品的特性X射线的能量及其频度，来获得各点的EDX谱。在本实施例中，各点的EDX光谱的峰值来源于In原子、Ga原子、Zn原子及O原子中的电子迁移，并算出了各点中的各原子的比率。通过在样品1A的分析对象区域中进行上述步骤，可以获得示出各原子的比率分布的EDX面分析图像。
[0659] 图56示出样品1A的IGZO膜截面中的In原子的EDX面分析图像。图56的EDX面分析图像示出IGZO膜的各点中的In原子的比率[atomic％]。图56中的颜色较深的区域的In原子比率较低，最低比率为10.85atomic％。图56中的颜色较浅的区域的In原子比率较高，最高比率为25.21atomic％。
[0660] 图56的EDX面分析图像示出深浅分布，这表示IGZO膜的截面中的In原子偏析。这里，EDX面分析图像中颜色较淡的区域中大致为圆形或椭圆形的区域较多。另外，观察到多个大致为圆形或椭圆形的区域连结形成的区域。换言之，大致为圆形或椭圆形的区域以网眼状形成。如上所述，颜色较淡的区域为In高浓度存在的区域，其对应于上述实施方式所示的区域A。注意，区域A没有大到能够横跨或纵跨分析对象区域，其周围围绕有颜色较深的区域(对应于上述实施方式所示的区域B)而形成岛形。区域A与区域B之间还形成有颜色深度为中间程度的区域，在某个部分中，区域A与B的界面不明确。大致为圆形或椭圆形的区域A的大多数的直径为0.1nm至5nm的范围内。
[0661] 如上所述，样品1A的IGZO膜是形成有In-rich区域A和In-poor区域B的复合氧化物半导体。区域A有助于晶体管的通态电流及场效应迁移率，区域B有助于晶体管的开关特性。因此，通过使用该复合氧化物半导体，可以制造具有良好的电特性的晶体管。
[0662] 再者，由于区域A形成为岛形并被区域B围绕，所以可以抑制晶体管的源极与漏极通过区域A连接而导致关态电流上升。
[0663] 与样品1A的IGZO膜不同，在含有140sccm的氩气体及60sccm的氧气体的气氛及衬底温度为170℃的条件下形成样品1B的IGZO膜。注意，样品1B的IGZO膜的其他成膜条件与样品1A的IGZO膜相同。
[0664] 以2000000倍的倍率拍摄样品1A与1B的截面的明场-扫描透射电子显微镜(Bright-field scanning transmission electron microscopy：BF-STEM)图像。图57A示出样品1A的BF-STEM图像，图57B示出样品1B的BF-STEM图像。
[0665] 如图57A所示，虽然其面积较窄，但在样品1A的IGZO膜中形成有层状的结晶部，并且观察到具有c轴取向性的结晶部。相对于此，在图57B所示的样品1B的IGZO膜中，形成有与样品1A相比更宽面积的层状的结晶部。如此，在表示In原子的偏析的样品1A的IGZO膜中也确认出上述层状的结晶部。这还表示：通过提高IGZO成膜时的氧流量比及衬底温度有可能提高IGZO膜的结晶性。
[0666] 通过以不同氧流量及不同衬底温度形成IGZO膜来制造更多个样品，并对其结晶性进行了评价。这些样品的IGZO膜的成膜条件如下：氧流量比为10％(氧气体20sccm、氩气体180sccm)、30％(氧气体60sccm、氩气体140sccm)、50％(氧气体100sccm、氩气体100sccm)、
70％(氧气体140sccm、氩气体60sccm)或100％(氧气体200sccm)；衬底温度为室温、130℃或
170℃。各样品的IGZO膜的其他成膜条件与样品1A的IGZO膜相同。
70％(氧气体140sccm、氩气体60sccm)或100％(氧气体200sccm)；衬底温度为室温、130℃或
170℃。各样品的IGZO膜的其他成膜条件与样品1A的IGZO膜相同。
[0667] 利用XRD测定对各样品的IGZO膜的结晶性进行评价。该XRD测量通过使用out-of-plane法之一的粉末法(也称为θ-2θ法)而进行。在θ-2θ法中，在改变X射线的入射角，并使与X射线源对置地设置的检测器的角度与入射角相同的同时，测量X射线衍射强度。
[0668] 图58A示出各样品的XRD测定结果。如图58B所示，对各样品的玻璃衬底中的三个点进行了测定。
[0669] 在图58A中，纵轴表示任意单位的衍射强度，横轴表示角度2θ。另外，在图58A中，在每个图形中一起示出对应于图58B的三个点的三个XRD图。
[0670] 如图58A所示，在与样品1A的IGZO膜同样的成膜条件形成的IGZO膜中，观察不到2θ＝31°附近的明显的衍射强度峰值，确认到2θ＝31°附近的衍射强度峰值极小，或者确认到2θ＝31°附近没有衍射强度峰值。另一方面，在与样品1B的IGZO膜同样的成膜条件形成的IGZO膜中，清楚地观察到2θ＝31°附近的衍射强度峰值。
[0671] 另外，观察到衍射强度峰值的衍射角(2θ＝31°附近)对应于单晶InGaZnO4的结构模型中的(009)面的衍射角。因此，由于从在与样品1B的IGZO膜同样的条件下形成的IGZO膜中观察到上述峰值，可以确认到该膜含有具有c轴取向性的结晶部。
[0672] 另一方面，很难利用XRD测定而判断在与样品1A的IGZO膜同样的条件下形成的IGZO膜是否含有具有c轴取向性的结晶部。但是，如图57A所示，通过拍摄BF-STEM图像等，可以确认微小的区域中的具有c轴取向性的结晶部。
[0673] 如图58A所示，形成IGZO膜时的氧流量比越大或者衬底温度越高，XRD图的峰值越尖。由此可知，形成IGZO膜时的氧流量比越大或者衬底温度越高，制造出的IGZO膜的结晶性越高。符号说明
[0674] 100：电容器、101：电容器、102：电容器、112：导电体、112a：导电体、112b：导电体、116：导电体、124：导电体、130：绝缘体、132：绝缘体、134：绝缘体、150：绝缘体、200：晶体管、
201：晶体管、202：晶体管、205：导电体、205a：导电体、205A：导电体、205b：导电体、205B：导电体、205c：导电体、210：绝缘体、212：绝缘体、213：绝缘体、214：绝缘体、216：绝缘体、218：
导电体、219：导电体、220：绝缘体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、
230A：氧化物、230b：氧化物、230B：氧化物、230c：氧化物、230d：氧化物、240a：导电体、240A：
导电膜、240b：导电体、240B：导电层、241a：导电体、241b：导电体、243a：绝缘体、243b：绝缘体、244：导电体、246：导电体、250：绝缘体、260：导电体、260a：导电体、260A：导电膜、260b：
导电体、260c：导电体、270：绝缘体、271：阻挡层、279：绝缘体、280：绝缘体、281：阻挡层、
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本申请基于2016年3月11日由日本专利局受理的日本专利申请第2016-048802号，其全部内容通过引用纳入本文。
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