使用通过TSV发送的控制信号对数据进行采样的存储器装置专利检索-缓冲器机车车辆专利检索查询-专利查询网

使用通过TSV发送的控制 信号对数据进行采样的 存储器装置

阅读：693发布：2023-03-14

专利汇可以提供使用通过TSV发送的控制信号对数据进行采样的存储器装置专利检索，专利查询，专利分析的服务。并且公开了一种使用通过TSV发送的控制信号对数据进行采样的存储器装置。所述存储器装置的存储器裸片包括：第一先进先出(FIFO) 电路，对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片。所述存储器装置的缓冲器裸片包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号来对从第一FIFO单元输出的数据进行采样；校准电路，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码；以及延迟控制电路，基于读取命令和延迟码生成通过第三硅通孔发送至存储器裸片的控制信号。，下面是使用通过TSV发送的控制信号对数据进行采样的存储器装置专利的具体信息内容。

权利要求

1.一种存储器装置，包括：
缓冲器裸片，被配置为接收读取命令；以及
存储器裸片，被配置为接收从缓冲器裸片发送的读取命令，
其中，存储器裸片包括：
存储器单元阵列，被配置为：响应于读取命令输出数据；和
第一先进先出电路，被配置为：对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片，
其中，缓冲器裸片包括：
第二先进先出电路，被配置为：基于通过第二硅通孔从存储器裸片发送的所述控制信号，对通过第一硅通孔从第一先进先出电路输出的数据进行采样；
校准电路，被配置为：基于从缓冲器裸片到第一先进先出电路以及从第一先进先出电路到第二先进先出电路的路径的延迟来生成延迟码；和
延迟控制电路，被配置为：基于读取命令和延迟码，来生成将通过第三硅通孔发送至存储器裸片的所述控制信号。
2.根据权利要求1所述的存储器装置，其中，指示存储在第二先进先出电路中的数据的位数的第二先进先出电路的深度小于指示存储在第一先进先出电路中的数据的位数的第一先进先出电路的深度。
3.根据权利要求2所述的存储器装置，其中，校准电路还被配置为：对包括第三硅通孔并包括第一硅通孔和第二硅通孔中的一个的路径的延迟进行计数。
4.根据权利要求2所述的存储器装置，其中，校准电路包括：
计数器，被配置为：在测量模式下对通过所述路径发送的时钟信号的延迟进行计数；和减法器，被配置为：通过从指示预定延迟的值减去计数器的计数值来计算所述延迟码，其中，所述延迟码与第一先进先出电路的深度对应，所述计数值与第二先进先出电路的深度对应。
5.根据权利要求4所述的存储器装置，其中，缓冲器裸片还包括：
命令解码器，被配置为：对读取命令进行解码并生成内部读取信号，
其中，延迟控制电路还被配置为：通过基于所述延迟码延迟内部读取信号生成所述控制信号。
6.根据权利要求5所述的存储器装置，其中，延迟控制电路不在测量模式下基于所述延迟码延迟时钟信号，而在缓冲器裸片接收到读取命令时基于所述延迟码延迟内部读取信号。
7.根据权利要求5所述的存储器装置，其中，存储器裸片是第一存储器裸片，第一存储器裸片还包括：
第一命令解码器，被配置为：对读取命令进行解码；以及
第一延迟控制电路，被配置为：在第一命令解码器的控制下生成第一控制信号，其中，第一先进先出电路被配置为：基于第一控制信号，对作为从作为存储器单元阵列的第一存储器单元阵列输出的数据的第一数据进行采样，
其中，缓冲器裸片的命令解码器是第二命令解码器，
其中，缓冲器裸片的延迟控制电路是被配置为生成作为所述控制信号的第二控制信号的第二延迟控制电路。
8.根据权利要求7所述的存储器装置，还包括：
第二存储器裸片，堆叠在第一存储器裸片上，
其中，第二存储器裸片包括：
第二存储器单元阵列，被配置为：响应于读取命令输出第二数据；
第三命令解码器，被配置为：对读取命令进行解码；
第三延迟控制电路，被配置为：在第三命令解码器的控制下生成第三控制信号；以及第三先进先出电路，被配置为：基于第三控制信号对从第二存储器单元阵列输出的第二数据进行采样，并基于从缓冲器裸片发送的第四控制信号通过至少一个第四硅通孔和第一硅通孔将第二数据输出至缓冲器裸片，
其中，缓冲器裸片的第二先进先出电路还被配置为：基于通过至少一个第五硅通孔从第二存储器裸片发送的第四控制信号，对通过所述至少一个第四硅通孔和第一硅通孔从第三先进先出电路输出的第二数据进行采样，
其中，缓冲器裸片生成第一时钟信号和第二时钟信号，其中，第一时钟信号是在测量模式下经过作为所述路径的第一路径的时钟信号，第二时钟信号经过从缓冲器裸片到第三先进先出电路以及从第三先进先出电路到第二先进先出电路的第二路径，其中，校准电路还被配置为：基于经过第一路径的第一时钟信号和经过第二路径的第二时钟信号中更延迟的一个时钟信号，来生成延迟码。
9.根据权利要求8所述的存储器装置，其中，第一存储器裸片还包括：
第一比较电路，被配置为：对第一控制信号和第三控制信号中更延迟的一个控制信号进行计数，并生成第一延迟码，
其中，由缓冲器裸片的校准电路生成的所述延迟码是第二延迟码，
其中，第二存储器裸片还包括：第二比较电路，被配置为：对第一控制信号和第三控制信号中更延迟的一个控制信号进行计数，并生成第三延迟码。
10.根据权利要求9所述的存储器装置，其中，校准电路还被配置为：通过使用第一延迟码和第三延迟码，调节从第一存储器裸片的第一先进先出电路输出第一数据的第一时间点和从第二存储器裸片的第三先进先出电路输出第二数据的第二时间点，以便使第一时间点和第二时间点彼此相同。
11.一种存储器装置，包括：
缓冲器裸片，被配置为接收读取命令；以及
存储器裸片，被配置为接收从缓冲器裸片发送的读取命令，
其中，存储器裸片包括：
存储器单元阵列，被配置为：响应于读取命令输出数据；
延迟控制电路，被配置为：基于读取命令和从缓冲器裸片输出的延迟码，来生成控制信号；和
第一先进先出电路，被配置为：对从存储器单元阵列输出的数据进行采样，并基于控制信号通过第一硅通孔将数据输出至缓冲器裸片，
其中，缓冲器裸片包括：
第二先进先出电路，被配置为：基于通过第二硅通孔从存储器裸片发送的控制信号，对通过第一硅通孔从第一先进先出电路输出的数据进行采样；和
校准电路，被配置为：基于从缓冲器裸片到第一先进先出电路以及从第一先进先出电路到第二先进先出电路的路径的延迟来生成所述延迟码。
12.根据权利要求11所述的存储器装置，其中，指示存储在第二先进先出电路中的数据的位数的第二先进先出电路的深度小于指示存储在第一先进先出电路中的数据的位数的第一先进先出电路的深度。
13.根据权利要求12所述的存储器装置，其中，存储器裸片是第一存储器裸片，第一存储器裸片还包括：
第一命令解码器，被配置为：对读取命令进行解码；和
第一延迟控制电路，被配置为：在第一命令解码器的控制下生成第一控制信号，其中，存储器裸片的延迟控制电路是生成作为控制信号的第二控制信号的第二延迟控制电路，
其中，第一先进先出电路还被配置为：基于第一控制信号对作为从作为存储器单元阵列的第一存储器单元阵列输出的数据的第一数据进行采样，
其中，缓冲器裸片还包括：第二命令解码器，被配置为对读取命令进行解码，其中，缓冲器裸片在测量模式下生成经过作为所述路径的第一路径的第一时钟信号，其中，缓冲器裸片通过第三硅通孔将所述延迟码发送至第一存储器裸片。
14.根据权利要求13所述的存储器装置，还包括：
第二存储器裸片，堆叠在第一存储器裸片上，
其中，第二存储器裸片包括：
第二存储器单元阵列，被配置为：响应于读取命令输出第二数据；
第三命令解码器，被配置为：对读取命令进行解码；
第三延迟控制电路，被配置为：在第三命令解码器的控制下生成第三控制信号；
第四延迟控制电路，被配置为：基于从缓冲器裸片发送的所述延迟码和读取命令，来生成第四控制信号；和
第三先进先出电路，被配置为：基于第三控制信号对从第二存储器单元阵列输出的第二数据进行采样，并基于第四控制信号通过至少一个第四硅通孔和第一硅通孔将第二数据输出至缓冲器裸片，
其中，缓冲器裸片的第二先进先出电路还被配置为：基于第四控制信号，对通过所述至少一个第四硅通孔和第一硅通孔从第三先进先出电路输出的第二数据进行采样，其中，缓冲器裸片还生成第二时钟信号，其中，第二时钟信号在测量模式下经过从缓冲器裸片到第三先进先出电路以及从第三先进先出电路到第二先进先出电路的第二路径，其中，校准电路基于经过第一路径的第一时钟信号和经过第二路径的第二时钟信号中更延迟的一个时钟信号，来生成延迟码。
15.根据权利要求14所述的存储器装置，其中，第一存储器裸片还包括：
第一比较电路，被配置为：对第一控制信号和第三控制信号中更延迟的一个控制信号进行计数，并生成第一延迟码，
其中，由缓冲器裸片的校准电路生成的所述延迟码是第二延迟码，
其中，第二存储器裸片还包括：
第二比较电路，被配置为：对第一控制信号和第三控制信号中更延迟的一个控制信号进行计数，并生成第三延迟码。
16.根据权利要求15所述的存储器装置，其中，第一存储器裸片的第二延迟控制电路还被配置为：通过使用第一延迟码来调节从第一先进先出电路输出第一数据的第一时间点，其中，第二存储器裸片的第四延迟控制电路还被配置为：通过使用第三延迟码来调节从第三先进先出电路输出第二数据的第二时间点。
17.一种存储器装置，包括：
缓冲器裸片，被配置为接收读取命令；以及
多个存储器裸片，被配置为接收从缓冲器裸片发送的读取命令，
其中，所述多个存储器裸片的每个包括：
存储器单元阵列，被配置为：响应于读取命令输出数据；和
第一先进先出电路，被配置为：对从存储器单元阵列输出的数据进行采样，并基于控制信号通过至少一个第一硅通孔将数据输出至缓冲器裸片，其中，缓冲器裸片包括：
第二先进先出电路，被配置为：基于通过至少一个第二硅通孔从所述多个存储器裸片中的每个发送的控制信号，对通过所述至少一个第一硅通孔从第一先进先出电路输出的数据进行采样；和
校准电路，被配置为：基于从缓冲器裸片到第一先进先出电路以及从第一先进先出电路到第二先进先出电路的路径的延迟来生成指示控制信号的延迟的延迟码。
18.根据权利要求17所述的存储器装置，其中，缓冲器裸片在测量模式下生成多个延迟时钟信号，其中，所述多个延迟时钟信号经过所述多个存储器裸片中的每个的所述路径，其中，校准电路还被配置为：基于所述多个延迟时钟信号中最延迟的时钟信号来生成延迟码。
19.根据权利要求17所述的存储器装置，其中，缓冲器裸片还包括：
延迟控制电路，被配置为：基于读取命令和延迟码，来生成通过至少一个第三硅通孔发送至所述多个存储器裸片中的每个的控制信号。
20.根据权利要求17所述的存储器装置，其中，缓冲器裸片被配置为：通过至少一个第三硅通孔将延迟码发送至所述多个存储器裸片中的每个，
其中，所述多个存储器裸片的每个还包括：延迟控制电路，被配置为：基于从缓冲器裸片发送的延迟码和读取命令来生成控制信号。

说明书全文

使用通过TSV发送的控制信号对数据进行采样的 存储器装置

[0001] 本申请要求于2018年3月30日提交至韩国知识产权局的第10-2018-0037151号韩国专利申请的优先权，所述韩国专利申请的公开通过整体引用包含于此。

技术领域

[0002] 本公开涉及一种半导体装置，更具体地讲，涉及一种使用通过硅通孔(TSV，或者，through silicon via)发送的控制信号对数据进行采样的存储器装置。

背景技术

[0003] 可堆叠多个存储器裸片来增大存储器装置的集成的程度。具有三维结构的存储器装置可存储并处理大量的数据。为了形成三维结构，各种封装技术可应用于半导体裸片。具体地讲，由于硅通孔(TSV)适合于存储器装置的小型化和高速，所以硅通孔可用于堆叠半导体裸片。

[0004] 信号从堆叠的存储器裸片输出的时间点可由于存储器裸片的工艺、电压和温度变化而改变。输出时间点之间的差异可使存储器装置难以高速操作。此外，在补偿输出时间点的电路被设置在堆叠存储器裸片的缓冲器裸片上的情况下，缓冲器裸片的面积会增大。发明内容

[0005] 本公开的实施例提供了一种通过使用经由硅通孔发送的控制信号对数据进行采样的存储器装置。

[0006] 根据示例性实施例，一种存储器装置可包括：缓冲器裸片，接收读取命令；存储器裸片，接收从缓冲器裸片发送的读取命令。存储器裸片可包括：存储器单元阵列，响应于读取命令输出数据；第一先进先出(FIFO)电路，对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片。缓冲器裸片可包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号，对通过第一硅通孔从第一FIFO电路输出的数据进行采样；校准电路，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码；以及延迟控制电路，基于读取命令和延迟码，来生成通过第三硅通孔发送至存储器裸片的控制信号。

[0007] 所述存储器装置还可包括：第二存储器裸片，堆叠在第一存储器裸片上，其中，第二存储器裸片包括：第二存储器单元阵列，被配置为：响应于读取命令输出第二数据；第三命令解码器，被配置为：对读取命令进行解码；第三延迟控制电路，被配置为：在第三命令解码器的控制下生成第三控制信号，以及第三先进先出电路，被配置为：基于第三控制信号对从第二存储器单元阵列输出的第二数据进行采样，并基于从缓冲器裸片发送的第四控制信号通过至少一个第四硅通孔和第一硅通孔将第二数据输出至缓冲器裸片，其中，缓冲器裸片的第二先进先出电路还被配置为：基于通过至少一个第五硅通孔从第二存储器裸片发送的第四控制信号，对通过所述至少一个第四硅通孔和第一硅通孔从第三先进先出电路输出的第二数据进行采样，其中，缓冲器裸片生成第一时钟并生成第二时钟信号，其中，第一时钟是在测量模式下经过作为所述路径的第一路径的时钟信号，第二时钟信号经过从缓冲器裸片到第三先进先出电路以及从第三先进先出电路到第二先进先出电路的第二路径，其中，校准电路还被配置为：基于经过第一路径和第二路径的时钟信号中的更延迟的信号，来生成延迟码。

[0008] 第一存储器裸片还可包括：第一比较电路，被配置为：对第一控制信号和第三控制信号中的更延迟的控制信号进行计数，并生成第一延迟码，其中，由缓冲器裸片的校准电路生成的延迟码是第二延迟码，其中，第二存储器裸片还包括：第二比较电路，被配置为：对第一控制信号和第三控制信号中的更延迟的控制信号进行计数，并生成第三延迟码。

[0009] 根据示例性实施例，一种存储器装置可包括：缓冲器裸片，接收读取命令；存储器裸片，接收从缓冲器裸片发送的读取命令。存储器裸片可包括：存储器单元阵列，响应于读取命令输出数据；延迟控制电路，基于从缓冲器裸片输出的读取命令和延迟码，来生成控制信号；以及第一FIFO电路，对从存储器单元阵列输出的数据进行采样，并基于控制信号通过第一硅通孔将数据输出至缓冲器裸片。缓冲器裸片可包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号，对通过第一硅通孔从第一FIFO电路输出的数据进行采样；校准单元，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码。

[0010] 所述存储器装置还可包括：第二存储器裸片，堆叠在第一存储器裸片上，其中，第二存储器裸片包括：第二存储器单元阵列，被配置为：响应于读取命令输出第二数据；第三命令解码器，被配置为：对读取命令进行解码；第三延迟控制电路，被配置为：在第三命令解码器的控制下生成第三控制信号；第四延迟控制电路，被配置为：基于从缓冲器裸片发送的延迟码和读取命令，来生成第四控制信号；以及第三先进先出电路，被配置为：基于第三控制信号对从第二存储器单元阵列输出的第二数据进行采样，并基于第四控制信号通过至少一个第四硅通孔和第一硅通孔将第二数据输出至缓冲器裸片，其中，缓冲器裸片的第二先进先出电路还被配置为：基于第四控制信号，对通过所述至少一个第四硅通孔和第一硅通孔从第三先进先出电路输出的第二数据进行采样，其中，缓冲器裸片还生成第二时钟信号，其中，第二时钟信号在测量模式下经过从缓冲器裸片到第三先进先出电路以及从第三先进先出电路到第二先进先出电路的第二路径，其中，校准电路基于经过第一路径和第二路径的时钟信号中的更延迟的信号，来生成延迟码。

[0011] 第一存储器裸片还可包括：第一比较电路，被配置为：对第一控制信号和第三控制信号中的更延迟的控制信号进行计数，并生成第一延迟码，其中，由缓冲器裸片的校准电路生成的延迟码是第二延迟码，其中，第二存储器裸片还包括：第二比较电路，被配置为：对第一控制信号和第三控制信号中的更延迟的控制信号进行计数，并生成第三延迟码。

[0012] 根据示例性实施例，一种存储器装置可包括：缓冲器裸片，接收读取命令；以及多个存储器裸片，接收从缓冲器裸片发送的读取命令。所述多个存储器裸片中的每个可包括：存储器单元阵列，响应于读取命令输出数据；以及第一FIFO电路，对从存储器单元阵列输出的数据进行采样，并基于控制信号通过至少一个第一硅通孔将数据输出至缓冲器裸片。缓冲器裸片可包括：第二FIFO电路，基于通过至少一个第二硅通孔从所述多个存储器裸片中的每个发送的控制信号，对通过所述至少一个第一硅通孔从第一FIFO电路输出的数据进行采样；以及校准单元，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成指示控制信号的延迟的延迟码。
附图说明

[0013] 通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它对象和特征将变得清楚。

[0014] 图1是示出根据本发明构思的实施例的电子装置的示图。

[0015] 图2是示出根据示例实施例的图1的存储器装置的缓冲器裸片和第一存储器裸片的框图。

[0016] 图3是示出根据示例实施例的图1的存储器装置的缓冲器裸片和存储器裸片的框图。

[0017] 图4是示出图2或图3的第一先进先出(FIFO)单元的框图。

[0018] 图5是示出根据本发明构思的实施例的图2或图3的校准单元的框图。

[0019] 图6是示出根据本发明构思的另一实施例的图2或图3的校准单元的框图。

[0020] 图7是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。

[0021] 图8是示出根据示例实施例的图7的校准单元的框图。

[0022] 图9是示出根据示例实施例的图7的校准单元的框图。

[0023] 图10是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。

[0024] 图11是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。

[0025] 图12是示出根据示例实施例的图1的存储器装置的缓冲器裸片和第一存储器裸片的框图。

[0026] 图13是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。

[0027] 图14是示出根据示例实施例的图1的第一存储器裸片和第二存储器裸片的框图。

[0028] 图15是示出根据示例实施例的从图2至图14的存储器装置输出数据的操作的时序图。

具体实施方式

[0029] 以下，可详细并清楚地描述本发明构思的实施例至本领域普通技术人员容易地实现本发明构思的这样的程度。

[0030] 图1是示出根据本发明构思的实施例的电子装置的示图。电子装置10可包括存储器装置11、片上系统(SoC)13以及中间层(interposer)15。

[0031] 如在此使用的，存储器装置可表示各种项，诸如，半导体存储器装置、形成在半导体基底中或半导体基底上的一个或多个逻辑装置或者一个或多个存储器单元、半导体芯片、存储器芯片、存储器裸片、逻辑芯片、封装、包括一个或多个存储器芯片并且可选地包括一个或多个逻辑芯片的封装或者它们的组合。存储器装置(诸如，半导体芯片、存储器芯片或逻辑芯片)可从晶片(wafer)形成。存储器装置可包括可包含堆叠在封装基底上的一个或多个芯片的封装，或者包含多个封装的层叠封装(package-on-package)装置。

[0032] 如在此使用的，电子装置可表示这些装置中的一个，并且还可包括包含这些装置的产品，诸如，内存卡、存储器模块、包括附加组件的硬盘驱动器、移动电话、膝上型计算机、平板电脑、台式计算机、相机、服务器、计算系统或其它消费电子装置等。

[0033] 存储器装置11可包括第一存储器裸片11_1至第八存储器裸片11_8以及缓冲器裸片11_9。第一存储器裸片11_1至第八存储器裸片11_8可在垂直方向上顺序地堆叠在缓冲器裸片11_9上。第一存储器裸片11_1至第八存储器裸片11_8以及缓冲器裸片11_9可通过以矩阵形式布置的微凸块和硅通孔TSV彼此电连接。TSV可被称为基底通孔(through substrate via)。硅通孔的位置和微凸块的位置不限于图1的说明。例如，虽然第一存储器裸片11_1至第八存储器裸片11_8以及缓冲器裸片11_9的布置在第一列COL1中的多个硅通孔和多个微凸块彼此连接，但是第一存储器裸片11_1至第八存储器裸片11_8的布置在第一列COL1中的硅通孔可连接到缓冲器裸片11_9的布置在第二列COL2、第三列COL3或第四列COL4中的硅通孔。

[0034] 第一存储器裸片11_1至第八存储器裸片11_8可被相同地制造。第一存储器裸片11_1至第八存储器裸片11_8可构成堆叠(stack)。在图1中，存储器装置11被示出为包括八个存储器裸片11_1至11_8。然而，本发明构思不限于此。这里，存储器裸片可被称为“核裸片”、“从裸片(slave die)”等，并且裸片可被称为“芯片”。

[0035] 缓冲器裸片11_9可与设置在存储器装置11的外部的装置(例如，SoC 13)通信。缓冲器裸片11_9可将从SoC 13提供的地址和数据发送至第一存储器裸片11_1至第八存储器裸片11_8，并可从第一存储器裸片11_1至第八存储器裸片11_8接收数据。缓冲器裸片11_9可提供第一存储器裸片11_1至第八存储器裸片11_8与缓冲器裸片11_9之间的接口。缓冲器裸片11_9可包括与SoC 13电连接的物理层(PHY)12。这里，缓冲器裸片11_9可被称为“接口裸片”、“主裸片”、“逻辑裸片”等。

[0036] 在一个实施例中，存储器装置11可以是通用动态随机存取存储器(DRAM)装置，诸如，双倍数据速率(DDR)同步DRAM(SDRAM)、DDR2 SDRAM装置、DDR3 SDRAM装置、DDR4 SDRAM装置或DDR5 SDRAM装置。存储器装置11可以是移动DRAM装置，诸如，低功率双倍数据速率(LPDDR)SDRAM装置、LPDDR2 SDRAM装置、LPDDR3 SDRAM装置、LPDDR4 SDRAM装置、LPDDR4X SDRAM装置或LPDDR5 SDRAM装置。存储器装置11可以是图形DRAM装置，诸如，图形双倍数据速率(GDDR)同步图形随机存取存储器(SGRAM)装置、GDDR2 SGRAM装置、GDDR3 SGRAM装置、GDDR4 SGRAM装置、GDDR5 SGRAM装置或GDDR6 SGRAM装置。存储器装置11可以是提供大容量和高带宽的存储器装置，诸如，宽I/O、高带宽存储器(HBM)、HBM2、HBM3、混合存储器立方体(HMC)。

[0037] SoC 13可包括可针对电子装置10支持的应用执行各种操作的处理器。例如，SoC 13可包括以下项中的至少一个：中央处理器(CPU)、图像信号处理单元(ISP)、数字信号处理单元(DSP)、图形处理单元(GPU)、视觉处理单元(VPU)和神经处理单元(NPU)。SoC 13可包括与缓冲器裸片11_9电连接的物理层(PHY)14。SoC 13可将操作所必需的数据存储到存储器装置11，或者可从存储器装置11读取操作所必需的数据。

[0038] 中间层15可连接存储器装置11和SoC 13。具体地讲，中间层15可提供用于电连接的插入在存储器装置11与SoC 13之间并由导电材料组成的物理路径。在一些示例中，中间层15可以是硅中间层(silicon interposer)。在一些示例中，中间层15可以是印刷电路板(PCB)或封装基底。

[0039] 图2是示出根据示例实施例的图1的存储器装置的缓冲器裸片和第一存储器裸片的框图。将参照图1描述图2。第一存储器裸片110可以是图1的第一存储器裸片11_1。缓冲器裸片120可以是图1的缓冲器裸片11_9。存储器装置100可包括第一存储器裸片110和缓冲器裸片120。存储器装置100可以是图1的存储器装置11。在一些示例中，第一存储器裸片110还可以是图1的第二存储器裸片11_2至第八存储器裸片11_8中的任何一个。用于第一存储器裸片110与缓冲器裸片120之间的通信的第一硅通孔TSV1、第二硅通孔TSV2、第三硅通孔TSV3和第六硅通孔TSV6可经过缓冲器裸片120。和图2中所示的硅通孔一样，其它硅通孔还可形成在缓冲器裸片120中。

[0040] 在示例实施例中，第一硅通孔、第二硅通孔、第三硅通孔和第六硅通孔中的每个可穿透缓冲器裸片120或第一存储器裸片110，并且第一硅通孔、第二硅通孔、第三硅通孔和第六硅通孔可彼此水平地间隔开。

[0041] 第一存储器裸片110可包括第一命令解码器111、第一存储器单元阵列112、第一延迟控制电路113以及第一先进先出(FIFO)单元116。如在此使用的，“单元”可被称为“电路”。

[0042] 第一命令解码器111可通过第六硅通孔从缓冲器裸片120接收地址(或命令地址)。这里，地址可构成AWORD，并可包括行命令、行地址、列命令、列地址等。为了附图的简化，第六硅通孔被示出为包括一个硅通孔，但是第六硅通孔的数量可以是一个或多个。在示例实施例中，缓冲器裸片120还可包括命令缓冲器(未示出)。在一些示例中，命令缓冲器可使AWORD信号延迟。因此，第一命令解码器111可从缓冲器裸片120的命令缓冲器接收AWORD信号的延迟信号。

[0043] 第一命令解码器111可对从缓冲器裸片120发送的各种命令(诸如，激活命令、写入命令、刷新命令、读取命令、预充电命令等)进行解码。第一命令解码器111可对命令进行解码并可控制构成第一存储器裸片110的电路(第一存储器单元阵列112、第一延迟控制电路113等)。

[0044] 第一存储器单元阵列112可包括在字线(即，行)与位线(即，列)的交叉点处的存储器单元(未示出)。例如，存储器单元可以是DRAM单元、静态随机存取存储器(SRAM)单元、NAND闪存单元、NOR闪存单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元、磁随机存取存储器(MRAM)单元等。

[0045] 第一存储器单元阵列112可根据存储器装置100支持的存储体的数量、容量等划分为多个存储体。第一存储器单元阵列112的数量不限于本公开。

[0046] 第一存储器单元阵列112可响应于写入命令存储数据。第一存储器单元阵列112可响应于读取命令输出存储的数据。在第一命令解码器111的控制下控制第一存储器单元阵列112的行解码器和列解码器未被示出。

[0047] 第一延迟控制电路113可响应于读取命令生成用于对从第一存储器单元阵列112输出的数据进行采样的第一控制信号CTRL1。例如，第一延迟控制电路113可基于第一命令解码器111的第一内部读取信号IRS1来生成第一控制信号CTRL1。第一延迟控制电路113可在根据读取命令从第一存储器单元阵列112输出数据所需的时间之后生成第一控制信号CTRL1。

[0048] 在一个实施例中，第一命令解码器111可在根据读取命令从第一存储器单元阵列112输出数据所需的时间之后生成第一内部读取信号IRS1。在另一实施例中，第一延迟控制电路113接收第一内部读取信号IRS1，然后第一延迟控制电路113可在根据读取命令从第一存储器单元阵列112输出数据所需的时间之后生成第一控制信号CTRL1。读取命令与第一控制信号CTRL1之间的间隔可被设定为存储器装置100接收的时钟的周期的倍数。可选地，读取命令与第一控制信号CTRL1之间的间隔可被设定为绝对的值，而不管存储器装置100接收的时钟。

[0049] 第一FIFO单元116可基于第一控制信号CTRL1对从第一存储器单元阵列112输出的数据进行采样。第一FIFO单元116可基于第二控制信号CTRL2通过第一硅通孔将采样的数据输出至缓冲器裸片120。详细地讲，该数据可由多个位组成。第一FIFO单元116可从第一采样位到最后采样位顺序地输出采样位。第一FIFO单元116的深度可指示第一FIFO单元116可采样的位数。

[0050] 在一个实施例中，第一FIFO单元116的深度可根据第一存储器裸片110的特性(例如，第一存储器裸片110的工艺、电压和温度(PVT)变化)和缓冲器裸片120的特性来确定。详细地讲，第一FIFO单元116的深度可根据以下条件来确定：根据读取命令从第一存储器单元阵列112输出数据所需的时间、数据输出到缓冲器裸片120所需的时间、存储器装置100的读取延迟等。

[0051] 多个存储器裸片(例如，图1的第一存储器裸片11_1至第八存储器裸片11_8)中的每个可包括第一FIFO单元116，并且多个存储器裸片中的第一FIFO单元116的深度可彼此相同或不同。例如，多个存储器裸片中的每个可包括第一FIFO单元116，使得从多个存储器裸片输出的数据的输出时间点(或读取时间点)彼此同步，而不管多个存储器裸片的PVT变化。

[0052] 缓冲器裸片120可包括第二命令解码器121、第二延迟控制电路122、输出控制电路123、第二先进先出(FIFO)单元126和校准单元127。

[0053] 如第一命令解码器111中那样，第二命令解码器121可对从存储器装置100的外部(例如，图1的SoC 13)发送的命令进行解码。第二命令解码器121可控制构成缓冲器裸片120的电路(第二延迟控制电路122、输出控制电路123、校准单元127等)。第二命令解码器121可响应于读取命令将第二内部读取信号IRS2提供给第二延迟控制电路122和输出控制电路123。

[0054] 第二延迟控制电路122可基于输入至存储器装置100的读取命令和从校准单元127提供的延迟码，来生成第二控制信号CTRL2。第二控制信号CTRL2可通过第三硅通孔发送至第一存储器裸片110。第二延迟控制电路122可考虑第一FIFO单元116的输出时序和第二FIFO单元126的采样时序来生成第二控制信号CTRL2。可选地，第二命令解码器121可考虑第一FIFO单元116的输出时序和第二FIFO单元126的采样时序来生成第二内部读取信号IRS2。

[0055] 输出控制电路123可基于输入至存储器装置100的读取命令来生成输出控制信号CTRL_OUT。这里，输出控制信号CTRL_OUT可与用于对从存储器装置100输出的数据进行采样的数据选通信号DQS对应。输出控制电路123可考虑预先确定的读取延迟和第二FIFO单元126与DQ输入/输出焊盘(pad)(未示出)之间的路径来生成输出控制信号CTRL_OUT。例如，读取延迟可按照存储器装置与SoC之间的协议、JEDEC(联合电子装置工程委员会)等标准来预先定义。

[0056] 第二FIFO单元126可基于从第一存储器裸片110发送的第二控制信号CTRL2对通过第一硅通孔从第一FIFO单元116发送的数据进行采样。由于第一FIFO单元116与第二FIFO单元126的位置差异、发送第二控制信号CTRL2的路径的物理长度等，第二FIFO单元126可比第一FIFO单元116晚接收到第二控制信号CTRL2。

[0057] 第二FIFO单元126可将采样的数据输出至缓冲器裸片120的外部(例如，SoC 13)。如第一FIFO单元116中那样，第二FIFO单元126可从第一采样位到最后采样位来输出采样位。第二FIFO单元126的深度可指示第二FIFO单元126可采样的位数。

[0058] 在一个实施例中，第一存储器裸片110可包括第一FIFO单元116，缓冲器裸片120可包括第二FIFO单元126。例如，第一FIFO单元116的深度、采样时间点和输出时间点以及第二FIFO单元126的深度、采样时间点和输出时间点可被校准或被调节，以补偿第一存储器裸片110与缓冲器裸片120之间的PVT变化(或PVT差异)。

[0059] 在一个实施例中，第二FIFO单元126不会立即接收到由缓冲器裸片120生成的第二控制信号CTRL2。第二FIFO单元126可通过第一硅通孔从第一存储器裸片110接收数据，并可通过第二硅通孔从第一存储器裸片110类似地接收第二控制信号CTRL2。例如，第二FIFO单元126可接收经过第二硅通孔的第二控制信号CTRL2。

[0060] 在存储器装置100的操作电压减小并且操作频率增大的情况下，第二FIFO单元126对数据进行采样的捕获边限(capture margin)(或采样边限)可减小。此外，捕获边限可由于第一存储器裸片110与缓冲器裸片120之间的PVT变化而改变。因此，为了提高并且一致地维持捕获边限，存储器装置100可包括数据从第一FIFO单元116发送至第二FIFO单元126的路径和第二控制信号CTRL2从第一FIFO单元116发送至第二FIFO单元126的路径。这些路径可被彼此相同地实现，并且这些路径的负载可彼此相同。

[0061] 从第二FIFO单元126输出的数据位可对应于任何一个DQ(即，数据输入/输出信号)。存储器装置100的DQ的数量可按照JEDEC标准来确定。例如，缓冲器裸片120可包括与DQ的数量一样多的第二FIFO单元126。DQ可构成“DWORD”。此外，第一存储器裸片110可基于DQ的数量包括多个第一FIFO单元116。

[0062] 驱动由存储器装置100支持的所有DQ的电路可被设置在缓冲器裸片120处。用于将数据发送至驱动缓冲器裸片120的DQ的电路可分布到图1的存储器裸片11_1至11_8中。例如，设置在缓冲器裸片120处的第二FIFO单元126的数量可多于设置在第一存储器裸片110处的第一FIFO单元116的数量。例如，第一FIFO单元116的数量可不大于第二FIFO单元126的数量的一半。缓冲器裸片120的CCD(CAS到CAS延迟或读取到读取延迟)可大于第一存储器裸片110的CCD。缓冲器裸片120中的物理层(参照图1的PHY 12)的面积可受图1的SoC 13中的物理层(参照图1的PHY 14)的面积限制。因此，对设置第二FIFO单元126的缓冲器裸片120的面积的限制可比对设置第一FIFO单元116的第一存储器裸片110的面积的限制更严重。

[0063] 在一个实施例中，第二FIFO单元126的深度可小于第一FIFO单元116的深度。如上所述，由于深度指示将被采样的位数，所以第二FIFO单元126的面积可随着深度变小而减小。例如，第二FIFO单元126的深度可不大于2，并且第二FIFO单元126接收的第二控制信号CTRL2与输出控制信号CTRL_OUT之间的时间差可在时钟的周期的两倍之内。

[0064] 校准单元127可计算读取延迟中的缓冲器裸片120所需的延迟，并可生成延迟码。例如，读取延迟可被划分为：从读取命令被输入时的时间点到数据从第一存储器单元阵列
112输出时的时间点的间隔、从数据从第一存储器单元阵列112输出时的时间点到数据从第一存储器裸片110输出时的时间点的间隔、以及从数据从第一存储器裸片110输出时的时间点到数据从缓冲器裸片120输出时的时间点的间隔。

[0065] 校准单元127可对第一路径Path1(由交替的长短虚线示出)的延迟进行计数，并可生成延迟码，其中，第一路径Path1包括从缓冲器裸片120到第一FIFO单元116的路径和从第一FIFO单元116到第二FIFO单元126的路径。基于由校准单元127生成的延迟码，第二延迟控制电路122可使第二内部读取信号IRS2延迟，并可生成第二控制信号CTRL2，使得第二FIFO单元126的面积最小化并且第二FIFO单元126的深度不大于2。例如，第一路径可指示由第二命令解码器121生成的任何信号经过第二延迟控制电路122、第三硅通孔、第一存储器裸片110和第二硅通孔的路径。仅第一存储器裸片110与缓冲器裸片120之间的第一路径在图2中被示出，但是存储器装置100还可包括剩余存储器裸片中的任何一个与缓冲器裸片120之间的任何其它路径。校准单元127可进一步考虑其它路径的延迟来生成延迟码。

[0066] 图3是示出根据示例实施例的图1的存储器装置的缓冲器裸片和存储器裸片的框图。将参照图1和图2描述图3。存储器装置200可包括第一存储器裸片210和缓冲器裸片220。存储器装置200可以是图1的存储器装置11，第一存储器裸片210可以是图1的第一存储器裸片11_1，缓冲器裸片220可以是图1的缓冲器裸片11_9。第一存储器裸片210可包括第一命令解码器211、第一存储器单元阵列212、第一延迟控制电路213和第一FIFO单元216。第一存储器裸片210中的组件的操作可与图2的第一存储器裸片110中的具有类似的参考标号的组件的操作相同。

[0067] 缓冲器裸片220可包括第二命令解码器221、第二延迟控制电路222、输出控制电路223、第二FIFO单元226和校准单元227。缓冲器裸片220中的组件的操作可与图2的缓冲器裸片120中的具有类似的参考标号的组件的操作相同。

[0068] 第一存储器裸片210还可包括第一移位寄存器218_1和第二移位寄存器218_2。第一移位寄存器218_1和第二移位寄存器218_2可分别对第一控制信号CTRL1和第二控制信号CTRL2进行移位，并可生成延迟信号。第一FIFO单元216可通过使用第一控制信号CTRL1被移位后的延迟信号顺序地对从第一存储器单元阵列212输出的数据位进行采样。第一FIFO单元216可通过使用第二控制信号CTRL2被移位后的延迟信号顺序地输出采样的数据位。

[0069] 缓冲器裸片220还可包括第三移位寄存器228_3和第四移位寄存器228_4。第三移位寄存器228_3可对通过第二硅通孔发送的第二控制信号CTRL2进行移位，第四移位寄存器228_4可对输出控制信号CTRL_OUT进行移位。第三移位寄存器228_3和第四移位寄存器228_
4可分别生成延迟信号。第二FIFO单元226可通过使用经由第二硅通孔发送的第二控制信号CTRL2被移位后的延迟信号顺序地对从第一FIFO单元216输出的数据位进行采样。第二FIFO单元226可通过使用输出控制信号CTRL_OUT被移位后的延迟信号顺序地输出采样的数据位。

[0070] 在示例实施例中，第二移位寄存器218_2可被布置在第二延迟控制电路222与第三硅通孔之间。在这种情况下，第三移位寄存器228_3可被省略。例如，通过第二硅通孔发送的第二控制信号CTRL2直接被发送至第二FIFO单元226。

[0071] 图4是示出图2或图3的第一FIFO单元的框图。将参照图3描述图4。第一FIFO单元216可包括第一输入开关SWI1至第四输入开关SWI4、第一锁存器L1至第四锁存器L4以及第一输出开关SWO1至第四输出开关SWO4。在一个实施例中，示例在图4中被示出为第一FIFO单元216的深度为“4”。输入开关的数量、锁存器的数量、输出开关的数量可根据第一FIFO单元
216的深度来确定。

[0072] 第一输入开关SWI1至第四输入开关SWI4可根据第一输入控制信号CTRL11至第四输入控制信号CTRL14顺序地接通。第一输入控制信号CTRL11至第四输入控制信号CTRL14是通过在第一移位寄存器218_1对第一控制信号CTRL1进行移位而生成的信号。第一锁存器L1至第四锁存器L4可顺序地存储数据位。第一输出开关SWO1至第四输出开关SWO4可根据第一输出控制信号CTRL21至第四输出控制信号CTRL24顺序地接通。第一输出控制信号CTRL21至第四输出控制信号CTRL24是通过在第二移位寄存器218_2对经由第三硅通孔发送的第二控制信号CTRL2进行移位而生成的信号。第一锁存器L1至第四锁存器L4可顺序地输出存储的数据位或采样的数据位。在一个实施例中，第二FIFO单元226可被实现为与第一FIFO单元216类似。然而，如上所述，第二FIFO单元226的深度可小于第一FIFO单元216的深度。

[0073] 图5是示出根据本发明构思的实施例的图2或图3的校准单元的框图。将参照图2和图3描述图5。校准单元227(或127)可包括反相器227_1、触发器227_2、与(AND)门227_3、计数器227_4和减法器227_5。

[0074] 反相器227_1可对指示测量模式为存储器装置200的测试模式的测量模式使能信号MEAS_MODE_EN进行反相。例如，测量模式使能信号MEAS_MODE_EN可在存储器装置100或存储器装置200上电(power up)时被激活。例如，触发器227_2可在测量模式使能信号MEAS_MODE_EN被激活时输出逻辑“1”。当接收到时钟信号CK被延迟后的延迟时钟信号DCK时，触发器227_2可通过重置端子R重置输出。例如，触发器227_2可在延迟时钟信号DCK具有逻辑“1”时被重置为逻辑“0”。根据触发器227_2的输出的逻辑值，与门227_3可输出时钟信号CK或可不输出时钟信号CK。当测量模式使能信号MEAS_MODE_EN在测量模式下被激活时，与门227_3可将时钟信号CK提供给计数器227_4并构成第一路径。图5的第一路径与图2的第一路径相同。

[0075] 在一个实施例中，时钟信号CK可从缓冲器裸片220的外部(例如，SoC13)输入至缓冲器裸片220。时钟信号CK可按照JEDEC标准与输入到缓冲器裸片220的任何信号(例如，指示时钟启用的CKE信号)同步地从外部输入到缓冲器裸片220。在一些示例中，时钟信号CK可通过对指示测量模式的命令(诸如，模式寄存器设定(MRS)命令)进行解码的第二命令解码器221来生成。在一些示例中，时钟信号CK可在测量模式使能信号MEAS_MODE_EN被激活时在缓冲器裸片220内生成。时钟信号CK可与输入到存储器装置200的外部时钟信号具有相同的周期。时钟信号CK可以是改变了逻辑状态的脉冲信号。

[0076] 在一个实施例中，在图5中，反相器的数量、触发器的数量、与门的数量、触发器227_2的输出的逻辑状态、与门227_3的输出的相位等仅是示例性的。除了图5中示出的逻辑门以外，校准单元227还可包括执行任何其它运算(例如，与非(NAND)运算、或非(NOR)运算、或(OR)运算、异或(XOR)运算以及异或非(XNOR)运算)的任何其它逻辑门。

[0077] 计数器227_4可对从接收到时钟信号CK时的时间到接收到通过第一路径发送的延迟时钟信号DCK时的时间的间隔进行计数。当接收到时钟信号CK时，计数器227_4可开始计数操作。当触发器227_2被延迟时钟信号DCK重置时，计数器227_4可停止计数操作。例如，计数器227_4可对通过第一路径发送的时钟信号CK的延迟进行计数。

[0078] 参照图5，第二延迟控制电路222、第三硅通孔以及第一硅通孔和第二硅通孔中的一个可包括在第一路径中，但是缓冲器裸片220和第一存储器裸片210的包括在第一路径中的组件不限于本公开。例如，第二控制信号CTRL2可在第一路径包括第一硅通孔时通过一个或多个开关被发送至第一硅通孔。当测量模式使能信号MEAS_MODE_EN被激活时，第二延迟控制电路222可不基于参照图2描述的延迟码来使时钟信号CK延迟。

[0079] 详细地讲，当测量模式使能信号MEAS_MODE_EN未被激活时，第二延迟控制电路222可接收第二内部读取信号IRS2，并可根据延迟码使第二内部读取信号IRS2延迟时钟的倍数那么多。当测量模式使能信号MEAS_MODE_EN被激活时，第二延迟控制电路222可接收时钟信号CK，并且可不管延迟码如何都不使时钟信号CK延迟。

[0080] 在一个实施例中，第一路径可包括第一硅通孔和第二硅通孔中的任何一个。校准单元227可通过使用硅通孔(TSV)使能信号TSV_EN来选择第一硅通孔和第二硅通孔中的一个。时钟信号CK可经过发送数据的第一硅通孔，或者可经过发送用于对数据进行采样的第二控制信号CTRL2的第二硅通孔。如上所述，由于发送数据的路径和发送第二控制信号CTRL2的路径针对一致的捕获边限被相同地实现，所以即使时钟信号CK经过第一硅通孔和第二硅通孔中的任何一个，延迟时钟信号DCK的延迟量也可被相同地维持。

[0081] 减法器227_5可通过从预先确定的指示读取延迟的值RL减去计数器227_4的计数值CNT来计算图2和图3的延迟码。预先确定的指示读取延迟的值RL可以是通过将读取延迟除以时钟的一个周期而获得的值，并可被预先存储在缓冲器裸片220中。作为减法器227_5的输出的延迟码可与第一FIFO单元116和第一FIFO单元216的深度对应，计数器227_4的计数值可与第二FIFO单元126和第二FIFO单元226的深度对应。

[0082] 在一个实施例中，延迟码的值可被设定为通过从预先确定的指示读取延迟的值RL减去计数器227_4的计数值而获得的值。在另一实施例中，延迟码的值可被设定为预先存储在熔丝(fuse)阵列中的多个值中的至少一个值，而不管计数值。熔丝阵列可利用各种非易失性存储器(诸如，电可编程熔丝、激光可编程熔丝、反熔丝和闪存)来实现。也就是说，延迟码的值可基于计数值来设定，或者可被设定为预先确定的值。

[0083] 图6是示出根据本发明构思的另一实施例的图2或图3的校准单元的框图。将参照图2、图3和图5描述图6。校准单元327可包括反相器327_1、触发器327_2、与门327_3、计数器327_4和减法器327_5。图6的校准单元327中的组件的操作可与图5的校准单元227中的具有类似的参考标号的组件的操作相同。

[0084] 与图5的校准单元227相比，校准单元327还可包括命令副本路径(command replica path)327_6、命令副本路径327_7、数据副本路径327_8以及数据副本路径327_9。命令副本路径327_6、命令副本路径327_7、数据副本路径327_8和数据副本路径327_9是通过对图2和图5第一路径进行相同地建模而获得的电路。

[0085] 详细地讲，可通过对根据读取命令由缓冲器裸片120生成的信号被发送至第一存储器裸片110的路径进行建模，来获得命令副本路径327_6。可通过对根据读取命令从缓冲器裸片120发送的信号被发送至第一FIFO单元116的路径进行建模，来获得命令副本路径327_7。可通过对第一FIFO单元116的数据被发送至缓冲器裸片120的路径进行建模，来获得数据副本路径327_8。可通过对从第一FIFO单元116发送的数据被发送至第二FIFO单元126的路径进行建模，来获得数据副本路径327_9。例如，校准单元327可直接将时钟信号CK发送至第一路径，或者可将时钟信号CK发送至第一路径的建模电路。

[0086] 图7是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。存储器装置400可包括第一存储器裸片410、第二存储器裸片430和缓冲器裸片420。存储器装置400可以是图1的存储器装置11，第一存储器裸片410可以是图1的第一存储器裸片11_1，第二存储器裸片430可以是图1的第二存储器裸片11_2，缓冲器裸片420可以是图1的缓冲器裸片11_9。第一存储器裸片410可包括第一命令解码器411、第一存储器单元阵列412、第一延迟控制电路413和第一FIFO单元416。第二存储器裸片430可与第一存储器裸片410基本相同地被实现。第二存储器裸片430可包括第三命令解码器431、第二存储器单元阵列432、第三延迟控制电路433和第三FIFO单元436。第一存储器裸片410和第二存储器裸片430中的组件的操作可与图2的第一存储器裸片110中的具有类似的参考标号的组件的操作相同。

[0087] 缓冲器裸片420可包括第二命令解码器421、第二延迟控制电路422、输出控制电路423、第二FIFO单元426和校准单元427。缓冲器裸片420中的组件的操作可与图2的缓冲器裸片120中的具有类似的参考标号的组件的操作相同。

[0088] 第二存储器裸片430可被堆叠在第一存储器裸片410上。第二存储器裸片430可以是图1的第二存储器裸片11_2至第八存储器裸片11_8中的任何一个。第一存储器裸片410可通过第六硅通孔从缓冲器裸片420接收地址。第二存储器裸片430可通过第六硅通孔和至少一个第九硅通孔从缓冲器裸片420接收与第一存储器裸片410接收的地址相同的地址。例如，第一存储器裸片410和第二存储器裸片430可支持相同的通道。在这种情况下，第二存储器裸片430可以是图1的第五存储器裸片11_5。

[0089] 第三命令解码器431可对从缓冲器裸片420发送的读取命令进行解码。第二存储器单元阵列432可在第三命令解码器431的控制下(即，响应于读取命令)输出第二数据。第三延迟控制电路433可基于第三命令解码器431的第三内部读取信号IRS3来生成第三控制信号CTRL3。

[0090] 第三FIFO单元436可基于第三控制信号CTRL3对第二数据进行采样。第三FIFO单元436可基于通过第三硅通孔和至少一个第八硅通孔从缓冲器裸片420发送的第四控制信号CTRL4，来输出采样的数据。采样的数据可通过至少一个第四硅通孔TSV4和第一硅通孔被发送至缓冲器裸片420的第二FIFO单元426。例如，构成(或支持)相同通道的第一存储器裸片
410和第二存储器裸片430可共享用于数据输出的第一硅通孔。第四控制信号CTRL4可通过至少一个第五硅通孔TSV5和第七硅通孔TSV7被发送至缓冲器裸片420的第二FIFO单元426。
可选地，第四控制信号CTRL4可通过至少一个第五硅通孔TSV5被发送至缓冲器裸片420的第二FIFO单元426。

[0091] 在一个实施例中，为了第二存储器裸片430与缓冲器裸片420之间的通信，硅通孔可被插入在第二存储器裸片430与缓冲器裸片420之间。此外，至少一个第四硅通孔的数量、至少一个第五硅通孔的数量、至少一个第八硅通孔TSV8的数量和至少一个第九硅通孔TSV9的数量可根据堆叠在缓冲器裸片420与第二存储器裸片430之间的存储器裸片的数量来确定。

[0092] 缓冲器裸片420的第二FIFO单元426可基于通过第二硅通孔发送的第二控制信号CTRL2，对第一FIFO单元416的第一数据进行采样。第二FIFO单元426可基于通过至少一个第五硅通孔和第七硅通孔从第二存储器裸片430发送的第四控制信号CTRL4，对通过至少一个第四硅通孔和第一硅通孔从第三FIFO单元436发送的第二数据进行采样。

[0093] 校准单元427可接收经过第一路径(未示出)(参照图1)的第二控制信号CTRL2，并可接收经过从缓冲器裸片420到第三FIFO单元436以及从第三FIFO单元436到第二FIFO单元426的第二路径Path2(由交替的长短虚线示出)的第四控制信号CTRL4。与图5的第一路径类似，由于第二存储器裸片430被堆叠在第一存储器裸片410上，所以第二路径还可包括至少一个第八硅通孔以及至少一个第四硅通孔和至少一个第五硅通孔中的任何一个，并且可比第一路径长。

[0094] 校准单元427可基于第二控制信号CTRL2和第四控制信号CTRL4中更延迟的一个信号来生成延迟码。由于校准单元427使用第二控制信号CTRL2和第四控制信号CTRL4中更延迟的一个信号，所以第一数据从第一存储器裸片410输出的时间点和第二数据从第二存储器裸片430输出的时间点可被相同地设定。虽然未在图7中示出，但是与本公开相比，在更多的存储器裸片被堆叠在缓冲器裸片420上的情况下，校准单元427可基于堆叠的存储器裸片的各自的控制信号的最延迟的信号来生成延迟码。

[0095] 第二延迟控制电路422可基于读取命令和延迟码来生成第二控制信号CTRL2。第二控制信号CTRL2可通过第三硅通孔被发送至第一存储器裸片410，并可通过第三硅通孔和至少一个第八硅通孔被发送至第二存储器裸片430。例如，第四控制信号CTRL4可与第二控制信号CTRL2相同。

[0096] 在示例实施例中，图7的第四硅通孔、第五硅通孔、第八硅通孔和第九硅通孔中的每个可穿透第一存储器裸片410或第二存储器裸片430。

[0097] 图8是示出根据示例实施例的图7的校准单元的框图。参照图8，校准单元427可包括反相器427_1、触发器427_2、与门427_3、计数器427_4和减法器427_5。校准单元427中的组件的操作可与图5的校准单元227和图6的校准单元327中的具有类似的参考标号的组件的操作相同。

[0098] 校准单元427还可包括比较单元427_6。比较单元427_6可将经过第一路径的第一延迟时钟信号DCK1和经过第二路径的第二延迟时钟信号DCK2中更延迟的一个信号提供给触发器427_2。比较单元427_6可包括对第一延迟时钟信号DCK1和第二延迟时钟信号DCK2执行或运算的或门。计数器427_4可对从接收到时钟信号CK时的时间到触发器427_2接收到第一延迟时钟信号DCK1和第二延迟时钟信号DCK2中更延迟的一个信号时的时间的间隔进行计数。

[0099] 参照图8，第一路径可包括第二延迟控制电路422、第三硅通孔以及第一硅通孔和第二硅通孔中的任何一个，并可与图2和图5的第一路径相同。存储器装置400可通过使用第一硅通孔(TSV)使能信号TSV_EN1来选择第一硅通孔和第二硅通孔中的一个。第二路径可包括第二延迟控制电路422、第三硅通孔、第八硅通孔、第四硅通孔和第一硅通孔，或者第二路径可包括第二延迟控制电路422、第三硅通孔、第八硅通孔、第五硅通孔和第七硅通孔，并可与图7的第二路径相同。存储器装置400可通过使用第二TSV使能信号TSV_EN2来选择第四硅通孔和第一硅通孔的路径或者第五硅通孔和第七硅通孔的路径。虽然未在图8中示出，但是如图6中那样，校准单元427可包括通过对第一路径和第二路径进行建模而获得的电路。

[0100] 在示例实施例中，校准单元427可在存储器装置400包括n个存储器裸片时接收第一延迟时钟信号DCK1至第n延迟时钟信号DCKn。这里，n是大于2的自然数。

[0101] 图9是示出根据示例实施例的图7的校准单元的框图。将参照图8来描述图9。除了图8的组件以外，校准单元427还可包括延迟电路DLY 427_7、或门427_8和触发器427_9。

[0102] 校准单元427可包括串联连接的延迟电路427_7。延迟电路427_7可使图7的内部读取信号IRS2延迟，并可输出延迟内部读取信号DIRS1至DIRS3。或门427_8可将第一延迟时钟信号DCK1和第二延迟时钟信号DCK2中更延迟的一个时钟信号提供给触发器427_9。触发器427_9可将第一延迟时钟信号DCK1和第二延迟时钟信号DCK2中更延迟的一个时钟信号与延迟内部读取信号DIRS1至DIRS3进行比较，并可输出延迟使能码DLYEN[1：4]。

[0103] 校准单元427可确定是否通过使用基于延迟使能码DLYEN[1：4]的计数值来计算图8的延迟码，或者确定是否将图8的延迟码确定为预先存储在熔丝阵列中的多个值中的至少一个值。例如，在第一延迟时钟信号DCK1和第二延迟时钟信号DCK2中更延迟的一个时钟信号在延迟内部读取信号DIRS1至DIRS3之前的情况下，校准单元427可将图8的延迟码校准为预先存储在熔丝阵列中的多个值中的至少一个值。延迟电路427_7的数量和触发器427_9的数量不限于图9的说明。

[0104] 图10是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。存储器装置400可包括第一存储器裸片410、第二存储器裸片430和缓冲器裸片420。图10的第一存储器裸片410和第二存储器裸片430可与图7的第一存储器裸片410和第二存储器裸片430相同。

[0105] 与图7的缓冲器裸片420相比，图10的缓冲器裸片420还可包括第二延迟控制电路422_1和第二延迟控制电路422_2。第二延迟控制电路422_1和第二延迟控制电路422_2中的每个可与图7的第二延迟控制电路422相同地被实现。

[0106] 第二延迟控制电路422_1可基于读取命令和延迟码，来生成将通过第三硅通孔发送至第一存储器裸片410的第二控制信号CTRL2。第二延迟控制电路422_2可基于读取命令和延迟码，来生成将通过第十硅通孔TSV10和至少一个第八硅通孔发送至第二存储器裸片430的第四控制信号CTRL4。例如，第二控制信号CTRL2和第四控制信号CTRL4可分别由独立的延迟控制电路生成，并可分别通过独立的路径发送。

[0107] 图11是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。存储器装置500可包括第一存储器裸片510、第二存储器裸片530和缓冲器裸片520。存储器装置500可以是图1的存储器装置11，第一存储器裸片510可以是图1的第一存储器裸片11_1，第二存储器裸片530可以是图1的第二存储器裸片11_2，缓冲器裸片520可以是图1的缓冲器裸片11_9。第一存储器裸片510可包括第一命令解码器511、第一存储器单元阵列512、第一延迟控制电路513、第一FIFO单元516和第一比较单元519。第一存储器裸片510中的组件的操作可与图7的第一存储器裸片410中的具有类似的参考标号的组件的操作相同。第二存储器裸片530可包括第三命令解码器531、第二存储器单元阵列532、第三延迟控制电路533、第三FIFO单元536和第二比较单元539。第二存储器裸片530中的组件的操作可与图7的第二存储器裸片430中的具有类似的参考标号的组件的操作相同。
为了附图的简化，第一FIFO单元516、第三FIFO单元536与缓冲器裸片520之间的硅通孔的说明被跳过。

[0108] 第一比较单元519可确定第一控制信号CTRL1和通过至少一个第十二硅通孔从第二存储器裸片530发送的第三控制信号CTRL3中更延迟的一个控制信号，并可通过对该更延迟的一个控制信号进行计数来生成第一延迟码。第二比较单元539可确定第三控制信号CTRL3和通过至少一个第十一硅通孔TSV11从第一存储器裸片510发送的第一控制信号CTRL1中更延迟的一个控制信号，并可通过对该更延迟的一个控制信号进行计数来生成第三延迟码。第一比较单元519和第二比较单元539中的每个可包括对第一控制信号CTRL1和第三控制信号CTRL3执行或运算的或门。第一存储器裸片510和第二存储器裸片530可通过至少一个第十一硅通孔和至少一个第十二硅通孔TSV12来共享第一控制信号CTRL1和第三控制信号CTRL3。

[0109] 由于第一存储器裸片510与第二存储器裸片530之间的PVT变化，第一控制信号CTRL1与第三控制信号CTRL3之间可存在时间差。然而，校准单元527可通过使用第一延迟码和第三延迟码来调节第一数据从第一FIFO单元516输出的时间点和第二数据从第三FIFO单元536输出的时间点，以便使彼此相同。

[0110] 缓冲器裸片520的校准单元527可通过第十四硅通孔TSV14来接收第一延迟码，并可通过至少一个第十三硅通孔TSV13和第十五硅通孔TSV15来接收第三延迟码。校准单元527可通过进一步使用第一延迟码、第三延迟码以及基于第一延迟时钟信号DCK1和第二延迟时钟信号DCK2中更延迟的一个信号的计数值，来生成第二延迟码。第二延迟控制电路522可基于第二延迟码来生成第二控制信号CTRL2和第四控制信号CTRL4。

[0111] 在示例实施例中，图11的第十一硅通孔、第十二硅通孔和第十三硅通孔中的每个可穿透第一存储器裸片510或第二存储器裸片530。

[0112] 图12是示出根据示例实施例的图1的存储器装置的缓冲器裸片和第一存储器裸片的框图。存储器装置600可包括第一存储器裸片610和缓冲器裸片620。存储器装置600可以是图1的存储器装置11，第一存储器裸片610可以是图1的第一存储器裸片11_1，缓冲器裸片620可以是图1的缓冲器裸片11_9。第一存储器裸片610可包括第一命令解码器611、第一存储器单元阵列612、第一延迟控制电路613、第二延迟控制电路614和第一FIFO单元616。第一存储器裸片610中的组件的操作可与图2的第一存储器裸片110中的具有类似的参考标号的组件的操作相同。缓冲器裸片620可包括第二命令解码器621、输出控制电路623、第二FIFO单元626和校准单元627。缓冲器裸片620中的组件的操作可与图2的缓冲器裸片120中的具有类似的参考标号的组件的操作相同。

[0113] 参照图2，生成第二控制信号CTRL2的第二延迟控制电路122可被设置在缓冲器裸片120处。相反，参照图12，生成第二控制信号CTRL2的第二延迟控制电路614可被设置在第一存储器裸片610处。校准单元627可生成延迟码，并可通过第三硅通孔将延迟码发送至第二延迟控制电路614。第二延迟控制电路614可基于第一命令解码器611的第一内部读取信号IRS1和延迟码来生成第二控制信号CTRL2。如图2的第一路径中那样，图12的第一路径Path1可包括第三硅通孔、第二延迟控制电路614以及第一硅通孔和第二硅通孔中的任何一个。

[0114] 在示例实施例中，第一存储器裸片610还可包括第一移位寄存器(未示出)和第二移位寄存器(未示出)。第一移位寄存器和第二移位寄存器可分别对第一控制信号CTRL1和第二控制信号CTRL2进行移位，并可生成延迟信号。第一FIFO单元616可通过使用第一控制信号CTRL1被移位后的延迟信号顺序地对从第一存储器单元阵列612输出的数据位进行采样。第一FIFO单元616可通过使用第二控制信号CTRL2被移位后的延迟信号顺序地输出采样的数据位。

[0115] 在示例实施例中，缓冲器裸片620还可包括第三移位寄存器(未示出)和第四移位寄存器(未示出)。第三移位寄存器和第四移位寄存器可分别对通过第二硅通孔发送的第二控制信号CTRL2和输出控制信号CTRL_OUT进行移位。第三移位寄存器和第四移位寄存器可分别生成延迟信号。第二FIFO单元626可通过使用经由第二硅通孔发送的第二控制信号CTRL2被移位后的延迟信号顺序地对从第一FIFO单元616输出的数据位进行采样。第二FIFO单元226可通过使用输出控制信号CTRL_OUT被移位后的延迟信号顺序地输出采样的数据位。

[0116] 图13是示出根据示例实施例的图1的存储器装置的缓冲器裸片、第一存储器裸片和第二存储器裸片的框图。存储器装置700可包括第一存储器裸片710、第二存储器裸片730和缓冲器裸片720。存储器装置700可以是图1的存储器装置11，第一存储器裸片710可以是图1的第一存储器裸片11_1，第二存储器裸片730可以是图1的第二存储器裸片11_2，缓冲器裸片720可以是图1的缓冲器裸片11_9。第一存储器裸片710可包括第一命令解码器711、第一存储器单元阵列712、第一延迟控制电路713、第二延迟控制电路714和第一FIFO单元716。第二存储器裸片730可与第一存储器裸片710基本相同地被实现。第二存储器裸片730可包括第三命令解码器731、第二存储器单元阵列732、第三延迟控制电路733、第四延迟控制电路734和第三FIFO单元736。第一存储器裸片710和第二存储器裸片730中的组件的操作可与图12的第一存储器裸片610中的具有类似的参考标号的组件的操作相同，或者与图7的第一存储器裸片410和第二存储器裸片430中的具有类似的参考标号的组件的操作相同。

[0117] 缓冲器裸片720可包括第二命令解码器721、输出控制电路723、第二FIFO单元726和校准单元727。缓冲器裸片720中的组件的操作可与图7的缓冲器裸片420和图12的缓冲器裸片620中的具有类似的参考标号的组件的操作相同。

[0118] 参照图13，第一存储器裸片710可包括生成第二控制信号CTRL2的第二延迟控制电路714，第二存储器裸片730可包括生成第四控制信号CTRL4的第四延迟控制电路734。缓冲器裸片720的校准单元727可通过第三硅通孔将延迟码发送至第二延迟控制电路714，并可通过第三硅通孔和至少一个第八硅通孔将延迟码发送至第四延迟控制电路734。如图7的第二路径中那样，第二路径可包括第三硅通孔、至少一个第八硅通孔、第四延迟控制电路734以及至少一个第五硅通孔和第七硅通孔，或者可包括第三硅通孔、至少一个第八硅通孔、第四延迟控制电路734以及至少一个第四硅通孔和第一硅通孔。

[0119] 在示例实施例中，图13的第四硅通孔、第五硅通孔、第八硅通孔和第九硅通孔中的每个可穿透第一存储器裸片710或第二存储器裸片730。

[0120] 图14是示出根据示例实施例的图1的第一存储器裸片和第二存储器裸片的框图。存储器装置800可包括第一存储器裸片810、第二存储器裸片830和缓冲器裸片。存储器装置
800可以是图1的存储器装置11，第一存储器裸片810可以是图1的第一存储器裸片11_1，第二存储器裸片830可以是图1的第二存储器裸片11_2。在图14中，缓冲器裸片的说明被跳过。
第一存储器裸片810可包括第一命令解码器811、第一存储器单元阵列812、第一延迟控制电路813、第二延迟控制电路814、第一FIFO单元816和第一比较单元819。第二存储器裸片830可与第一存储器裸片810基本相同地被实现。第二存储器裸片830可包括第三命令解码器
831、第二存储器单元阵列832、第三延迟控制电路833、第四延迟控制电路834、第三FIFO单元836和第二比较单元839。第一存储器裸片810和第二存储器裸片830中的组件的操作可与图11的存储器裸片510、存储器裸片530和图13的存储器裸片710、存储器裸片730中的具有类似的参考标号的组件的操作相同。

[0121] 由于第二延迟控制电路814和第四延迟控制电路834分别被设置在第一存储器裸片810和第二存储器裸片830处，所以第一比较单元819可将第一延迟码提供给第二延迟控制电路814而不使用硅通孔，并且第二比较单元839也可将第三延迟码提供给第四延迟控制电路834而不使用硅通孔。第二延迟控制电路814可通过使用第一比较单元819的第一延迟码和缓冲器裸片中的校准单元(未示出)的第二延迟码来生成第二控制信号CTRL2。第四延迟控制电路834可通过使用第二比较单元839的第三延迟码和缓冲器裸片中的校准单元(未示出)的第二延迟码来生成第四控制信号CTRL4。

[0122] 图15是示出根据示例实施例的从图2至图14的存储器装置输出数据的操作的时序图。图2的存储器装置100至图14的存储器装置800可根据图15的时序图进行操作。然而，为了便于描述，将参照图2描述图15。

[0123] 在时间点T1，存储器装置100可接收与从外部源(诸如，图1中的SoC13)输入的时钟信号CK同步的读取命令RD。在时间点T1之后，存储器装置100还可以以CCD的间隔接收读取命令。在图15中，在一个实施例中，CCD间隔被示出为“1×tCK”，且CCD为“1”。这里，“tCK”指示时钟信号CK的周期。

[0124] 在时间点T2，第一存储器裸片110的第一延迟控制电路113可生成第一控制信号CTRLl。作为时间点T1与时间点T2之间的间隔，“a”可指示从读取命令被输入至存储器装置100时的时间点到第一控制信号CTRL1被生成时的时间点之间的间隔。在时间点T2之后，数据(例如，D1、D2和D3)可从第一存储器单元阵列112(即，核)输出。例如，从读取命令被输入到存储器装置100时的时间点到数据从第一存储器单元阵列112输出时的时间点的间隔可以是“X×tCK”。

[0125] 在时间点T3，缓冲器裸片120的第二延迟控制电路122可生成第二控制信号CTRL2。从时间点T1逝去对应于“X×tCK”的时间时的时间点到第二控制信号CTRL2被生成时的时间点的间隔可以是“b”。在时间点T3之后，数据(例如，D1、D2和D3)可从第一FIFO单元116输出。

[0126] 在时间点T3之后，输出控制电路123可生成输出控制信号CTRL_OUT。第二FIFO单元126可将数据(例如，DQ1、DQ2和DQ3)作为DQ(“DWORD”)输出至外部。从时间点T1逝去对应于读取延迟RL的时间时的时间点到输出控制信号CTRL_OUT被生成时的时间点的间隔可以是“c”。例如，读取延迟RL可按照存储器装置与SoC之间的协议、JEDEC标准等来预先定义。

[0127] 首先，将描述第一FIFO单元116的边限。第一FIFO单元116的数据输入时间点应在第一FIFO单元116的数据输出时间点之前。因此，可建立以下公式1。“amax”指示“a”的最大间隔。“bmax”指示“b”的最大间隔。

[0128] [公式1]

[0129] amax＜bmax+X×tCK

[0130] 此外，第一FIFO单元116的数据输出时间点应在第一FIFO单元116的根据下一读取命令的数据输入时间点之前。因此，可建立以下公式2。“amin”指示“a”的最小间隔。“bmin”指示“b”的最小间隔。“n”可指示第一FIFO单元116的深度。

[0131] [公式2]

[0132] bmin+X×tCK＜amin+n×CCD×tCK

[0133] 接下来，将描述第二FIFO单元126的边限。第二FIFO单元126的数据输入时间点应在第二FIFO单元126的数据输出时间点之前。因此，可建立以下公式3。“cmax”指示“c”的最大间隔。

[0134] [公式3]

[0135] bmax＜cmax+(RL-X)×tCK

[0136] 此外，第二FIFO单元126的数据输出时间点应在第二FIFO单元126的根据下一读取命令的数据输入时间点之前。因此，可建立以下公式4。“cmin”指示“c”的最小间隔。“m”可指示第二FIFO单元126的深度。

[0137] [公式4]

[0138] cmin+(RL-X)×tCK＜bmin+m×CCD×tCK

[0139] 如公式5中所示，当公式1和公式3被总结出时，“tCKmin”的条件可被推导出。参照公式5，作为存储器装置100的时钟的最小周期的“tCKmin”可基于“X”来确定，其中，“X”指示第一存储器单元阵列112响应于读取命令输出数据所花费的时间。

[0140] [公式5]

[0141]

[0142] 如公式6中所示，当公式2和公式4被总结出时，“tCKmax”的条件可被推导出。当作为获得“tCKmin”所需的“X”被确定时，第一FIFO单元116的深度“n”和第二FIFO单元126的深度“m”可被确定，而没有对“tCKmax”的限制。

[0143] [公式6]

[0144]

[0145] 为了去除对“tCKmax”的限制，指示第一FIFO单元116的深度的“n”应大于“X/CCD”，并且第二FIFO单元126的深度应大于“(RL-X)/CCD”。当“m”增大时，第二FIFO单元126的面积可变大。然而，如上所述，存在对图1的设置第二FIFO单元126的缓冲器裸片11_9中的物理层12的面积的限制。因此，根据本发明构思的实施例，“n”和“X”而不是“m”可被调整。这里，“m”可被固定为不大于2。详细地讲，“X”可随着“tCK”和“bmin-cmin”的值而改变。例如，当“tCK”减小并且“bmin-cmin”的值增大时，“RL-X”可增大。相反，当“tCK”增大并且“bmin-cmin”的值减小时，“RL-X”可减小。

[0146] 根据本发明构思的实施例，用于采样的数据和信号可通过TSV从存储器裸片发送至缓冲器裸片。因此，用于采样的数据与信号的捕获边限可被始终一致地维持。

[0147] 根据本发明构思的另一实施例，从存储器裸片输出的数据的输出时间点可被相同地调节。

[0148] 根据本发明构思的另一实施例，设置在缓冲器裸片处的FIFO单元可被最小化。

[0149] 尽管已经参照本发明构思的示例性实施例描述本发明构思，但是对本领域普通技术人员将清楚地是，在不脱离如权利要求中阐述的本发明的精神和范围的情况下，可对其进行各种改变和修改。

标题	发布/更新时间	阅读量
缓冲器	2020-05-11	527
缓冲器	2020-05-11	676
缓冲器	2020-05-12	680
缓冲器	2020-05-12	28
缓冲器	2020-05-12	728
缓冲器	2020-05-13	492
缓冲器	2020-05-11	157
缓冲器	2020-05-12	959
缓冲器	2020-05-13	621
缓冲器	2020-05-13	908

使用通过TSV发送的控制信号对数据进行采样的存储器装置

使用通过TSV发送的控制信号对数据进行采样的存储器装置

技术领域

背景技术

具体实施方式

该功能需要专业版企业版VIP权限，您可以：