在半导体存储器件中，缺陷单元被作为后备的冗余单元所代替， 并且对于缺陷单元地址的访问被重新转向到对冗余单元的访问，从而 使用缺陷单元的地址被作为一个有效地址。为此目的，通常包含缺陷 数位的整行(即，字线)或者整列(即，列线或数据线)被一条后备 的冗余行或冗余列所代替。如果对于字线、列线、数据线等等出现短 路或者损坏线路的断开，则这种以一行或一列为单位的替换是有效的。 在基于数位而发生的随机缺陷的情况下，这种替换是低效率的，因为 可能需要为单个缺陷的数位而替换整条线。
在这种背景下，日本专利公开申请No.1-303699和No.6-20494中 分别公开一种器件，其中缺陷数位被指定为一行与一列之间的交点， 并且基于数位地与提供在备用行或备用列上的冗余数位相匹配。
随机缺陷的程度可能不会达到完全不能工作的程度，而是可能达 到这样的程度，即单元的数据保存时间比刷新间隔更短，该刷新间隔 被设置为相对较长以便于满足低功耗的要求。这种单元也被当做一个 缺陷单元。DRAM的数据保存时间在一个芯片中各不相同并且发生变 化。当一个较短数据保存时间的单元被一个冗余单元所代替时，该冗 余单元本身可能是具有较短数据保存时间的缺陷单元。这种情况下， 日本专利公开申请No.1-303699和No.6-20494的冗余技术可能不能够 有效的处理这种情况。
日本专利公开申请No.64-59700和No.6-269299中分别公开一种结 构，其中SRAM单元被用作为用于基于数位的冗余处理的冗余单元。 这能够避免由具有较短数据保存时间的缺陷单元所代替。
在日本专利公开申请No.64-59700中公开的技术采用内容可寻址 存储器(CAM)或者包括存储装置和异或门的电路，作为检测对缺陷地 址的存储器访问的装置，并且提供一个与DRAM存储阵列相分离的 地址选择机构。这可以把一个访问转向为对冗余数位的访问，并且保 持对DRAM存储单元的访问为一个有效访问，从而使它更容易控制 DRAM的时序。但是，由于内容可寻址存储器包括逻辑门和存储单元， 并且增加可替换数位导致增加复杂的电路结构并且增加电路尺寸。
由日本专利公开申请No.64-59700和No.6-269299所公开的结构 中，主存储器和备用存储器被作为分离的单元而提供，并且用于访问 主存储器的选择机构和相关的驱动器电路与用于访问备用存储器和相 关驱动电路的选择机构相分离。这些电路被同时驱动，并且在其中一 个电路的数据与其它电路的数据之间做出选择。在这种结构中，主存 储器和备用存储器被提供各自的电路作为分离的单元，导致令人所不 希望地增加芯片尺寸和功耗。
相应的需要一种半导体存储设备，即可以有效处理单个数位的缺 陷而不增加芯片尺寸和功耗。

本发明的一般目的是提供一种半导体存储设备，其基本上避免由 于相关技术的限制和缺点所造成的一个或多个问题。
根据本发明的半导体存储器件，包括：数据缓冲器，用于自该器 件的外部将数据输入，及将数据输出到该器件的外部；多个DRAM单 元阵列模块；位于所述多个DRAM单元阵列模块中对应一个的外围 部分处的SRAM冗余单元；存储在DRAM单元阵列模块中的缺陷存 储单元的地址的熔断电路；将输入地址的行地址、模块地址和列地址 与存储在所述熔断电路中的地址相比较的比较电路；以及响应来自所 述比较电路的地址匹配信号将所述SRAM冗余单元连接到所述数据 缓冲器的输入/输出总线。
本发明的特点和优点将在下文中描述，并且从该描述和附图中变 的显而易见，或者可通过根据在该描述中提供思想实现本发明而习得。 通过在该说明书中用完整、清楚、简明和确切的术语具体说明的半导 体存储器件，可以实现本发明的目的以及其他特点和优点，使得本领 域的普通技术人员能够实现本发明。
为了实现根据在此体现和广义描述的本发明的目的的这些和其他 优点，根据本发明一种半导体存储器件包括用于把数据输入输出到该 器件的外部的数据缓冲器，多个DRAM单元阵列模块，位于多个 DRAM单元阵列模块的每一个的周围的SRAM冗余单元，存储在该 DRAM单元阵列模块中的缺陷存储单元的地址的熔断电路，把输入地 址与存储在熔断电路中的地址相比较的比较电路，以及响应由该比较 电路得到地址匹配的结果把SRAM冗余单元连接到该数据缓冲器的 输入/输出总线。
在上述的发明中，地址信号的所有数位(即，行地址、块地址和 列地址)与缺陷存储单元的地址相比较，以确定是否需要冗余处理。 在需要冗余处理的情况下，对SRAM冗余单元执行数据写/读操作。 根据本发明的一个方面，输入地址的所有数位与缺陷存储单元的地址 相比较，从而确定是否选择一个常规列线或者选择一个冗余列线。在 执行冗余处理的情况下，有选择地激活冗余列线和块线，以实现对于 SRAM冗余单元的数据写/读操作。可以用冗余存储单元基于数位地替 换存储单元，并且根据SRAM单元的使用实现可靠的冗余处理。另外， 不需要除了用于DRAM存储单元的电路之外提供专用于SRAM单元 的地址选择电路和数据访问电路，从而实现芯片面积的有效使用，并 且避免功耗的增加。
从下文结合附图的详细描述中，本发明的其它目的和特点将变得 更加清楚。

图1为示出根据本发明的半导体存储器件的结构的方框图；
图2为示出DRAM单元阵列和SRAM冗余单元的结构的示意图；
图3为示出SRAM冗余单元周围的电路结构的电路图；
图4为示出DRAM单元阵列、读出放大器和SRAM冗余单元之 间的关系的示意图；
图5为示出本发明的冗余处理的控制的方框图；
图6为示出熔断器盒(fuse boxes)周围的电路的电路图；
图7为示出DRAM单元阵列和SRAM冗余单元的结构的示意图；
图8为示出DRAM单元阵列和SRAM冗余单元的结构变化的示 意图；以及
图9为示出SRAM冗余单元被放置在字解码器区域的一部分中的 结构的示意图。

在下文中，将参照附图描述本发明的实施例。
图1为示出根据本发明的半导体存储器件的结构的方框图。
图1的半导体存储器件10包括地址缓冲器11、数据缓冲器12、 命令解码器13、控制信号产生单元14、时钟缓冲器15、多个列解码 器16、多个字解码器17、多个DRAM单元阵列18、多个SRAM冗 余单元19、以及多个熔断器盒20。
DRAM单元阵列18分别具有在行和列中排列的存储单元，该存 储单元是用电容器实现的。在每个DRAM单元阵列18中，例如读出 放大器、字线、列线、单元晶体管等等这样的电路和线路被提供用于 指定从存储单元读/写数据的地址。每个DRAM单元阵列18作为单个 模块而提供，并且在直线方向上排列的一系列读出放大器(未示出) 被设置在DRAM单元阵列18之间。在图1的例子中，系列读出放大 器所在的区域的一部分被用于提供SRAM冗余单元19。
地址缓冲器11接收来自该器件外部的地址信号，并且按照适当的 时序把它们提供到控制信号产生单元14、列解码器16和字解码器17。
当从该器件的外部提供数据时，数据缓冲器12按照适当的时序通 过数据路径(未示出)把数据提供到DRAM单元阵列18，并且当从 DRAM单元阵列18读取数据时，把数据提供到该器件的外部。
命令解码器13从该器件的外部接收控制信号/RAS、/CAS、/WE 等等，并且解码由该控制信号所表示的命令，随后把解码的结果提供 到控制信号产生单元14。根据解码结果，控制信号产生单元14控制 例如列解码器16和字解码器17这样的各种单元的工作和工作时序。 即，控制信号产生单元14把控制时序提供到半导体存储器件10的各 个单元，并且这些单元按照适当的时序而工作，从而实现的数据写/ 读操作。
时钟缓冲器15接收来自该器件外部的时钟信号CLK，并且把该 时钟信号提供到地址缓冲器11、数据缓冲器12、命令解码器13等等。 从而正确地控制每个单元的数据获取时序和工作时序。
字解码器17解码来自地址缓冲器11的行地址，并且激活对应于 该行地址的字线。连接到所激活字线的单元晶体管变为导通，结果所 选择字地址的存储单元的数据被读取。
列解码器16解码来自地址缓冲器11的列地址，并且激活对应于 列地址的列线。相应地，对应的列晶体管变为导通，从而实现相应读 出放大器和数据缓冲器12之间的数据传输。
在读取操作的情况中，数据被从连接到所激活字线的存储单元读 到位线，并且在位线上的数据被读出放大器所放大。该放大的数据被 从对应于所激活列线的读出放大器中读出，并且被提供到数据缓冲器 12。在写入操作的情况中，操作次序与读取操作的情况相反。由所激 活列线选择的读出放大器接收来自数据缓冲器12的数据。然后，数据 被从读出放大器通过位线提供到存储单元，并且存储在连接到所激活 字线的存储单元中。
SRAM冗余单元19被置于作为放置读出放大器的线路的区域的 一部分而提供的空间中。SRAM冗余单元19所提供的数目对每个单 元模块是预定的，并且每个单元被作为一对一地分配给相应单元模块 中的缺陷存储单元的冗余单元。熔断器盒20控制转向操作，由此使得 对缺陷单元的存储器访问被根据内部熔断器的断开/连接状态转向到 一个SRAM冗余单元19。
图2为示出DRAM单元阵列和SRAM冗余单元的结构的示意图。
图2示出对应于一个DRAM单元阵列18的单元模块。在本例中， DRAM单元阵列18是256×64位结构，其中对应于256条字线的256 个字分别被提供给对应于64的读出放大器的64个位。在DRAM单元 阵列18的上方和下方放置由读出放大器所构成的读出放大器线21。 在本例中，每个读出放大器线21包括16个读出放大器，并且放大16 位数据的信号。
如图1中所示，DRAM单元阵列18在行和列中相邻放置，以及 图2示出一个DRAM单元阵列18的单元模块。读出放大器线21如此 放置在相邻的DRAM单元阵列18之间。
如图2中所示，读出放大器线21放置在相邻DRAM单元阵列18 之间的部分芯片区域被用作为用于容纳SRAM冗余单元19的区域。 如果在DRAM单元阵列18中存在缺陷单元，则在芯片区域中提供的 SRAM冗余单元19作为用于缺陷单元22的后备单元。在图2的例子 中，每个SRAM冗余单元19包括2-位SRAM单元。在图2中所示的 4个SRAM冗余单元19中，位于面对图2的DRAM单元阵列18的 一侧上的两个单元被用于图2中所示的DRAM单元阵列18的冗余处 理。位于图2的DRAM单元阵列18的相对侧上的两个SRAM冗余单 元19被用于与图2的DRAM单元阵列18相邻的DRAM单元阵列18 的冗余处理。
如果一种存储器结构是这样使得以4位为单位读出数据，则包括 缺陷单元22的4位存储单元被两个SRAM冗余单元19所代替，每个 对应于两个位。按照这种方式，可以对图2的例子中的一个DRAM单 元阵列18做出对一个缺陷位置的冗余处理。
图3为示出SRAM冗余单元19周围的电路结构的电路图。
在图3中，为了便于说明，SRAM冗余单元19被示出为SRAM 冗余单元19-1至19-10。SRAM冗余单元19-1和19-2用于图3中所 示的DRAM单元阵列18的冗余处理。SRAM冗余单元19-3用于在图 3中的DRAM单元阵列18的上方并与其相邻的DRAM单元阵列的冗 余处理。SRAM冗余单元19-4被用于在图3的DRAM单元阵列18 的下方并与其相邻的DRAM单元阵列的冗余处理。
每个SRAM冗余单元19-1至19-4包括两个锁存器，每个包括两 个反相器32和33，并且其中存储两位数据。
存储在DRAM单元阵列18的存储单元中的数据由在数据读取时 有选择地激活的一条字线进行字选择。对应于所选择字线的数据被通 过位线提供到读出放大器31，并且被放大。提供16个读出放大器31 以形成一组，其构成图2中所示的一个读出放大器线21。
图4为示出DRAM单元阵列、读出放大器和SRAM冗余单元之 间的关系的示意图。
在图4中，为了便于说明仅仅示出一条字线41。当在数据读取时 选择该字线41时，从对应于该字线41的存储单元读取数据。所取得 的数据被通过位线BL和/BL提供到各个读出放大器31。读出放大器 31按照这样的方式放大位线BL和/BL上的数据，以扩大位线BL和 /BL之间的电势差。如图4中所示，每对位线BL和/BL交替连接到在 该图上侧的对应一个读出放大器31，并且连接到在该图下侧的对应一 个读出放大器31。
如果在连接到字线41的存储单元中存在缺陷存储单元，例如4位 数据由图4中的虚线和箭头所示的SRAM冗余单元19-1和19-2进行 冗余处理。
下面将再次参照图3描述数据读取操作。
如上文所述当DRAM单元阵列18的存储单元的数据被存储在读 出放大器31中时，图1中所示的列解码器16激活对应于所选择列地 址的列线。例如，如果图3中所示的列线CAi被激活，具有连接到列 线CAi的栅极的NMOS晶体管35变为导通，从而把相应的读出放大 器31的数据提供到输入/输出总线I/O0至I/O3。在输入/输出总线I/O0 至I/O3上的数据被通过放大器等等提供到图1的数据缓冲器12，随 后输出到的外部。按照这种方式，在图3的例子中对一个列地址读取 4位数据。
如果在所选择字上有一个缺陷单元，则包括该缺陷单元的4位数 据被SRAM冗余单元19-1和19-2所代替。具体来说，关于该缺陷单 元的地址的信息被保存在图1中所示的熔断器盒20中。选择缺陷单元 的地址(即，行地址和列地址)将导致选择相应的冗余列线RCAj， 而不是选择激活对应于列地址的列线。结果，具有连接到冗余列线 RCAj的栅极的NMOS晶体管35变为导通。另外，根据指定的行地 址有选择的激活表示相应DRAM单元阵列模块18的块信号。在图3 的结构中，选择对应于图3中所示的DRAM单元阵列18的块信号 BLB。具有提供到其栅极的块信号BLB的NMOS晶体管36变为导通， 从而SRAM冗余单元19-1和19-2的数据被提供到输入/输出总线I/O0 至I/O3。输入/输出总线I/O0至I/O3的数据被通过放大器等等提供到 数据缓冲器12，并且输出到的外部。
当选择位于图3的DRAM单元阵列18上方并与其相邻的DRAM 单元阵列时，激活块信号BLA。如果位于图3的DRAM单元阵列18 上方并与其相邻的DRAM单元阵列受到冗余处理，则激活该块信号 BLA将导致把SRAM冗余单元19-3的数据提供到输入/输出总线I/O0 至I/O3。同理，当选择位于图3的DRAM单元阵列18下方并与其相 邻的DRAM单元阵列时，激活块信号BLC。
按照这种方式，当指定非缺陷单元的地址时，从读出放大器31读 出数据。如果指定一个缺陷单元的地址，则通过冗余处理从SRAM冗 余单元读取数据。在数据写入的情况中，数据在与数据读取情况相反 的方向上传送，并且在特定的地址存储在DRAM存储单元中或者存 储在相应的SRAM冗余存储单元中。
图5为示出根据本发明的冗余处理的控制的方框图。
图5的冗余处理控制机构包括熔断ROM51、比较电路52、列地 址缓冲器53、块地址缓冲器54、行地址缓冲器55、反相器56和“与” 电路57和58。这些电路元件用于控制冗余列线59、块线60、列线61 和字线62。熔断ROM51和比较电路52包含在图1的熔断器盒20中。 列地址缓冲器53、块地址缓冲器54和行地址缓冲器55例如可以提供 在地址缓冲器11中。
熔断ROM51保存表示缺陷地址的信息，该信息由内部熔丝的断 开/连接状态所表示，并且把该信息提供到比较电路52。比较电路52 把来自熔断ROM51的表示缺陷地址的信息与要被访问的从列地址缓 冲器53、块地址缓冲器54和行地址缓冲器55提供的地址相比较。
如果所访问的地址与任何一个缺陷地址不同，则比较电路52使冗 余检测信号comorz降低到低电平(LOW)。相应地反相器56的输出 变为高电平(HIGH)，从而有选择地激活对应于存储在列地址缓冲 器53中的列地址的列线61。与此同时，根据行地址缓冲器55的行地 址和块地址缓冲器54的块地址有选择地激活字线62。有选择地激活 字线62和列线61导致对指定的地址执行数据读取操作或数据写入操 作。
如果所访问的地址与一个缺陷地址相同，则比较电路52使冗余检 测信号comorz变为高电平。相应地，反相器56的输出变为低电平， 从而指向非缺陷存储单元的列线61不被激活。另外，比较电路52激 活对应于所访问地址的其中一个冗余列线选择信号com0z至com7z。 结果，相应的一个冗余列线59(RCAj：j＝0至7)被有选择地激活。 在此时，对应于存储在块地址缓冲器54中的块地址的块线60被有选 择地激活。在指定地址为缺陷地址的情况中，所选择的冗余列线59 和所选择块线60(对应于图3中的其中一个块信号BLA至BLC)的 激活导致对冗余单元执行的数据读取操作或数据写入操作。
字线62被有选择地激活而与该输入地址是否为缺陷地址单元无 关，即，与是否执行冗余处理无关。结果，在读取操作的情况中，缺 陷单元的数据被读到读出放大器。但是，当执行冗余处理时，储存在 读出放大器中的缺陷单元的数据被忽略，并且SRAM冗余单元的数据 被通过输入/输出总线提供到数据缓冲器。
图6为示出熔断器盒周围的电路的电路图。
通过提供128个熔断器盒，图6的结构可以总共处理128个缺陷 单元。为了便于说明，该128个熔断器盒在此被示出为熔断器盒20-1 至20-128。这些熔断器盒具有相同的结构。
熔断器盒20-1包括冗余检测电路71、20个熔断电路72-1至72-20、 多个“与非”电路73、多个“或非”电路74、“与非”电路75以及 NMOS晶体管76。根据内部熔丝的断开/连接状态，冗余检测电路71 确定是否执行冗余处理。熔丝电路72-1至72-20根据内部熔丝的断开 /连接状态存储20位的地址信息。“与非”电路73、“或非”电路74 和“与非”电路75对应于图5中所示的比较电路52，并且把缺陷单 元的地址与由地址信号ra00z至ra12z以及ca00z至ca06z所表示的输 入地址相比较。
冗余检测电路71包括PMOS晶体管81和82、“与非”电路83 和84以及熔丝85。“与非”电路83和84接收相互的输出作为输入， 并且一同形成一个锁存器。在该器件通电时，信号crstx处于低电平， 然后变为高电平。信号csetz是在该器件通电时处于低电平的脉冲信 号，并且当检测到熔丝的断开/连接状态时变为高电平。在该器件通电 时，信号crstx和信号csetz为低电平。相应地由“与非”电路83和 84所构成的锁存器被复位，使得节点N1和N2分别为低电平和高电 平。然后，信号crstx变为高电平，但是锁存器的状态保持不变。
如果熔丝85为连接，则当响应用于检测熔丝的断开/连接状态的 信号csetz变为高电平使得NMOS晶体管76变为导通时，节点A的 电势变为低电平。结果，由“与非”电路83和84所构成的锁存器被 复位，使得节点N1和N2分别为高电平和低电平。然后，信号csetz 变为低电平，从而节点A再次变为高电平。尽管如此，节点N1和N2 的各个高电平和低电平的电势保持不变。由于在这种情况中没有进行 地址比较，因此，不执行冗余处理。
如果熔丝85断开，则即使当信号csetz变为高电平时，节点A的 高电平电势不改变。相应地，节点N1和N2分别为低电平和高电平的 锁存器状态保持不变。在这种情况中进行地址比较，并且执行冗余处 理。
按照这种方式，冗余检测电路71确定是否根据熔丝85的连接或 断开执行冗余处理。
熔断电路72-1包括PMOS晶体管91和92、“与非”电路93和 94、由PMOS晶体管和NMOS晶体管所构成的传输门95和96、反相 器97和熔丝98。“与非”电路93和94接收相互的输出作为其输入， 从而形成一个锁存器。熔断电路72-1的锁存操作与冗余检测电路71 相同。
如果熔丝98连通，则该锁存器被设置在这样的状态，使得节点 M1和M2分别处于高电平和低电平。这种情况下，地址信号ra00z 被通过传输门96提供到“与非”电路73。如果熔丝98断开，则该锁 存器被设置在这样的状态，使得节点M1和M2分别处于低电平和高 电平。这种情况中，地址信号ra00z的反相被通过传输门96提供到“与 非”电路73。
在所有熔断电路72-1至72-20中执行上述相同的操作。结果，在 地址信号ra00z至ra12z和ca00z至ca06z的20位中，仅仅当熔丝98 在对应于“0”位的熔断电路中断开，并且在其它位置连通时，熔断电 路72-1至72-20的输出都变为高电平。
这种情况中，所有“与非”电路73的输出为低电平，并且所有“或 非”电路74的输出为高电平。结果，“与非”电路75的输出为低电 平。
按照这种方式，如果，在熔断电路72-1至72-20中的熔丝98的 断开/连接状态与一个输入地址相匹配，则该熔断器盒20-1输出一个 低电平信号。请注意，例如在地址信号ra00z至ra12z中的5个数位 表示一个块地址。
一个“或非”电路102接收4个“与非”电路101的输出。4个 “与非”电路101接收16个熔断器盒的输出。因此，如果该16个熔 断器盒中的任何一个检测到地址匹配从而输出低电平信号，则该“或 非”电路102输出一个低电平信号。如果没有一个熔断器盒检测到地 址匹配，则“或非”电路102的输出为高电平。
响应地址匹配而从一个“或非”电路102输出的低电平信号通过 3个反相器104，然后作为一个冗余列线选择信号com0z至com7z而 输出。结果，其中一个冗余列线RCAj(j＝0至7)被有选择地激活。
另外，“或非”电路102的输出被“与非”电路103、“或非” 电路105和反相器106所合并。结果，如果输入地址与一个冗余地址 相匹配，则作为反相器106的输出的冗余检测信号comorz变为高电 平。如结合图5所述，指向非缺陷存储单元的列线不被激活。
在上述结构中，例如，多个“与非”电路101、多个“或非”电 路102、多个“与非”电路103、多个反相器104、“或非”电路105 以及反相器106被提供在图1中所示的列解码器16中。
应当指出，其中一个冗余列线选择信号com0z至com7z对应于具 有图2中所示的256×64结构的DRAM单元阵列18。具体来说，单 个冗余列线RCAj被提供给每个256×64DRAM单元阵列18，并且被 用于选择在列线延伸的列方向上排列的一排DRAM单元阵列18(即， 图2中的垂直方向)。另外，如结合图3所述，在列方向上排列的一 个DRAM单元阵列18被块信号所选择。
按照这种方式，本发明把包括行地址、块地址和列地址的地址信 号的所有数位与冗余地址相比较，从确定是否选择一条常规的列线或 者选择一条冗余列线。如果执行冗余处理，则向对应于所选择激活的 冗余列线和所选择激活的块线的SRAM冗余单元执行数据写/读操作。 这样可以实现冗余单元对存储单元的一对一替换，并且根据SRAM单 元的使用执行可靠的冗余处理。由于除了用于DRAM存储器的电路 之外，不需要提供地址选择电路和专用于SRAM单元的数据访问电 路，可以实现芯片面积的有效使用，并且避免功耗的增加。
图7为示出DRAM单元阵列和SRAM冗余单元的排列的示意图。
在图2中所示的结构中，为256×64DRAM单元阵列18提供两个 两位SRAM冗余单元19。在图7的结构中，另一方面，在字线延伸 的方向把图2的结构重复8倍，从而构成一个256×512的DRAM单 元阵列18。读出放大器线和SRAM冗余单元组111包括32位读出放 大器和两个两位SRAM冗余单元，并且在上线和下线中分别提供8个， 即总共有16个。
在图7中的虚线中所包含的部分112对应于图2的整个结构。即， 包含在虚线部分112中的DRAM单元阵列18A的一部分对应于256 ×64DRAM单元阵列18。每个读出放大器线和SRAM冗余单元组111 对应于两个读出放大器线21和两个SRAM冗余单元19(图2)。
如上文所述的这种结构增加了修复缺陷单元的范围。在图2的结 构中，冗余单元的数目仅仅足够对256×64DRAM单元阵列18的单个 4位组进行修复。相应地，如果256×64DRAM单元阵列18在两个分 离的位置存在缺陷单元，则不能够修复其中一个缺陷。在图7的结构 中，考虑到在256×512DRAM单元阵列18A中的标记为“X”的两个 位置处发现缺陷单元的情况。这种情况下，对应于存在两个缺陷单元 的256×64单元组的读出放大器线和SRAM冗余单元组111可以被分 配给其中一个缺陷单元，并且其它缺陷单元可以由对应于另一个由箭 头表示的256×64单元组的SRAM冗余单元所修复。
当在图2中所示的256×64DRAM单元阵列18中检测到两个缺陷 单元时，为了实现这种用于处理，可以把第二缺陷单元的地址分配给 冗余与对应该256×64DRAM单元阵列18的冗余列线选择信号comjz 不同的冗余列线选择信号comiz。这种分配可能通过把适当的地址设 置到熔断器盒20而实现。例如，如果在图6中所示的128个熔断器盒 20-1至20-128中的16个相邻熔断器盒对应于相同的冗余列线选择信 号，则第二缺陷单元的地址可以分配到一个熔断器盒，该熔断器盒与 分配给第一缺陷单元的熔断器盒相距16个盒以上的距离。按照这种方 式，在图7中所示的DRAM单元阵列18A中的任何8个缺陷单元可 以被冗余处理所修复。
图8为DRAM单元阵列和SRAM冗余单元的排列的变型。
与图2的结构相同，图8中所示的DRAM单元阵列18具有256 ×64位结构，其中对应于256字线的256个字被分别提供给对应于64 个读出放大器的64位。在DRAM单元阵列18上方和下方，放置由读 出放大器所构成的读出放大器线21。在本例中，每个读出放大器线21 包括16个读出放大器，并且放大16位数据的信号。在DRAM单元阵 列18的左侧，子字解码器120被提供到DRAM单元阵列18的附近。
如图8中所示，SRAM冗余单元19位于读出放大器线21和子字 解码器120的交点处。即，SRAM冗余单元19位于读出放大器线21 的虚拟延长线和子字解码器120的虚拟延长线的交点区域中。在图8 的例子中，每个SRAM冗余单元19包括两位SRAM单元。如果存储 器的结构是这样使得以四位为单位读取数据，则包括一个缺陷单元的 四位存储单元被两个SRAM冗余单元19所代替，其中每个对应于两 个位。按照这种方式，在图8的例子中可以对一个DRAM单元阵列 18进行对一个缺陷位置的冗余处理。
在图8的结构中，其中SRAM冗余单元19处于读出放大器线21 与子字解码器120的交点处，可以按照与图2的结构中相同的方式实 现芯片面积的有效使用。作为图8的另一个变型，由子字解码器120 所占据的一部分区域被用作为提供SRAM冗余单元19的区域。另外， 由图1中所示的每个字解码器17所占据的一部分区域可以用于提供 SRAM冗余单元19。
图9为示出一个结构的示意图，其中SRAM冗余单元位于部分字 解码器区域中。
DRAM单元阵列18具有256×512位的结构，其中对应于256条 字线的256个字被分别提供给对应于512个读出放大器的512个位。 在DRAM单元阵列18的上方和下方，放置由读出放大器所构成读出 放大器线121。在本例中，每个读出放大器线121包括256个读出放 大器，并且放大256位数据的信号。在DRAM单元阵列18的左侧， 字解码器17被提供与DRAM单元阵列18相邻。
在图9的结构中，SRAM冗余单元19被置于把字解码器17所在 的区域分开用于对DRAM单元阵列18进行字选择而产生的空间中。 每个SRAM冗余单元19包括两位SRAM单元。如果存储器结构是这 样使得以四位为单元读取数据，则包括缺陷单元的四位的存储单元被 两个SRAM冗余单元19所代替，每个对应于两个数位。在图9的例 子中，提供8对SRAM冗余单元19，从而对于图9中所示的256× 512DRAM单元阵列18可以对8个缺陷位置进行冗余处理。
在图9的结构中，其中SRAM冗余单元19位于字解码器区域的 一部分中，与以前的例子相同，可以有效地使用芯片面积。作为图9 的另一个变型，读出放大器线121和字解码器17相交的部分被用作为 用于提供SRAM冗余单元19的区域。
上述实施例仅仅是举例说明，而不是对本发明的限制。在本发明 中，可以在字解码器、子字解码器、列解码器、读出放大器线等等所 在的部分区域中提供SRAM冗余单元19，或者可以提供在读出放大 器线和字解码器相交的部分上。另外，如图8中所示，字条区域的一 部分(即，为字线做背衬的区域)可以用于提供SRAM冗余单元19， 或者读出放大器线和字条区域的交叉部分可以用于提供SRAM冗余 单元19。按照这种方式，本发明在每块DRAM单元阵列周围的区域 中提供SRAM冗余单元19，有效利用例如解码器、读出放大器等等 这样的现有DRAM器件单元的面积。
另外，本发明不限于这些实施例，而是可以做出各种变型而不脱 离本发明的范围。
本申请基于在2001年3月30日向日本专利局递交的日本在先申 请No.2001-102175，其全部内容被包含于此，以供参考。