技术领域
[0001] 本
发明属于集成
电路存储器设技术域，具体涉及一种寄存器文件(Register File)及静态随机存储器(Static Random Access Memory, SRAM)单元。
背景技术
[0002] 随着工艺技术的发现，功耗问题越来越受到芯片设计者的关注。而存储器，作为芯片的重要组成部分，通常占有芯片的大部分面积，主导着芯片的主要性能和功耗。因此，降低存储器的功耗能有效的抑
制芯片的功耗消耗。特别是对于那些靠
电池进行工作的
电子产品来说，如医疗器件，无线
传感器，手提电脑等便携式器件，它们对功耗消耗有着更为严格的约束，更为迫切需要低功耗的存储器。
[0003] 降低电源
电压是减少功耗消耗被认为是最直接且最有效的方法，因为动态功耗与
电源电压的平方成正比，而静态功耗主要是漏
电流功耗，它与电源电压的指数成正比。传统的6管(6 Transistors, 6T)SRAM，由于其存储单元内部读、写约束的存在，并易发生读破坏现象，使得它很难在低于0.7伏的电压下工作。 因此，设计都们更愿意采用各种新型SRAM来代替6管SRAM进行低压下工作。例如，2007年，作者J. P. Kulkarni，在杂志“Journal of Solid-State Circuits”中发表“A 160 mV robust Schmitt trigger based subthreshold SRAM”，提出一个吏密特触发器形式的10管存储单元；2011年，作者M. F. Chang在杂志“Journal of Solid-State Circuits”中发表“A 130 mV SRAM with expanded write and read margins for subthreshold applications”，提出了一个可以在130mV电压下工作的亚阈值9管SRAM；2009年，作者I. J. Chang，在杂志“Journal of Solid-State Circuits”中发表“32 kb 10T sub-threshold SRAM array with bit-interleaving and differential read scheme in 90 nm CMOS”，提出了具有位交叉功能的亚阈值10TSRAM；2012年，作者Ming-Hsien Tu，在杂志“Journal of olid-State Circuits”中发表“A Single-Ended Disturb-Free 9T Subthreshold SRAM With Cross-Point Data-Aware Write Word-Line Structure, Negative Bit-Line, and adaptive Read Operation Timing Tracing”，提出了一个亚阈值9TSRAM。虽然这些SRAM能够在亚阈值电压下工作，但是，这些存储单元要么是耗费大量的面积，要么就是
漏电流太大，要么就是读、写速度过慢。
针对这些问题，本发明提出了一种亚阈值6管存储单元，它在低压域区具有较高的工作
稳定性，并只需要6个晶体管，具有较小的面积，而且它可通过内部电源反馈抑制存储单元的漏电流。
发明内容
[0004] 本发明的目的在于提供一种面积较小、能够有效抑制漏电流，可在低压下工作的亚阈值存储单元。
[0005] 本发明提供的亚阈值存储单元，包括：一个
反相器与一个存储PMOS 管。其中，反相器的电源端与虚拟电源结点相连，地端与全局地相连。而存储PMOS 管的漏端与反相器的输入相连，栅极与反相器的输出相连，源极同样与虚拟电源结点相连。即，反相器与存储PMOS 管交叉耦合，形成存储单元的存储核心，反相器的输入与输出为存储单元的第一个存储结点和第二个存储结点。其中，第二个存储结点具有健全的上拉网络和下拉网络，而第一个存储结点只有上拉网络，而无下拉网络。
[0006] 一个电源反馈管。其中，电源反馈管的漏极与虚拟电源结点相连，源极与全局电源VDD相连，而栅极则与第一个存储结点相连。即，源反馈管与存储PMOS管形成一个电源闭环反馈回路。
[0007] 两个传输NMOS管。其中，第一个传输NMOS管漏极与第二个存储结点相连，源极与位线BL相连，栅极则与全局字线WL相连；第二个传输NMOS管漏极与第一个存储结点相连，源极与互补位线BLB相连，栅极则与写字线WWL相连。
[0008] 当存储单元处于非工作状态时，存储内部的交叉耦合反馈环与电源闭环反馈回路相互作用，共同保持存储数据。
[0009] 当存储单元进行写操作时，全局字线WL与写字线WWL开启，数据通过互补的位线BL和BLB写入到存储结点。
[0010] 当存储单元进行读操作时，全局字线WL开局，而写字线WWL关断，数据通过第一个NMOS传输管与反相器的下拉管形成下拉通路，将数据读出到位线BL上。并且，由于第一个存储结点缺少下拉网络，因此，读操作中发生在第二个存储结点的任何电压抬升都不会破坏存储的数据，即消除了读破坏。
[0011] 本发明提供的6T亚阈值存储单元在低压下具有较高的工作稳定性，并且具有较小的面积和亚阈值漏电流。
附图说明
[0012] 图1是本发明的电路结构示意图。
[0013] 图2是本发明存“0”状态下的电路操作示意图。
[0014] 图3是本发明存“1”状态下的电路操作示意图。
[0015] 图4是本发明读电路操作示意图。
[0016] 图5是本发明写“1”电路操作示意图。
[0017] 图6是本发明写“0”电路操作示意图。
具体实施方式
[0018] 本发明描述了一种亚阈值6管存储单元，以下阐述本发明的设计思想及实例。
[0019] 图1所示为本发明实现的亚阈值6管存储单元的电路结构。PMOS管M1，NMOS管M2构成一个反相器，且反相器的电源端与虚拟电源结点VVDD相连。PMOS管M3的漏端与反相器的输入QB相连，栅极与反相器的输出Q相连，源极同样与虚拟电源结点VVDD相连。即，反相器与PMOS 管M3交叉耦合，形成存储单元的存储核心，结点Q、QB为存储单元的两个存储结点。其中，存储结点Q具有健全的上拉网络和下拉网络，而存储结点QB只有上拉网络，而无下拉网络。
[0020] PMOS管M4的漏极与虚拟电源结点VVDD相连，源极与全局电源VDD相连，而栅极则与存储结点QB相连。如此，M4与M3形成一个电源闭环反馈回路。
[0021] 传输NMOS管M5的漏极与存储结点Q相连，源极与位线BL相连，栅极则与全局字线WL相连；传输NMOS管M6的漏极与存储结点QB相连，源极与互补位线BLB相连，栅极则与写字线WWL相连。
[0022] 图2表示本发明的存储单元存“0”状态下的电路操作。此时，全局字线WL与写字线WWL都为“0”，BL为高电平，而BLB为低电平，低且Q=“0”， QB=“1”。M3打开，存储结点QB通过M3和M4构成的电源反馈回路进行充电，当QB的电压达到一定值后，M1和M4关断，M2打开。此电压的最终值由通过M4和M6的亚阈值漏电流决定。存储单元通过M2与电源反馈回路将数据保持。
[0023] 图3表示本发明的存储单元存“1”状态下的电路操作。此时，Q=“1”， QB=“0”，M2和M3关断，而M1和M4打开。存储结点Q通过堆叠的M1和M4预充到高电平，并保持。由于结点QB缺少下拉网络，无法保持“0”，则通过M3的亚阈值漏电流会将QB进行充电，随着QB电压的升高，其会反作用于M4的栅极，抑制结点VVDD的电压，由于源极电压的降低，通过M3的漏电流将会减小。同时，由于QB电压的升高，QB与位线BLB存在电压差，这样传输管M6也存在漏电流，从而保证QB的“0”数据。结点QB的最终电压值由通过M3和M6的漏电流决定。此时，存储单元通过M1、电源反馈回路和M6将数据保持。
[0024] 图4表示本发明的存储单元读模式下的电路操作。存储单元进行读操作时，写字线WWL保持为低，全局字线WL为高，BL预充为高并浮空。数据通过M2和M5读取到位线上。在读操作过程中，由于工艺偏差的存在，结点Q的电压值可能达到一个高电平，但由于结点QB无下拉NMOS管，则这个抬升的电压值将无法影响存在QB的值。而在传统的存储单元中，因工艺偏差产生的这种读破坏无法避免。因此，换句话说，本发明完全消除了读破坏。
[0025] 图5表示本发明的存储单元写“1”模式下的电路操作。存储单元进行写“1”时，全局字线WL与写字线都跳变为高电平，BL被预充到高电平，而BLB被下拉到低电平。结点QB被M6完全拉至“0”，然后，结点Q被M1、M4与M5的共同作用充至“1”。
[0026] 图6表示本发明的存储单元写“0”模式下的电路操作。此时，BLB被预充到高电平，而BL被下拉到低电平。结点Q被M5完全拉至“0”，然后，结点QB被电源反馈回与M6的共同作用充至“1”。这种差分的写操作方式具有较大的静态噪声限。
