技术领域
[0001] 本
发明一般地涉及复位电路，并且更具体地涉及一种能够在集成电路封装内部的电路的低压测试期间使用的复位电路。
背景技术
[0002] 封装的集成电路包括至少一个管芯，该管芯典型地密封在构成封装的陶瓷、塑料绝缘物或
树脂中。一个或多个电路集成到管芯上。对于通常封装的管芯，在管芯上电路与封装外
位置之间仅有的
信号耦合是使用穿过封装的金属管脚。然而，还有信号存在于封装内部而不出现在金属管脚上。因此，对于典型封装的集成电路，只存在于封装内部的信号不能很容易的获得。
[0003] 在管芯封装之后，可能需要测试管芯上的电路来确定其是否仍工作在合适的
电压，该电压低于额定
电源电压。这被称为低压测试，其用于确保电路满足速度和定时要求，该低压测试区别于用于给栅
氧化层加压的高压测试。这也被称为封装后或封装
水平测试，其中仅有的可
访问的测试点是穿过封装的金属管脚，区别于管芯上的其他位置可访问为测试点的芯片探测或晶片平整测试。
[0004] 当其电源电压降低到低于一定水平，复位阈值电压时，不能依靠数字电路来进行可预知的操作。因此，使用低压检测电路来监控电源并在电源电压降得太低之前强制复位数字电路。复位其它电路的低压检测电路被称为复位电路或上电复位(POR)电路。当电源电压低于复位阈值电压时，复位电路输出复位信号来强制复位数字电路，其包括关断数字电路。当其复位时数字电路仍正常工作是非常重要的。封装后或封装水平测试包括测试当其复位时数字电路是否正常工作。
[0005] 一种用于确保数字电路在复位阈值电压下正常工作的方法是确定其在低于复位阈值电压的电压下正常工作。为了测试数字电路在低于复位阈值电压的电压下正常工作，需要首先将被测试数字电路的电源电压降低到低于复位阈值电压的电压值。被测试数字电路耦合到复位电路，并且，典型地，两者都位于同一集成电路封装内部，通常位于同一管芯。然而，已知的复位电路在电源电压达到低于复位阈值电压的任何电压前就输出复位信号并且关断被测试数字电路，从而妨碍了低压测试的完成。
[0006] 第一种已知的克服上述
缺陷并且确定数字电路在复位阈值电压下能否正常工作的方法是忽视已知复位电路输出的复位信号，然后降低用于数字电路的电源电压(“忽视”复位信号的意思是强制其不改变状态)。然后，做出数字电路在较低的电源电压下是否仍正常工作的决定。只要复位信号很容易获得，例如出现在集成电路封装的管脚上，其中数字电路和复位电路位于该集成电路封装中，第一种已知的方法就相对容易实施。
[0007] 第二种已知的克服上述缺陷并且确定数字电路在复位阈值电压下能否正常工作的方法是设计集成电路具有测试模式，当进入该模式时禁止复位信号的产生。和第一种已知方法一样，在第二种已知方法中，具有测试模式的集成电路包括被测试的数字电路和复位电路。典型地，这种集成电路通过通讯端口与
微处理器通讯。微处理器根据程序结果发送信号给集成电路来进入测试模式。不利地，集成电路可能会由于疏忽进入测试模式，并且如果已经由于疏忽进入了测试模式，不容易确定集成电路是否从测试模式退出。
附图说明
[0008] 通过示例描述的本发明并不由附图限制，在附图中，同样的附图标记代表同样的部件。对于附图中部件的描述是为了简单清楚，而不一定用于限制比例。
[0009] 图1是根据本发明一种实施方式的低压测试系统的简化功能模
块图，其包括可选择阈值复位电路。
[0010] 图2是根据本发明另一实施方式的低压测试系统的简化功能模块图，其包括可选择阈值复位电路。
[0011] 图3是图1和2的可选择阈值复位电路的第一实施方式的电路的示意图。
[0012] 图4是图1和2的可选择阈值复位电路的第二实施方式的电路的示意图。
[0013] 图5是图1和2的可选择阈值复位电路的第三实施方式的电路的示意图。
[0014] 图6是图1和2的可选择阈值复位电路的第四实施方式的电路的示意图。
具体实施方式
[0015] 图1是根据本发明一种实施方式的低压测试系统100的简化功能模块图。低压测试系统100包括耦合到集成电路封装104的产品测试器102。产品测试器102包括可变VDD产生器112和耦合到可变VDD产生器112的测试模式使能信号产生器114。产品测试器102通过第一线
115耦合到集成电路封装104的管脚116，以在集成电路封装内部传送可变电压到电路。产品测试器102也通过第二线117耦合到集成电路封装104的测试管脚118，以传送测试模式使能信号到集成电路封装104。集成电路封装104也包括能够耦合到地电位的管脚119。
[0016] 集成电路封装104还包括可选择阈值复位电路125和被测试电路127。在一种实施方式中，可选择阈值复位电路125是上电复位(POR)电路。被测试电路127可以包括纯数字电路、纯模拟电路，它可以包括数字和模拟电路，或者它可以是包括模拟、数字和电源电路的混合模式电路，或者它可以是其它任何形式的电路。当电源电压VDD低于复位阈值电压(“复位阈值”)时，可选择阈值复位电路125输出复位信号给被测试电路127。典型地，当电源电压水平降低到额定电源电压水平的大约80％时，输出复位信号。有利地，可选择阈值复位电路125不禁止复位阈值出现时复位信号的输出。反而，可选择阈值复位电路125选择性地改变复位阈值。可选择阈值复位电路125选择性地降低可选择阈值复位电路输出复位信号时的电源电压水平。在一种实施方式中，较低的复位阈值或测试模式复位阈值是电源电压的大约80％。在另一实施方式中，较低的复位阈值是不同于电源电压大约80％的其它值。较低复位阈值的实际值取决于可选择阈值复位电路125中部件的值。当低压测试模式(下文“测试模式”)被使能时，可选择阈值复位电路125降低复位阈值的值，其是复位信号出现时的电压。在一种实施方式中，当VDD是2.5V时，正常复位阈值典型的是2.0V(VDD的80％)。在该实施方式中，需要确定当电源电压低于正常复位阈值，例如1.75V时，被测试电路127是否工作正常。通过将复位阈值降低到低于正常复位阈值的值，例如1.65V，低压测试系统100允许很容易的做出这种决定。集成电路封装104包括集成电路(未示)，其包括可选择阈值复位电路
125和被测试电路127，并且集成电路可以包括图1中未示出的附加电路。产品测试102改变用于集成电路封装104内部所有电路，包括用于1中未示出电路，的VDD电压水平。
[0017] 图2是根据本发明另一实施方式的低压测试系统200的简化功能模块图。低压测试系统200包括耦合到集成电路封装204的产品测试器202。产品测试器包括微处理器210。产品测试器202通过通讯通道203耦合到集成电路封装204。在一种实施方式中，通讯通道203是串行外围
接口(SPI)通讯通道，其包括耦合到集成电路封装204的四个管脚(未示)的时钟线、芯片选择线、数据输入线和数据输出线。集成电路封装204包括可以耦合到未调节电源220的管脚216和管脚219。集成电路封装204包括耦合到通讯通道203的通讯电路221。通讯电路221通过线222耦合到可选择阈值复位电路125。通过线222，通讯电路221提供测试模式使能信号到可选择阈值复位电路125，其由产品测试器202指导。通讯电路221也耦合到可编程VDD调节器223。可编程VDD调节器223可以通过管脚216和管脚219耦合到未调节电源220。
可编程VDD调节器223产生VDD的至少两个电压水平用于为集成电路封装204内部的电路供电。可编程VDD调节器223通过线224耦合到可选择阈值复位电路125和被测试电路127。
[0018] 可编程VDD调节器223由产品测试器202指导通过线224提供VDD的至少两个电压水平中的一个到可选择阈值复位电路125和被测试电路127。VDD的一个电压水平是额定电源电压水平。VDD的另一个电压水平是相对于额定电源电压水平降低了的电压水平。VDD的同样电压水平同时提供到可选择阈值复位电路125和被测试电路127。当可编程VDD调节器223提供相对于额定电源电压水平降低了的VDD的电压水平时，通讯电路221同时提供测试模式使能信号到可选择阈值复位电路125，从而选择用于可选择阈值复位电路125的降低了的阈值。当可编程VDD调节器223提供降低了的VDD到被测试电路127时(并且同时可选择阈值复位电路125被选择工作在降低了的阈值下)，被测试电路可以是，并且尤其是被测试来确定其在该降低了的VDD下是否正常工作。
[0019] 集成电路封装204可以包括图2中未示出的电路。例如，可编程VDD调节器223可以耦合到集成电路封装204中的其它不被测试的电路(未示)，并且提供调节了的VDD电压到集成电路封装204中的其它不被测试的电路。由于这种其它电路不被测试，当可编程VDD调节器223降低输入被测试电路127的VDD电压时，可编程VDD调节器可以不降低输入这种其它电路的VDD电压水平。
[0020] 图3是可选择阈值复位电路125的第一实施方式的电路300的示意图。电路300包括比较器310。在电路300中，比较器310是自偏比较器，即比较器310产生其自身的参考电压VREF。在一种实施方式中，比较器310是断带隙比较器，其比较集成电路的带隙电压和电源电压VDD的百分比。在一种实施方式中，带隙电压，和因此的VREF是大约1.25V。百分比的值取决于如下文中解释的可选择阈值复位电路125中部件的值。当电源电压高时，比较器310的输出是在第一状态。当电源电压降低到足够低的电压时，比较器310的输出改变状态。当可选择阈值复位电路125的电源电压降低时，可选择阈值复位电路125降低比较器310改变状态时的电压。可选择阈值复位电路125通过增加电源电压VDD的百分比来完成该操作，当VREF的值保持恒定时比较器310比较VDD和VREF。由于比较器设计为用于宽电源电压范围，比较器310的电源电压水平降低到低压测试的电压水平不会对比较器的操作产生不良影响。通过降低可选择阈值复位电路125的电源电压降低时比较器310改变状态时的电压，可选择阈值复位电路的复位阈值有利地降低了。
[0021] 电路300具有用于接收测试模式使能信号的输入端305和用于输出复位信号的输出端306。比较器310包括
节点335处的第一输入端，和第二输入端336。比较器310的输出端是电路300的输出端306。电路300包括耦合在VDD端307和VSS端308之间的分压电路。在一种实施方式中，分压电路是耦合在VDD端307和VSS端308之间的分压梯(下文“梯”)320。在一种实施方式中，梯320包括在上部330的
电阻部件和在下部340的电阻部件341和342。每个电阻部件可以包括一个或多个
电阻器。此外，每个电阻部件可以包括可调电阻器(未示)。梯320包括在上部330和下部340之间的节点335。梯320在节点335处产生电压VSENSE。节点335处的电压VSENSE是VDD的间接测量。节点335处的电压VSENSE是VDD的一部分。该部分的值是节点335以上电阻和节点335以下电阻的比值。比较器310比较节点335处产生的电压VSENSE和由带隙电压参考电路产生的恒定电压VREF，将VSENSE输入比较器的第一输入端，VREF输入其第二输入端336。
[0022] 电路300包括用于控制梯的功能拓扑的
开关350。在电路300中，开关350是NMOS晶体管，该晶体管具有耦合到输入端305的栅极、耦合到下部340的电阻部件341和342之间的中间节点343的漏极、和耦合到VSS端308的源极。
[0023] 产品测试器102和202使电路300接收低态有效的测试模式使能信号，从而使电路300进入测试模式。低态有效测试模式使能信号使开关350的NMOS晶体管关断，或是不导通，从而可选择阈值复位电路125进入测试模式。开关350的NMOS晶体管需要在其栅极的低态(逻辑零)
输入信号来关断。
[0024] 当电路300不处于测试模式时，NMOS晶体管导通，其从梯320的下部340
短路电阻部件342，从而降低梯下部的电阻。当开关350的NMOS晶体管导通时，在节点335处
采样到一定百分比的电源电压。当可选择阈值复位电路125的电路300处于测试模式时(作为接收到低态有效测试模式使能信号的结果)，开关350的NMOS晶体管关断，在节点335处采样到的一定百分比的电源电压改变。当开关350的NMOS晶体管关断时，在节点335处采样到的一定百分比的电源电压增大。通过增大在节点335处采样到的一定百分比的电源电压，电路400的复位阈值降低到测试模式复位阈值。当然，在一种实施方式中比较器310的阈值一直不变保持在约1.25V。
[0025] 电路300包括耦合在开关350的NMOS晶体管栅极和VDD端307之间的正偏电阻360。在没有从通讯电路221(参见图2)的低态测试模式使能信号的情况下，正偏电阻360有利地将开关350的NMOS晶体管保持在导通状态。如果传送从产品测试器102到集成电路封装104的测试模式使能信号的第二线117(参见图1)断开，正偏电阻360有利地将开关350的NMOS晶体管保持在导通状态。因此，如果第二线117断开，可选择阈值复位电路125的电路300不会进入测试模式，并且复位阈值保持在其正常值。
[0026] 复位信号由可选择阈值复位电路125确定，当
[0027] VSENSE＝VREF公式(1)
[0028] 当可选择阈值复位电路125的第一实施方式的电路300处于测试模式时：
[0029] VSENSE＝VDD[(R341+R342)/(R330+R341+R342)]公式(2)
[0030] 通过结合公式(1)和(2)，可以看出复位信号由电路300确定，当
[0031] VDD＝VREF×(R330+R341+R342)/(R341+R342)公式(3)
[0032] 典型地用于一种实施方式的值为：VDD＝2.5V，VREF＝1.25V，测试模式复位阈值＝1.65V。当处于测试模式时，梯具有的总电阻RTOTAL＝R330+R341+R342。在一种实施方式中，电路
300设计成当处于测试模式时，通过梯的总
电流ITOTAL大约为50μA。
[0033] VDD/ITOTAL＝RTOTAL
[0034] 将典型值插入上述公式中，可以确定RTOTAL的值为：
[0035] 2.5V/50μA＝50kΩ
[0036] 在这种实施方式中，在正常模式下ITOTAL大于50μA；然而，电路300设计成可以承受大于50μA。
[0037] VSENSE/VDD＝(R341+R342)/(R330+R341+R342)
[0038] VSENSE/VDD＝(R341+R342)/RTOTAL
[0039] (R341+R342)＝RTOTAL×VSENSE/VDD公式(4)
[0040] 在可选择阈值复位电路125的正常复位阈值和测试模式复位阈值下，VREF＝VSENSE＝1.25V。当可选择阈值复位电路125处于测试模式时，VDD通过产品测试器102和202设定为
1.65V。当典型值插入到公式(4)中时，电路300的梯320的下部340的电阻可以被确定。
[0041] (R341+R342)＝50kΩ×1.25V/1.65V
[0042] (R341+R342)＝37.88kΩ
[0043] 因此，
[0044] R330＝RTOTAL-(R341+R342)＝50kΩ-37.88kΩ＝12.1kΩ。
[0045] 当可选择阈值复位电路125不处于测试模式时，电路300的R342被开关350旁路，并且在上述公式(3)中，可以给定R342的值为0欧姆，如下述公式所述。
[0046] VDD＝VREF×(R330+R341+0)/(R341+0)
[0047] VDD＝VREF×(R330+R341)/R341
[0048] R341＝(VREF×R330)/(VDD-VREF)
[0049] 当可选择阈值复位电路125不处于测试模式时，VDD可以低至2V并且由于正常复位阈值大约是2V而仍然工作，因此
[0050] R341＝(1.25V×12.1kΩ)/(2V-1.25V)
[0051] R341＝20.17kΩ
[0052] 因此
[0053] R342＝37.88kΩ-20.17kΩ＝17.71kΩ。
[0054] 以类似的方式可以计算出在可选择阈值复位电路125的其它实施方式(参见图4和5)中的电阻部件和电阻的值。
[0055] 电路300的另一实施方式(未示)中，运算放大电路代替了梯320、开关350和正偏电阻360。运算放大电路耦合在VDD端307和比较器310之间。运算放大电路也耦合到输入端305以接收测试模式使能信号。运算放大电路响应于测试模式使能信号来改变比较器310的负输入端处出现的VDD的百分比。运算放大电路包括
运算放大器，以及设定增益k的电阻或其它无源部件，其中k＜1。运算放电电路的
输出信号是VDD/k。
运算放大器的输入端与VDD端307连接，并且运算放大器的另一输入端连接到地或其它参考值，例如带隙参考值。运算放大器的输出端与比较器310的负输入端连接。电路300的又一实施方式中(未示)，开关式电容器代替了梯320的电阻器，并且增加了时钟。
[0056] 图4是可选择阈值复位电路125的第二实施方式的电路400的示意图。电路400包括与比较器310功能类似的比较器410。电路400具有用于接收测试模式使能信号的输入端405以及用于输出复位信号的输出端406。电路400包括比较器410。电路400包括耦合在VDD端407和VSS端408之间的梯420。梯420包括在上部430的电阻部件431和432，以及在下部440的电阻部件。电路400包括开关450。在电路400中，开关450是PMOS晶体管。开关450的PMOS晶体管是常断的，从而从梯420的上部430短路电阻部件431。通过断开开关450的PMOS晶体管使得可选择阈值复位电路125的电路400进入测试模式。PMOS晶体管需要在其栅极的低态(逻辑零)输入信号来导通。低态测试模式使能信号使得开关450的PMOS晶体管导通或是导电，从而可选择阈值复位电路125的电路400进入测试模式。当开关450的PMOS晶体管导通，其从梯420的上部430短路电阻部件431，从而减少梯上部的电阻。通过减少梯420上部430的电阻，在节点435处采样到的电源电压百分比增加，从而复位阈值降低到测试模式复位阈值。
[0057] 电路400包括耦合在开关450的PMOS晶体管栅极和VDD端407之间的正偏电阻460。在没有低态测试模式使能信号的情况下，正偏电阻460有利地保持开关450的PMOS晶体管处于断开状态。因此，可选择阈值复位电路125的电路400不进入测试模式，并且复位阈值保持在其正常值。
[0058] 图5是可选择阈值复位电路125的第三实施方式的电路500的示意图。电路500包括与比较器310功能类似的比较器510。电路500具有用于接收测试模式使能信号的输入端505以及用于输出复位信号的输出端506。电路500包括梯520，该梯520具有耦合到VDD端507的一端。梯520包括在上部530的电阻部件，以及在下部540的配置为相互并联电阻部件541和542。梯520包括在上部530和下部540之间的节点535。电阻部件542的一端耦合到节点535，而电阻部件542的另一端耦合到VSS端508。电路500包括作为开关550的NMOS晶体管。电阻部件541的一端耦合到节点535，而电阻部件541的另一端耦合到NMOS晶体管的漏极。NMOS晶体管的源极耦合到VSS端508，而NMOS晶体管的栅极耦合到输入端505。梯520在节点535处产生电压VSENSE。
[0059] 产品测试器102和202使得电路500接收低态有效测试模式使能信号，从而导致电路500进入测试模式。低态有效测试模式使能信号使得开关550的NMOS晶体管关断或停止导通，从而电路500进入测试模式。NMOS晶体管需要在其栅极上的高态(逻辑一)输入信号来导通。当NMOS晶体管导通时，其连接电阻部件541到VSS端508，从而减少了梯520的下部540的电阻。当电路500不处于测试模式时，NMOS晶体管导通，并且在节点535处采样到一定百分比的电源电压。当电路500处于测试模式时，NMOS晶体管关断，并且在节点535处采样到的一定百分比的电源电压改变。当NMOS晶体管关断时，在节点535处采样到的一定百分比的电源电压增加。通过增加节点535处采样到的一定百分比的电源电压，复位阈值降低到测试模式复位阈值。
[0060] 图6是可选择阈值复位电路125的第四实施方式的电路600的示意图。电路600包括可选择VREF电路602，该可选择VREF电路602具有用于接收测试模式使能信号的输入端和用于输出VREF的可选择值到比较器610的输出端。由可选择VREF电路602输出给比较器610的VREF可选择值是基于来自图6中未示出的参考电路的带隙电压。图6的比较器610是标准比较器，对比于图3、4和5的带隙比较器310。
[0061] 一种实施方式的可选择VREF电路602包括放大器电路(未示)，该放大器电路具有由测试模式使能信号控制的适当的增益或衰减量，使用上述带隙电压参考电路作为参考，从而改变输入到比较器610的输入端636的VREF值。在这种情况下，VREF的一个值在正常模式期间输入到比较器610，而VREF的另一个值在测试模式期间输入到比较器。
[0062] 另一实施方式的可选择VREF电路602包括第二带隙电压参考电路(未示)，该第二带隙电压参考电路产生不同于VREF的第二VREF2，其中比较器610的输入端636在VREF和VREF2之间复用。在这种情况下，一个带隙电压参考电路产生在正常模式期间使用的VREF，第二带隙电压参考电路产生在测试模式期间使用的VREF2，并且通过测试模式使能信号控制复用。
[0063] 又一实施方式的可选择VREF电路602包括数字-模拟转换器(DAC)，其中DAC的输出由测试模式使能信号控制。
[0064] 再一实施方式的可选择VREF电路602包括电阻分压网络，该电阻分压网络基于带隙参考或未调节电源(参见图1)，而不基于来自可编程VDD调节器223的电压，其中电阻分压网络由测试模式使能信号控制。
[0065] 在可选择VREF电路602的每种实施方式中，当可选择阈值复位电路125进入测试模式时，输入到比较器610的输入端636的VREF值响应于测试模式使能信号由可选择VREF电路602从正常值降低到较低值。
[0066] 低压测试系统100和200允许在低于正常电压的VDD下封装水平、逻辑操作而不禁用复位电路。而且，低压测试系统200允许在低于正常复位阈值的VDD下封装水平逻辑操作而不使用外部管脚连接复位电路或VDD。不像一些已知的电路，对于低压测试系统100和200，在低压测试期间，可选择阈值复位电路125不会被禁用，并且复位信号不会被禁止。
[0067] VDD调节器223和可选择阈值复位电路125一起被SPI或测试模式管脚控制。当执行低压测试或扫描时，VDD从其额定值，例如2.5V，降低到较低的值，例如1.75V，如集成电路
制造过程所规定。同时，复位阈值从其额定值，如2.0V降低到较低值，如1.65V。
[0068] 低压测试系统100和200协调控制可选择阈值复位电路125和可编程VDD调节器223。在低压测试或扫描期间，低压测试系统100和200在降低复位阈值的同时降低VDD。低压测试系统100和200包括控制管脚上的局部正偏以建立正确的启动起点。低压测试系统100和200允许低压测试在封装水平执行，而不禁用复位电路也不增加管脚。
[0069] 有利地，可选择阈值复位电路125即使在故障状态也保持可操作。在故障状态下，如集成电路中导致传送测试模式使能信号的第二线117总是有效(逻辑高)的金属缺陷，可选择阈值使能电路125仍是可用并可操作的(尽管其可能参数错误)，因而确保上电期间的合适逻辑复位。
[0070] 电阻部件可以包括三端扩散电阻、两端多晶
硅电阻、金属电阻、镍镉电阻或配置成作为电阻的晶体管。
[0071] 在一种实施方式中，可选择阈值复位电路125配置在使用互补金属氧化物
半导体(CMOS)工艺制造的集成电路上。在一种实施方式中，可选择阈值复位电路125包括
薄膜氧化晶体管。在另一实施方式中，可选择阈值复位电路125包括双栅极氧化物(DGO)晶体管。尽管在一种示例性实施方式中，可选择阈值复位电路125配置在使用CMOS技术制造的集成电路上，放大器电路也可以配置在使用其他技术制造的集成电路上。
[0072] 虽然在这里参考具体实施方式描述了本发明，不脱离如下面的
权利要求中陈述的本发明的范围内可以做出各种
变形或改变。例如，虽然示例性实施方式示出的可选择阈值复位电路125配置在集成电路上，但是使用包括分离设备的部件形成整体也同等有用。虽然一种实施方式的可选择阈值复位电路125可以包括FET，但是另一实施方式的可选择阈值复位电路125可以包括双极性晶体管。
[0073] 虽然本发明已经在具体导电类型或电压极性方面作了描述，但是本领域技术人员很清楚导电类型和电压极性可以是相反的。
[0074] 具体实施方式和附图被理解为示意性的而不是限制性的，并且所有这种变形应该包括在本发明的范围内。这里描述的关于具体实施方式的各种益处、优点或解决问题的方案都不意在构造为任一或所有权利要求的决定性的、需要的或必须的特征或部件。除非特别说明，例如“第一”和“第二”的术语是用于在该属于描述的部件之间任意的区别。因而，这些术语不需要用于解释该部件的时序或优先级。注意使用术语“耦合”表示一个或多个附加部件可以插入到耦合的两个部件之间。
[0075] 虽然在这里参考具体实施方式描述了本发明，在不脱离如下面的权利要求中陈述的本发明的范围内可以做出各种变形或改变。
