一种多阈值高压MOSFET器件
阅读：964发布：2020-05-15
专利汇可以提供一种多阈值高压MOSFET器件专利检索，专利查询，专利分析的服务。并且本 发明 提供一种多 阈值 高压MOSFET器件，属于金属 氧 化物 半导体 场效应晶体管 技术领域。多阈值高压MOSFET器件包括栅 电极 、栅介质层、源极、漏极、偏移区以及半导体衬底，栅电极构图形成于栅介质层之上，通过栅电极的构图 修改 未被栅电极 覆盖 的栅介质层与被栅电极覆盖的栅介质层的面积比，导致单位面积电容Cox变化来调整所述多阈值高压MOSFET的阈值 电压 。该多阈值高压MOSFET器件具有阈值电压易于实现变化的特点，并且若干个多阈值高压MOSFET的栅电极的构图过程中，可以在同一掩膜版上实现若干个多阈值高压MOSFET的栅电极的构图差异化，并可以在同一次 刻蚀 中完成，制造工艺简单、成本低。，下面是一种多阈值高压MOSFET器件专利的具体信息内容。
1.一种多阈值高压MOSFET器件，包括栅电极、栅介质层、源极、漏极、偏移区以及半导体衬底，所述多阈值高压MOSFET器件的工作电压大于或等于12伏，其特征在于，所述栅电极构图形成于栅介质层之上，所述栅介质层包括被栅电极覆盖的第一部分栅介质层和未被栅电极覆盖的第二部分栅介质层，通过栅电极的构图修改第二部分栅介质层与第一部分栅介质层的面积比，以调整所述多阈值高压MOSFET器件的阈值电压。
2.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，还包括分别置于源极和栅介质层之间、漏极和栅介质层之间的浅沟槽隔离层。
3.根据权利要求2所述的多阈值高压MOSFET器件，其特征在于，所述浅沟槽隔离层为SiO2，所述浅沟槽隔离层的厚度大于栅介质层的厚度。
4.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，所述栅介质层的厚度范围为0.03微米到1微米。
5.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，所述栅电极为多晶硅栅电极或金属栅电极。
6.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，所述栅介质层为SiO2或者Si3N4或者高k介质层。
7.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，通过栅电极的构图，所述栅电极中形成若干条间隙，间隙之下的栅介质层为第二部分栅介质层。
8.根据权利要求7所述的多阈值高压MOSFET器件，其特征在于，所述间隙平行于多阈值高压MOSFET器件的沟道的长的方向。
9.根据权利要求7所述的多阈值高压MOSFET器件，其特征在于，所述间隙平行于多阈值高压MOSFET器件的沟道的宽的方向。
10.根据权利要求7所述的多阈值高压MOSFET器件，其特征在于，所述间隙与多阈值高压MOSFET器件的沟道的长的方向成一定角度θ，0°＜θ＜90°。
11.根据权利要求7所述的多阈值高压MOSFET器件，其特征在于，所述间隙相互平行，每个间隙的间距相等。
12.根据权利要求7所述的多阈值高压MOSFET器件，其特征在于，所述间隙的间距与栅介质层的厚度的比值范围为0.1至3。
13.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，所述栅电极作为一个整体分布于栅介质层的正上方，栅电极的面积小于栅介质层的面积。
14.根据权利要求1所述的多阈值高压MOSFET器件，其特征在于，所述多阈值高压MOSFET器件通过65纳米节点或者65纳米节点以下的工艺技术制造。
一种多阈值高压MOSFET器件
技术领域
[0001] 本发明属于金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor-Field-Effect-Transistor，MOSFET)技术领域，具体涉及一种多阈值(Multi-Vt)高压(High Voltage，HV)MOSFET器件，尤其涉及一种可以通过构图修改栅电极的图形来实现多阈值特性的多阈值高压MOSFET器件。
背景技术
[0003]
[0004] 公式(1)中，Vth为阈值电压，ΨFB为平带电压， 为费米势，NA为沟道掺杂浓度(该公式为NMOSFET的计算公式)，ε为介电常数，COX为单位面积电容。根据以上计算公式，阈值电压的大小主要和ΨFB、 NA、COX四个因素相关，在MOSFET管的结构参数(如沟道掺杂浓度、栅电极材料、栅氧化层厚度等)固定的情况下，其阈值电压是可以唯一确定的。
[0005] 在实际的电路设计中，需要不同阈值电压的高压MOSFET以满足不同的电路设计需求，多阈值高压MOSFET是指其结构参数(如宽长比、栅氧化层厚度等)固定的情况下，使同一结构参数的多个MOSFET能表现出多个阈值。多阈值高压MOSFET的阈值电压Vth计算同样遵循公式(1)。它的工作电压一般比较高，工作电压一般大于或等于12伏，有时可以达到几十伏，栅氧化层的厚度相对也比较厚，其作为功率器件广泛应用，例如，可以应用于LCD(Liquid Crystal Display，液晶显示)的驱动芯片中。
[0006] 图1所示为现有技术的多阈值高压MOSFET的结构示意图。如图1所示，该多阈值高压MOSFET 100包括栅电极150、栅介质层140、源极(Source)120、漏极(Drain)130、偏移区(Drift Drain)170以及半导体衬底110。源极(Source)120、漏极(Drain)130与栅电极150之间分别间隔一定的距离形成偏移区170，以适用其高工作电压特性。以衬底为P型为例，栅电极140上加正向电压，会在栅介质层140之下的沟道区域出现反型电荷层，在源极和漏极之间形成沟道。图2所示为现有技术的又一多阈值高压MOSFET的结构示意图，与图
1所示的多阈值高压MOSFET相比较，主要是在栅介质层140和源极120、漏极130之间的偏移区160中分别增加了一个STI层(Shallow Trench Insulator，浅沟槽隔离层)260，STI层260用于防止高压情况下源极和漏极之间的穿通；这种结构更加适用于工作电压(例如工作电压高于32伏)相对较高的高压MOSFET。
1所示的多阈值高压MOSFET相比较，主要是在栅介质层140和源极120、漏极130之间的偏移区160中分别增加了一个STI层(Shallow Trench Insulator，浅沟槽隔离层)260，STI层260用于防止高压情况下源极和漏极之间的穿通；这种结构更加适用于工作电压(例如工作电压高于32伏)相对较高的高压MOSFET。
[0007] 继续请参阅图1和图2，现有技术的MOSFET的多阈值特性是通过对栅介质层140之下的沟道区域构图掺杂、改变公式(1)中的NA因子来实现的。本领域技术人员习知，在上述掺杂步骤中，过程相对复杂，需要增加额外的掩膜版。
发明内容
[0008] 本发明要解决的技术问题是，提供一种避免通过沟道区域掺杂浓度的改变来实现多阈值特性的多阈值高压MOSFET器件。
[0009] 为解决以上技术问题，本发明提供的多阈值高压MOSFET器件包括栅电极、栅介质层、源极、漏极、偏移区以及半导体衬底，所述多阈值高压MOSFET器件的工作电压大于或等于12伏，所述栅电极构图形成于栅介质层之上，所述栅介质层包括被栅电极覆盖的第一部分栅介质层和未被栅电极覆盖的第二部分栅介质层，通过栅电极的构图修改第二部分栅介质层与第
[0010] 作为较佳技术方案，多阈值高压MOSFET器件还包括分别置于源极和栅介质层之间、漏极和栅介质层之间的浅沟槽隔离层。所述浅沟槽隔离层为SiO2，所述浅沟槽隔离层的厚度大于栅介质层的厚度。
[0011] 根据本发明提供的多阈值高压MOSFET器件，其中，所述栅介质层的厚度范围为0.03微米到1微米。所述栅电极为多晶硅栅电极或金属栅电极。所述栅介质层为SiO2或者Si3N4或者高k介质层。
[0012] 根据本发明提供的多阈值高压MOSFET器件，其中，通过栅电极的构图，所述栅电极中形成若干条间隙，间隙之下的栅介质层为第二部分栅介质层。所述间隙相互平行，每个间隙的间距相等。所述间隙的间距与栅介质层的厚度的比值范围为0.1至3。在其中一实施例中，所述间隙平行于多阈值高压MOSFET器件的沟道的长的方向；在其中又一实施例中，所述间隙平行于多阈值高压MOSFET器件的沟道的宽的方向；在再一实施例中，所述间隙与多阈值高压MOSFET器件的沟道的长的方向成一定角度θ，0°＜θ＜90°。
[0013] 根据本发明提供的多阈值高压MOSFET器件，其中，所述栅电极作为一个整体连续分布于栅介质层的正上方，栅电极的面积小于栅介质层的面积。
[0014] 较佳地，所述多阈值高压MOSFET器件通过65纳米节点或者65纳米节点以下的工艺技术制造。
[0015] 本发明的技术效果是，通过对栅电极构图，修改未被栅电极覆盖的第二部分栅介质层与被栅电极覆盖的第一部分栅介质层的面积比，可以导致单位面积电容Cox变化，从而致使其阈值电压变化；因此，该多阈值高压MOSFET器件具有阈值电压易于实现变化的特点。进一步，若干个该多阈值高压MOSFET器件共同形成阈值电压相互不同的多阈值高压MOSFET器件组时，若干个多阈值高压MOSFET器件的栅电极的构图过程中，可以在同一掩膜版上实现若干个多阈值高压MOSFET器件的栅电极的构图差异化，并可以在同一次刻蚀中完成，因此，其多阈值高压MOSFET器件制造工艺简单、成本低。附图说明
[0016] 图1是现有技术的多阈值高压MOSFET器件的结构示意图；
[0017] 图2是现有技术的又一多阈值高压MOSFET器件的结构示意图；
[0018] 图3是本发明第一实施例的多阈值高压MOSFET器件结构的俯视图；
[0019] 图4是本发明第一实施例的多阈值高压MOSFET器件结构的截面图；
[0020] 图5是本发明第二实施例的多阈值高压MOSFET器件结构的俯视图；
[0021] 图6是本发明第二实施例的多阈值高压MOSFET器件结构的截面图；
[0022] 图7是本发明第三实施例的多阈值高压MOSFET器件结构的俯视图；
[0023] 图8是本发明第三实施例的多阈值高压MOSFET器件结构的截面图；
[0024] 图9是本发明第四实施例的多阈值高压MOSFET器件结构的俯视图；
[0025] 图10是本发明第四实施例的多阈值高压MOSFET器件结构的截面图；
[0026] 图11是本发明第五实施例的多阈值高压MOSFET器件结构的俯视图；
[0027] 图12是本发明第五实施例的多阈值高压MOSFET器件结构的截面图；
[0028] 图13是本发明第六实施例的多阈值高压MOSFET器件结构的俯视图；
[0029] 图14是本发明第六实施例的多阈值高压MOSFET器件结构的截面图。
具体实施方式
[0030] 为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
[0031] 图3所示为本发明第一实施例的多阈值高压MOSFET器件结构的俯视图，图4所示为本发明第一实施例的多阈值高压MOSFET器件结构的截面图，该截面图为图3中A-A处的截面图。在该实施例中，我们把工作电压大于或者等于12伏定义为“高压”。如图3、图4所示，多阈值高压MOSFET器件300包括栅电极、栅介质层340、源极(Source)320、漏极(Drain)330、偏移区370以及半导体衬底310，以N型的多阈值高压MOSFET器件为例，半导体衬底310为P型掺杂半导体，半导体衬底310的具体掺杂浓度不受本发明限制，可以根据不同要求选择不同的掺杂浓度。栅介质层240可以为SiO2或Si3N4或者其它的高k介质层，其厚度为d，厚度d范围为0.03微米到1微米。对半导体衬底310进行N型区域重掺杂，形成多阈值高压MOSFET器件的源极320和漏极330，源极320和漏极330具体的深度也不受本发明限制；源极320和漏极330分布于栅介质层340两侧并与栅介质层的边沿相间一定距离；源极320与栅介质层340的左边沿的距离为c，漏极330与栅介质层340的右边沿的距离也为c，源极、漏极分别与栅介质层之间通过构图轻掺杂形成偏移区370，偏移区370实际上为LLD(Low Doping Drain，轻掺杂漏)区域，用于防止该多阈值高压MOSFET器件在高压工作的情况下、由于源漏之间的电压过高而穿通；c的具体数值范围不受本发明限制；该实施例中给出的是对称结构的多阈值高压MOSFET器件，所以在源极和漏极两侧旁都分布有偏移区；而在不对称结构中，只有在漏极旁存在偏移区。栅电极通过光刻、刻蚀的构图方法形成于栅介质层340之上；在该实施例中，栅电极的图像形状如图3的俯视图所示，栅电极分为两部分350a和350b，350a和350b均为方块状，350a和350b之间在沟道的宽的方向形成一条间隙，其间隙的间距为m，因此，栅电极将栅介质层140分成被栅电极覆盖的部分和未被栅电极覆盖的部分，350a和350b覆盖的部分定义为第一部分栅介质层，350a和350b未覆盖的部分定义为第二部分栅介质层。在栅电极350a、350b施加大于阈值电压的正向栅偏压时，会在栅介质层340之下的局部衬底区域反型形成N型载流子累积区，从而栅介质层两旁的源极和漏极之间施加源漏偏压后，会形成导电沟道(图中虚线箭头所示)。栅电极可以为多晶硅栅电极，也可以为金属栅电极，栅电极的材料及其薄膜厚度不受本发明限制。
[0032] 继续参阅图3和图4，根据背景技术中关于MOSFET器件的原理介绍，其阈值电压Vth的一个重要影响因子就是单位面积电容COX，由上所述，由于栅电极350a、350b之间的间隙的存在，单位面积电容密度降低，从而降低了COX，相比栅电极全覆盖栅介质层的多阈值高压MOSFET器件，其单位面积电容COX下降，从而阈值电压Vth上升，容易实现高阈值电压的特性。350a、350b之间的间隙距离m越大，第二部分栅介质层与第一部分栅介质层面积比越大，单位面积电容COX越小，其阈值电压Vth越大。其单位面积电容COX的变化，也可以从栅介质层的有效厚度去理解，如图4中所示，如果栅电极全覆盖栅介质层340，其P点的有效厚度为d，但是，如果P点正上方不覆盖栅电极时，其有效厚度变为d1，d1大于d，根据电容计算公式可知，单位面积电容COX值下降，阈值电压Vth增大。该实施例中，只是给出了N型的多阈值高压MOSFET器件结构的阈值电压调整的物理原理解释，P型的多阈值高压MOSFET器件结构的阈值电压调整的物理原理解释可以依此类推。
[0033] 继续参阅图3和图4，通过以上原理分析可知，只有当350a、350b之间的间隙距离m与栅介质层340的厚度d的大小可相比拟时，COX的调整才明显，阈值电压的变化效果才明显。因此，较优地，栅电极350a、350b之间的间隙的间距m与栅介质层340的厚度d的比值范围为0.1至3。进一步，在65纳米代以上工艺技术中，间隙的间距m由其最小间距(pitch)决定，特征尺寸越大，所能构图形成的m的最小值就越大。较优地，该多阈值高压MOSFET器件适合于65纳米节点或者65纳米节点以下的工艺技术制造，例如，在45nm代工艺技术制造该多阈值高压MOSFET器件时，阈值电压为32V时，栅介质层340的厚度d为90nm，其Pitch约为50-60nm，间隙的间距m可以设定在30纳米左右，间隙的间距m与栅介质层340的厚度d相比拟，易于通过栅电极构图修改来调整其阈值电压。
[0034] 图5所示为本发明第二实施例的多阈值高压MOSFET器件结构的俯视图，图6所示为本发明第二实施例的多阈值高压MOSFET器件结构的截面图，该截面图为图5中A-A处的截面图。如图5、图6所示，多阈值高压MOSFET器件400包括栅电极、栅介质层440、源极420、漏极430、偏移区470以及半导体衬底410。该实施例与图5、图6所示第一实施例的主要差异在于栅电极的构图图形差异，该实施例中，栅电极分为450a、450b、450c三部分，
450a、450b之间存在间隙，450b、450c之间存在间隙，间距均为m，间隙之间相互平行。该多阈值高压MOSFET器件400与多阈值高压MOSFET器件300的原理相同，但是由于间隙面积的增加，第二部分栅介质层(未被栅电极覆盖的部分)面积增加，单位面积电容COX值下降，阈值电压Vth增大。因此，多阈值高压MOSFET器件的阈值电压的调整，也可以通过栅电极构图增加栅电极的间隙来实现，特别是其阈值电压需要增大时，不需要重新对衬底的沟道区域掺杂、或者增大栅介质层的厚度等等。
450a、450b之间存在间隙，450b、450c之间存在间隙，间距均为m，间隙之间相互平行。该多阈值高压MOSFET器件400与多阈值高压MOSFET器件300的原理相同，但是由于间隙面积的增加，第二部分栅介质层(未被栅电极覆盖的部分)面积增加，单位面积电容COX值下降，阈值电压Vth增大。因此，多阈值高压MOSFET器件的阈值电压的调整，也可以通过栅电极构图增加栅电极的间隙来实现，特别是其阈值电压需要增大时，不需要重新对衬底的沟道区域掺杂、或者增大栅介质层的厚度等等。
[0035] 图7所示为本发明第三实施例的多阈值高压MOSFET器件结构的俯视图，图8所示为本发明第三实施例的多阈值高压MOSFET器件结构的截面图，该截面图为图7中A-A处的截面图。如图7、图8所示，多阈值高压MOSFET器件500包括栅电极、栅介质层540、源极520、漏极530、偏移区570以及半导体衬底510。该实施例与图3、图4所示第一实施例的主要差异在于栅电极的构图图形差异，在图3、图4中，栅电极350a、350b之间的间隙平行于沟道的宽的方向(即图中的上下方向)分布，而在图7、图8中，栅电极550a、550b之间的间隙不平行于沟道的宽的方向，而是平行于沟道的长度方向。在其它结构参数相同的情况下，即使间隙距离m值相同，但是由于第二部分栅介质层(未被栅电极覆盖的部分)与第一部分栅介质层(被栅电极覆盖的部分)的面积比有所差异，其阈值电压Vth也是不相同的。图
3、图4所示第一实施例与图8、图9所示第三实施例相比，相对更易于根据栅电极构图修改来准确调整多阈值高压MOSFET器件的阈值电压Vth。
3、图4所示第一实施例与图8、图9所示第三实施例相比，相对更易于根据栅电极构图修改来准确调整多阈值高压MOSFET器件的阈值电压Vth。
[0036] 图9所示为本发明第四实施例的多阈值高压MOSFET器件结构的俯视图，图10所示为本发明第四实施例的多阈值高压MOSFET器件结构的截面图，该截面图为图9中A-A处的截面图。如图9、图10所示，多阈值高压MOSFET器件600包括栅电极、栅介质层640、源极620、漏极630、偏移区670以及半导体衬底610。该实施例与图3、图4所示第一实施例的主要差异在于栅电极的构图图形差异，在图3、图4中，栅电极350a、350b之间的间隙平行于沟道的宽的方向(即图中的上下方向)分布，而在图9、图10中，栅电极650a、650b之间的间隙不平行于沟道的宽的方向，也不平行于沟道的长度方向，其间隙与沟道的长方向的夹角为θ，0°＜θ＜90°。在其它结构参数相同的情况下，即使间隙距离m值相同，但是由于第二部分栅介质层(未被栅电极覆盖的部分)与第一部分栅介质层(被栅电极覆盖的部分)的面积比有所差异，其阈值电压Vth也是不相同的。图3、图4所示第一实施例与图9、图10所示第四实施例相比，相对更易于根据栅电极构图修改来准确调整多阈值高压MOSFET器件的阈值电压Vth。
[0037] 图11所示为本发明第五实施例的多阈值高压MOSFET器件结构的俯视图，图12所示为本发明第五实施例的多阈值高压MOSFET器件结构的截面图，该截面图为图11中A-A处的截面图。如图11、图12所示，多阈值高压MOSFET器件700包括栅电极750a和750b、栅介质层740、源极720、漏极730、偏移区770以及半导体衬底710。该实施例与图3、图4所示第一实施例的主要差异在于还包括STI层760。在图3、图4中，源极、漏极之间是只通过半导体衬底上的偏移区370防止穿通的，而在图11、图12中，分别在源极、漏极和栅极之间的偏移区中增加STI层，STI层760有进一步防止在高压情况下源极和漏极之间的穿通的效果。两个STI层760的存在，也使源极720和漏极730之间的距离大于栅介质层740的长度(L)，在该实施例中，STI层可以通过传统的STI工艺形成，其材料一般为气相淀积或热氧化生成的SiO2，STI层760在纵向的厚度大于栅介质层740的厚度d。
[0038] 图13所示为本发明第六实施例的多阈值高压MOSFET器件结构的俯视图，图14所示为本发明第六实施例的多阈值高压MOSFET器件结构的截面图，该截面图为图13中A-A处的截面图。如图13、图14所示，多阈值高压MOSFET器件800包括栅电极850、栅介质层840、源极820、漏极830、偏移区870以及半导体衬底810，该实施例与图3、图4所示第一实施例的主要差异在于栅电极的构图图形差异。该实施例中，栅电极850作为一个整体连续分布于栅介质层840的正上方，但是栅电极850并不完全覆盖栅介质层420，如图13、图14所示，栅电极850的面积小于栅介质层840面积，栅电极850的左边沿与栅介质层的左边沿的距离为m，栅电极850的右边沿与栅介质层的右边沿的距离为m，其m值与栅介质层840的厚度d的比值范围为0.1至3。该多阈值高压MOSFET器件800与多阈值高压MOSFET器件
300的原理相同，由于栅电极840的图形尺寸的调整、导致m增加，第二部分栅介质层(未被栅电极覆盖的部分)面积增加，单位面积电容COX值下降，阈值电压Vth增大。
300的原理相同，由于栅电极840的图形尺寸的调整、导致m增加，第二部分栅介质层(未被栅电极覆盖的部分)面积增加，单位面积电容COX值下降，阈值电压Vth增大。
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