包含移动与便携式元件(如移动电话、个人数字助理、数 字相机及其组合)的电子装置需要具有低待命功耗和低操作功 耗的静态随机存储器芯片。一个静态随机存储器芯片包括数百 万个类似图1a所示的六晶体管式静态随机存储单元(6T SRAM cell)100。举例而言，其他形式的静态随机存储单元包括四晶 体管式与单一晶体管式的静态随机存储单元，而浅沟槽隔离 (STI)结构通常用来定义主动区域，以及电性隔离静态随机存 储单元。
然而，在浅沟槽隔离制程中，晶体管主动区域旁边的浅沟 槽隔离结构中会形成有凹陷。传统的浅沟槽隔离制程流程包括 垫氧化层(pad oxide)与氮化硅沉积、主动区掩膜、氮化硅/ 氧化层蚀刻、硅沟槽蚀刻、隔离层氧化(liner oxidation)、氧 化物的化学气相沉积(CVD)填补、化学机械抛光(CMP)以 及氮化硅/垫氧化层的移除。在传统的浅沟槽隔离制程中，常见 的缺点包含沿浅沟槽隔离结构边缘形成的氧化物或场氧化层 (FOX)的凹陷，这是由于氢氟酸(HF)溶液对垫氧化层和/ 或牺牲氧化层进行湿蚀刻所造成的。
图1b是图1a所示的六晶体管式静态随机存储单元(6T SRAM cell)100的俯视图，显示晶体管栅极102跨越了在主动 区108与浅沟槽隔离区域110的边界106处所形成的凹陷104。
图1c是六晶体管式静态随机存储单元100的N2晶体管的剖 视图，该图对应于图1b中的参考线X。图1c显示栅极介电层112 与栅极电极114以高于75％的平滑度沉积。如果未能平滑沉积于 凹陷104上，N2晶体管的主动区域108的浅沟槽隔离(STI)转 角处116会有漏电流，其原因是栅极介电层112没有完全填补凹 陷104，使凹陷104包括一部份栅极电极114。栅极介电层112与 栅极电极114沿着浅沟槽隔离转角处116的侧壁延伸，这可能成 为漏电来源。特别是栅极介电层112与栅极电极114在浅沟槽隔 离转角处116的非平面形状会产生密集的电磁场，因而形成浅沟 槽隔离转角漏电流。此外，栅极介电层112在凹陷104的阶梯落 差处118会受到材料应力，可能会对晶体管功耗产生负面影响。

有鉴于此，本发明的目的在于提供一种静态随机存储单元 及其制造方法，使之具有低功耗和低漏电流。
为了实现上述目的，本发明提供一种半导体元件，包括： 一个基板；一个基板上的主动区，该主动区包括一个半导体材 料；一个基板上的绝缘区，位于该主动区旁边，且包括一个绝 缘材料，该主动区与该绝缘区形成一个具有阶梯落差的表面； 以及一个形成于该阶梯上的介电材料，其介电常数大于8。
根据本发明所述的半导体元件，所述介电材料以高于75％ 的平滑度形成于所述阶梯落差上。
根据本发明所述的半导体元件，所述阶梯落差的上部表面 是所述主动区，下部表面是所述绝缘区。
根据本发明所述的半导体元件，所述上部表面与所述下部 表面有5至500埃的垂直距离。
根据本发明所述的半导体元件，所述上部表面与所述下部 表面有少于600埃的垂直距离。
根据本发明所述的半导体元件，所述阶梯落差的上部表面 是所述绝缘区，下部表面是所述主动区。
根据本发明所述的半导体元件，所述上部表面与所述下部 表面有5至600埃的垂直距离。
根据本发明所述的半导体元件，所述阶梯落差的上部表面 与下部表面位于所述主动区内。
根据本发明所述的半导体元件，所述上部表面与所述下部 表面有5至5000埃的垂直距离。
根据本发明所述的半导体元件，所述阶梯落差的上部表面 与下部表面位于所述绝缘区内。
根据本发明所述的半导体元件，所述上部表面与所述下部 表面有5至600埃的垂直距离。
根据本发明所述的半导体元件，所述绝缘区包括浅沟槽隔 离结构、台地绝缘结构、硅的局部氧化结构或其组合。
根据本发明所述的半导体元件，所述介电材料主要为氧化 铝、氧化铪、氧化锆、氧化镧、铪氧氮化物、硅酸铪或其组合。
根据本发明所述的半导体元件，所述介电材料位于部份所 述主动区之上以形成晶体管栅极介电层。
为了实现上述目的，本发明还提供一种静态随机存储单元， 包括：一个主动区，该主动区内至少形成有一个晶体管；一个 绝缘区，位于该主动区旁边；一个边界区，具有第一阶梯落差， 该边界区位于该主动区与该绝缘区之间；以及一个栅极介电层， 延伸于该第一阶梯落差上，该栅极介电层包括一个介电常数大 于8的材料。
根据本发明所述的静态随机存储单元，所述第一落差有一 个少于600埃的阶梯高度。
根据本发明所述的静态随机存储单元，所述绝缘区包括浅 沟槽隔离结构、台地绝缘结构、硅的局部氧化结构或其组合。
根据本发明所述的静态随机存储单元，所述主动区还包括 一个第二落差，该第二落差有一个少于5000埃的阶梯高度，且 所述栅极介电层以高于75％的平滑度形成于该第二阶梯落差 上。
根据本发明所述的静态随机存储单元，所述绝缘区还包括 一个第二落差，该第二落差有一个少于600埃的阶梯高度，且所 述栅极介电层以高于75％的平滑度形成于该第二阶梯落差上。
根据本发明所述的静态随机存储单元，所述栅极介电层以 高于75％的平滑度覆盖于所述第一阶梯落差上。
本发明提供的静态随机存储单元及半导体元件，通过使用 高介电常数材料较好的控制了浅沟槽隔离的漏电流，从而提供 较低的待命电流和较低的功耗；通过使用高介电常数的、较厚 的栅极介电层，降低了隧穿电流和栅极的注入离子向外扩散。
附图说明
图1a是六晶体管式静态随机存储单元的示意图。
图1b是图1a所示的六晶体管式静态随机存储单元的布局 图。
图1c是图1b所示的六晶体管式静态随机存储单元中一个晶 体管的剖视图。
图2a至2e是剖视图，显示本发明第一实施例的制造方法。
图3a至3f是本发明实施例阶梯落差的剖视图。

图2a至2e是剖视图，显示本发明第一实施例的制造方法。 该方法包括图2a所示的半导体基板200。半导体基板200包含P 型硅晶块203里的浅沟槽隔离结构202。浅沟槽隔离结构202位 于主动区204旁，在主动区204的转角208旁边有凹陷206。凹陷 206处有阶梯落差205，其下部表面207为二氧化硅，上部表面 209为硅材料。为清楚起见，凹陷处以夸大尺寸呈现。
在浅沟槽隔离结构202形成后，使用氮气对基板表面210进 行氮化清理。此外，对基板表面210进行清理以便沉积高介电薄 层的方法还包括使用其他含氮气体，例如氧化亚氮(N2O)、氧 化氮(NO)、氨气(NH3)。
如图2b所示，高介电薄层氧化铪212的介电常数大于8，并 且利用原子层化学气相沉积(ALCVD)以高于75％的平滑度沉 积于基板表面210上。有关原子层化学气相沉积制程的详细说明 请参阅Conley等于2001年在Proc.IRW Final Report第11至 15页所发表的论文“以原子层化学气相沉积进行氧化铪沉积的 初步探索(Preliminary Investigation of Hafnium Oxide Deposited via ALCVD)”。除了使用原子层化学气相沉积进行 氧化铪沉积之外，其他实施例还包含金属有机物化学气相沉积 (metal organic chemical vapor deposition，MOCVD)、次 常压化学气相沉积(sub atmosphere chemical vapor deposition，SACVD)、快速热化学气相沉积(rapid thermal chemical vapor deposition)等高介电薄膜沉积制程，遥控等 离子增强化学气相沉积(remote plasma enhanced chemical vapor deposition，RPE CVD)、低压化学气相沉积(LPCVD)、 高密度等离子化学气相沉积(HDP CVD)以及各种含有蒸发与 溅射的物理气相沉积。
需要注意的是，介电常数大于3.9(二氧化硅的介电常数) 的材料通常被称为高介电材料。但对于本发明的实施例，高介 电材料的介电常数较佳为大于8。
当进行上述原子层化学气相沉积时，氧化铪栅极介电材料 以高于75％的平滑度沉积于基板表面上。栅极介电层的平滑度 通常可以通过诸如沉积压力、温度和气体流量等进行调整，这 些或其他制程条件的变化可以改变栅极介电层的平滑度。
在氧化铪212上沉积一层多晶硅214，如图2c所示。本发明 的实施例包含在具有高介电常数的栅极介电层212上形成任何 适于作为栅极电极的材料，例如，其他实施例的栅极电极材料 包含铂(Pt)、氮化钽(TaN)、氮化钛(TiN)以及钨。
通过选择性蚀刻移除部份具有高介电常数的栅极介电层 212及其上的栅极电极214。图2d是第一实施例选择性蚀刻后的 布局图，图2e显示的是图2d沿线2e-2e的剖视图。氧化铪212 与栅极电极层214在晶体管通道218上形成-个栅层叠(gate stack)216。后续制造步骤包括，例如，离子注入，形成一个 晶体管215，以及在静态随机存储器芯片上实施进一步的金属化 步骤以形成静态随机存储单元。
第一实施例的六晶体管式静态随机存储单元有六个晶体 管，全都具有高介电常数的栅极介电层。然而，在其他实施例 中，六晶体管式静态随机存储单元只有一部份晶体管具有高介 电常数的栅极介电层，例如，具有高介电常数的栅极介电层可 能只限于六晶体管式静态随机存储单元中的P型晶体管或N型 晶体管。
第一实施例静态随机存储单元的晶体管215较佳为金属氧 化物半导体晶体管，还可以是其它晶体管，例如应变型通道晶 体管(strained channel transistor)。应变型通道晶体管可以 包括硅、碳、锗及其组合。
第一实施例的基板203包含一块晶硅基板。本发明其他实施 例的基板还包含绝缘硅(silicon on insulator，SOI)基板、应 变绝缘硅(strained silicon on insulator，SOI)基板以及松 弛硅锗上应变硅(strained silicon over relaxed silicon germanium)基板，并且松弛硅锗可以包含渐变硅锗层(graded silicon germanium layer)。
晶体管215浅沟槽隔离结构202中的介电材料为二氧化硅。 在本发明其他实施例中，用于静态随机存储单元绝缘结构的材 料还可以包含氮化硅(Si3N4)、硅氧氮化物(SiON)、氮化硼 (BN)、以及硅(Si)。在本发明其他实施例中，具有高介电常 数的栅极介电层可以是晶体管绝缘结构(如：硅的局部氧化结 构，LOCOS structure)中的一部份，还可以是兼作浅沟槽隔 离结构中的隔离层(liner)的垫氧化层。在其他实施例中，绝 缘材料形成于台地绝缘结构的凹陷处。
如图2e的虚线所示，阶梯落差205位于浅沟槽隔离结构202 的凹陷206中，阶梯落差205在与浅沟槽隔离结构制造过程有关 的蚀刻制程中形成。在本发明其他实施例中，基板的阶梯落差 可以通过选择性蚀刻形成。选择性蚀刻还可以包括光刻制程， 但本发明不限于此。选择性蚀刻可以为等向性或非等向性。如 果选择性蚀刻为非等向性，则可能是任何形式的干蚀刻；如果 选择性蚀刻为等向性，则可能是化学性干蚀刻或湿蚀刻。在本 发明的实施例中，用以形成阶梯落差的选择性湿蚀刻可以包括 在选定地区(如：绝缘区域)有较高蚀刻率的蚀刻液。蚀刻液 可以包括氢氟酸(HF)、磷酸(H3PO4)或其组合。本发明其他 实施例在湿蚀刻步骤后还有背面清洗步骤，但并非所有实施例 都需要背面清洗步骤。
凹陷206中的阶梯落差205具有二氧化硅下部表面和硅上部 表面。图3a至3f所示及下述实施例使用具有不同上部表面、下 部表面和高介电常数栅极介电层的阶梯落差。
图3a中的实施例显示在具有台地绝缘的绝缘硅晶体管浅沟 槽隔离(STI)边界处形成的阶梯落差220。阶梯落差220有约5 至500埃的垂直距离DV1。阶梯落差220的上部表面222为硅 224，下部表面226为硅氧化合物228。阶梯落差220上的氧化铪 层230有大于75％的阶梯覆盖平滑度。
图3b中的实施例显示在六晶体管式静态随机存储单元晶体 管的浅沟槽隔离(STI)凹陷处所形成的阶梯落差232。阶梯落 差232包含绝缘材料242与半导体材料238的边界234。阶梯落差 232的上部表面236为硅238。上部表面236与下部表面240有约 200埃的垂直距离DV2。阶梯落差232的下部表面240为硅氧化 合物242。阶梯落差232上的氧化铪244有大于75％的阶梯覆盖平 滑度。
图3c中的实施例显示在单一晶体管式静态随机存储单元的 阶梯落差248。阶梯落差248的上部表面250为硅氧化合物252， 下部表面254为硅256。阶梯落差248的高度DV3约为5至100埃。 阶梯落差248上的氧化铪280有大于75％的阶梯覆盖平滑度。
图3d中的实施例显示在单一晶体管式静态随机存储单元晶 体管的主动区264与浅沟槽隔离区266的边界处262有一个阶梯 落差268。阶梯落差268的下部表面270为主动区264的表面，包 括硅、碳以及锗的化合物。阶梯落差268的上部表面274为浅沟 槽隔离区266的上表面274，包括二氧化硅。阶梯落差268的高 度DV4约为400埃。阶梯落差268上具有高介电常数的栅极介电 层是氧化铪280，其具有大于75％的阶梯覆盖平滑度。
图3e中铪氧氮化物282栅极介电材料以大于75％的阶梯覆 盖平滑度形成于阶梯落差284上，以及六晶体管式静态随机存储 单元的绝缘区286内。阶梯落差284的上部表面288与下部表面 290为二氧化硅286。上部表面288离下部表面290的垂直距离 DV5约为400埃。图3e中阶梯落差284的上部表面288与下部表 面290是由相同介电材料构成的。然而，在其它绝缘区包含一个 阶梯落差的实施例中，上部与下部阶梯落差可以包括不同的介 电材料。
图3f所示的六晶体管式静态随机存储单元晶体管的一部份 在主动区296处有一个阶梯落差294。阶梯落差294的上部表面 298和下部表面300是由相同材料构成的。阶梯落差294的上部 表面298与下部表面300为含硅296的主动区表面。上部表面298 离下部表面300的垂直距离DV6约为5000埃。高介电常数栅极 介电层硅酸铪302通过原子层沉积(ALD)形成于阶梯落差294 上，且其介电常数大于8。在主动区包含上部表面和下部表面的 阶梯落差的其他实施例中，上部与下部表面可以是不同材料。
上述实施例具有多项优点。高介电常数材料使静态随机存 储单元晶体管浅沟槽隔离的漏电流得到了较好的控制，从而提 供较低的待命电流和较低的功耗。通过提供介电常数大于8的栅 极介电层，较厚的栅极介电层可以用于静态随机存储单元晶体 管，且仍在栅极电极与底层晶体管通道间维持所需的电容。较 厚的高介电材料可降低隧穿电流(tunneling current)和栅极 的注入离子向外扩散。
本发明实施例的阶梯落差具有不同的阶梯高度。垂直距离 低于400埃的阶梯落差具有绝缘材料上部表面和半导体材料下 部表面。本发明其他实施例包括半导体材料上部表面和绝缘材 料下部表面的阶梯落差，在这些实施例中，阶梯高度较佳为低 于200埃。对于上部表面和下部表面均是介电材料的阶梯落差， 其垂直距离较佳低于500埃；对于上部表面和下部表面均是半导 体材料的阶梯落差，其垂直距离较佳低于5000埃。
具有高介电常数的栅极介电材料包含铪和锆，例如氧化锆、 铪氧氮化物以及硅酸铪。其他实施例包含氧化铝和氧化镧。此 外，实施例还包含上述栅极介电材料的结合，例如，含有多层 异质的栅极介电层，以及包含锆、铪、氧、氮、镧以及铝的栅 极介电合金。本发明的实施例还包含多层栅极介电层，该多层 栅极介电层包括高介电层和介电常数低于8的介电层。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例 并非用以限定本发明。本领域的技术人员，在不脱离本发明的 精神和范围内，应有能力对该较佳实施例做出各种更改和补充， 因此本发明的保护范围以权利要求书的范围为准。例如，本领 域技术人员可在本发明的范围内对静态随机存储单元作出改 变。而且，用来制造介电常数大于8的介电材料的结构和方法可 以用于任何半导体结构，而不限于六晶体管式静态随机存储单 元的阶梯落差。
附图中符号的简单说明如下：
100：六晶体管式静态随机存  202：浅沟槽隔离结构
     储单元                203：P型硅晶块
102：晶体管栅极            204：主动区
104：凹陷                  205：阶梯落差
106：边界                  206：凹陷
108：主动区                207：下部表面
110：浅沟槽隔离区域        208：转角
112：栅极介电层            209：上部表面
114：栅极电极              210：基板表面
116：浅沟槽隔离转角处      212：栅极介电层
118：阶梯落差              214：栅极电极
200：半导体基板            215：晶体管
216：栅层叠                    256：硅
218：晶体管通道                262：边界
220：阶梯落差                  264：主动区
222：上部表面                  266：浅沟槽隔离区
224：硅                        268：阶梯落差
226：下部表面                  270：下部表面
228：硅氧化合物                274：上部表面
230：氧化铪层                  280：氧化铪
232：阶梯落差                  282：铪氧氮化物
234：边界                      284：阶梯落差
236：上部表面                  286：绝缘区
238：半导体材料                288：上部表面
240：下部表面                  290：下部表面
242：绝缘材料                  294：阶梯落差
244：氧化铪                    296：主动区
248：阶梯落差                  298：上部表面
250：上部表面                  300：下部表面
252：硅氧化合物                302：硅酸铪
254：下部表面