技术领域
[0001] 本
发明涉及半导体技术领域，更具体地，涉及一种
半导体晶片。
背景技术
[0002] 诸如
电机等驱动
电路通常会包括多个半桥电路，两个半桥电路之间会连接有感性负载，如图1所示，其为电机驱动电路的局部电路图，其中，晶体管M1和晶体管M2分别为第一半桥电路的低压侧晶体管和高压侧晶体管，晶体管M3和晶体管M4分别为第二半桥电路的低压侧晶体管和高压侧晶体管。晶体管M2和晶体管M3导通时，电感
电流由晶体管M2通过电感L流过晶体管M3，接着晶体管M2、晶体管M3关断，晶体管M4、晶体管M1导通，电感L通过晶体管M4、晶体管M1续流。
[0003] 图2为图1所示的电路图的芯片结构的俯视图，图3为图2所示的芯片结构沿AB轴的剖面图。图2所示的芯片划分为I、II、III三个区域，第一区域I和第三区域III关于Z2轴对称，第二区域II也关于Z2轴对称，其中，第一区域I又分为第一上区域I1和第一下区域I2，第三区域III也可分为第三上区域III1和第三下区域III2，晶体管M1、M2、M3、M4分别位于第一上区域I1、第一下区域I2、第三上区域III1、第三下区域III2中，且第一上区域I1和第一下区域I2关于Z1轴对称，第三上区域III1和第三下区域III2关于Z1轴对称，第二区域II也关于Z1轴对称。高压侧的晶体管M2与低压侧的晶体管M3均位于N型阱区Nwell，二者均包括位于阱区Nwell中的P型体区Pbody、位于Pbody中的源极区N+和体
接触区P+、栅介质层(图3中未标记)、位于栅介质层上的栅极导体Ploy以漏极区N+，高压侧的晶体管M2的漏
电极D接输入
电压VIN，源电极S与衬底电极相连的
节点通过电感L与低压侧晶体管M3的漏电极D相连，低压侧的晶体管M3的衬底电极相连的节点接参考地电压GND。在上述续流过程中，高压侧的晶体管M2和低压侧的晶体管M3之间寄生的PN
PN结构处于
正向偏置状态，并伴随着PNP(Pbody-Nwell-Psub)的导通，以及伴随着NPN(Nwell-Psub-Nwell)的导通，当寄生PNP的集电极电流(也可表述为空穴载流子)到达低压侧并作为寄生NPN的基极电流且促进低压侧的Nwell向Psub注入
电子的时候，当低侧NPN的集电极电流(也可以表述为电子载流子)到达高压侧的Nwell并作为寄生PNP的基极电流的时候，就会导致PNPN晶闸管开启并导致驱动芯片内部电流不受控而
坏死。
[0004] 对于上述驱动芯片存在的问题，如图2和3所示，常规的解决方案是在高压侧晶体管M2和低压侧晶体管M3之间设置隔离区ISO，并在隔离区ISO形成P型隔离环Pring和N型隔离环Nring，N型隔离环用于吸收高压侧注入的电子载流子，P型隔离环Pring用于吸收低压侧注入的空穴载流子，但这往往需要耗费非常大的面积，才可以保证芯片在额定电压额定电流下不触发内部正偏的PNPN晶闸管开启，如图3所示，其为图1所示的驱动电路的芯片结构俯视图，作为隔离结构ISO的P型隔离环和N型隔离环均横跨整个第二区域II，即晶体管M2与晶体管M4之间，以及晶体管M1和晶体管M3之间本不需要设置那么大面积的隔离结构，但是却仍然设置了，以造成了芯片面积的浪费。
发明内容
[0005] 有鉴于此，本发明提供一种半导体晶片，通过对隔离结构的设置，以在保证隔离性能的同时降低隔离结构的面积，从而可以节约晶片的整体面积。
[0006] 一种半导体晶片，其特征在于，包括：
[0007] 半导体衬底，具有沿所述半导体衬底长度方向依次排列且相互平行的第一区域、第二区域和第三区域，所述第一区域、第二区域和第三区域沿所述半导体衬底宽度方向的宽度相同，
[0008] 所述第一区域具有沿所述半导体衬底宽度方向依次排布的第一上区域和第一下区域，所述第三区域具有沿所述所述半导体衬底宽度方向依次排布的第三上区域和第三下区域，
[0009] 位于所述第二区域中的隔离结构，所述隔离结构沿所述半导体衬底宽度方向的宽度小于所述第二区域沿所述半导体衬底的宽度方向的宽度，
[0010] 所述隔离结构包括第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区，[0011] 所述第一掺杂区用于吸收由所述第一下区域向所述第三上区域方向流动的空穴载流子，以及用于吸收由所述第三下区域向所述第一上区域方向流动的空穴载流子，[0012] 所述第二掺杂区用于吸收由所述第三上区域向所述第一下区域方向流动的电子载流子，以及用于吸收由所述第一上区域向所述第三下区域方向流动的电子载流子。
[0013] 优选地，所述的半导体晶片还包括：
[0014] 至少部分位于所述第一上区域的第一晶体管，
[0015] 至少部分位于所述第一下区域的第二晶体管，
[0016] 至少部分位于所述第三上区域的第三晶体管，
[0017] 至少部分位于所述第三下区域的第四晶体管，
[0018] 其中，所述第一掺杂区用于吸收由所述第二晶体管向所述第三晶体管方向流动的空穴载流子，以及用于吸收由所述第四晶体管向所述第一晶体管方向流动的空穴载流子，[0019] 所述第二掺杂区用于吸收由所述第三晶体管向所述第二晶体管方向流动的电子载流子，以及用于吸收由所述第四晶体管向所述第一晶体管方向流动的电子载流子。
[0020] 优选地，所述隔离结构夹在所述第二晶体管和第三晶体管之间，使得所述第二晶体管和第三晶体管之间的最短距离不小于第一预定距离，
[0021] 且所述隔离结构还夹在所述第四晶体管和第一晶体管之间，使得所述第四晶体管和第一晶体管之间的最短距离不小于第二预定距离。
[0022] 优选地，所述第一预定距离与第二预定距离相等。
[0023] 优选地，所述第二区域关于第一轴对称，
[0024] 所述第一上区域和第一下区域关于所述第一轴对称，
[0025] 所述第三上区域和第三下区域关于所述第一轴对称，
[0026] 所述第一轴与所述半导体衬底的长度方向平行。
[0027] 优选地，所述隔离结构关于所述第一轴对称。
[0028] 优选地，所述隔离结构关于第二轴对称，
[0029] 所述第一上区域和第三上区域关于所述第二轴对称，
[0030] 所述第一下区域和第三下区域关于所述第二轴对称，
[0031] 所述第二轴与所述半导体衬底的宽度方向平行。
[0032] 优选地，所述隔离结构为矩形结构，所述矩形结构沿所述半导体衬底的宽度方向的宽度不小于预定宽度，
[0033] 所述矩形结构和所述第二区域在沿所述半导体衬底的长度方向的长度相等。
[0034] 优选地，所述隔离结构为菱形结构，
[0035] 所述菱形结构的第一对
角线与所述第一轴平行，
[0036] 所述菱形结构的第二对角线与所述第二轴平行，
[0037] 所述菱形的边长不小于预定值。
[0038] 优选地，所述隔离结构中的第一掺杂区和第二掺杂区沿所述第一轴方向交错排列，
[0039] 且所述第一掺杂区和第二掺杂区均关于所述第二轴对称。
[0040] 优选地，所述第一晶体管的一部分位于所述第二区域中且与所述隔离结构相邻。
[0041] 优选地，所述第二晶体管的一部分位于所述第二区域中且与所述隔离结构相邻。
[0042] 优选地，所述第三晶体管的一部分位于所述第二区域中且与所述隔离结构相邻。
[0043] 优选地，所述第四晶体管的一部分位于所述第二区域中且与所述隔离结构相邻。
[0044] 优选地，所述第一晶体管为第一半桥电路的低压侧晶体管，所述第二晶体管为所述第一半桥电路的高压侧晶体管，
[0045] 所述第三晶体管为第二半桥电路的低压侧晶体管，所述第四晶体管为所述第二半桥电路的高压侧晶体管。
[0046] 优选地，所述第一晶体管与第二晶体管相连的第一节点通过感性元件耦合到所述第三晶体管与第四晶体管相连的第二节点。
[0047] 优选地，所述半导体衬底为P型半导体衬底，所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为横向N型金属
氧化物
场效应晶体管，
[0048] 所述第一掺类型为P型，所述第二掺杂类型为N型。
[0049] 优选地，所述第一下区域具有N型的第一阱区，所述第二晶体管位于所述第一阱区中，
[0050] 位于所述第二晶体管的源极区域中的P型体区、所述第一阱区以及所述半导体衬底构成寄生的第一PNP晶体管，
[0051] 所述第一阱区、半导体衬底以及所述第三晶体管中的第一N型区域构成寄生的第一NPN晶体管，所述第一N型区域与所述半导体衬底相邻，
[0052] 当所述第一PNP晶体管导通时，所述空穴载流子由经所述第一PNP晶体管向所述第三晶体管方向流动，
[0053] 当所述第一NPN晶体管导通时，所述电子载流子由经所述第一NPN晶体管向所述第二晶体管方向流动。
[0054] 优选地，所述第三下区域具有N型的第二阱区，所述第四晶体管位于所述第二阱区中，
[0055] 位于所述第四晶体管的源极区域中的P型体区、所述第二阱区以及所述半导体衬底构成寄生的第二PNP晶体管，
[0056] 所述第二阱区、半导体衬底以及所述第一晶体管中的第二N型区域构成寄生的第二NPN晶体管，所述第二N型区域与所述半导体衬底相邻，
[0057] 当所述第二PNP晶体管导通时，所述空穴载流子由经所述第二PNP晶体管向所述第一晶体管方向流动，
[0058] 当所述第二NPN晶体管导通时，所述电子载流子由经所述第二NPN晶体管向所述第四晶体管方向流动。
[0059] 优选地，所述第一上区域和第三上区域中分别设置有N型的第三阱区、N型的第四阱区，所述第一晶体管和第三晶体管分别位于所述第三阱区和第四阱区中。
[0060] 优选地，所述隔离结构沿所述半导体衬底宽度方向的宽度小于所述第一晶体管和第二晶体管沿所述半导体衬底宽度方向的的宽度之和，
[0061] 所述隔离结构沿所述半导体衬底宽度方向的宽度小于所述第三晶体管和第四晶体管沿所述半导体衬底宽度方向的的宽度之和。
[0062] 由上可见，依据本发明提供的半导体晶片中，由于隔离结构沿所述半导体衬底宽度方向的宽度小于第二区域的宽度，使得所述第二区域中除隔离结构所占区域之外的剩余区域的用于制作功率器件，这样在第一区域所述第一区域、第二区域和第三区域这三个区域的面积和相同的情况下，各个功率器件的面积可以做得更大，有利于节约半导体晶片的整体面积。
附图说明
[0063] 通过以下参照附图对本发明
实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0064] 图1电机驱动电路的局部电路图；
[0065] 图2现有的实现图1所示的电路图的芯片结构的俯视图；
[0066] 图3为图2所示的芯片结构沿AB轴的剖面图；
[0067] 图4为依据本发明实施例一提供的半导体晶片的俯视图；
[0068] 图5为依据本发明实施例二提供的半导体晶片的俯视图。
具体实施方式
[0069] 以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0070] 图4为依据本发明实施例一提供的半导体晶片的俯视图。实施例一所述的半导体晶片主要包括半导体衬底，所述半导体衬底具有沿所述半导体衬底长度方向依次排列且相互平行设置的第一区域I、第二区域II、第三区域III三个区域，第一区域I和第三区域III关于第二轴Z2轴对称，第二区域II也关于第二轴Z2轴对称，其中，第一区域I又分为沿所述半导体衬底宽度方向依次排布的第一上区域I1和第一下区域I2，第三区域III也可分为沿所述半导体衬底宽度方向依次排布的第三上区域III1和第三下区域III2，第一晶体管M1的至少部分、第二晶体管M2的至少部分、第三晶体管M3的至少部分、第四晶体管M4的至少分别位于第一上区域I1、第一下区域I2、第三上区域III1、第三下区域III2中，且第一上区域I1和第一下区域I2关于第一轴Z1轴对称，第三上区域III1和第三下区域III2关于第一轴Z1轴对称，第二区域II也关于第一轴Z1轴对称。第一轴Z1与所述半导体衬底的长度方向平行，第二轴Z2与所述半导体衬底的宽度方向平行。第一区域I、第二区域II、第三区域III沿所述半导体衬底宽度方向的宽度相同。
[0071] 所述半导体晶片还包括位于第二区域II中的隔离结构ISO，隔离结构ISO沿所述半导体衬底宽度方向的宽度小于第二区域II沿所述半导体衬底宽度方向的宽度，可以使得所述隔离结构ISO沿所述半导体衬底宽度方向的宽度小于所述第一晶体管M1和第二晶体管M2沿所述半导体衬底宽度方向的的宽度之和，以及所述隔离结构ISO沿所述半导体衬底宽度方向的宽度小于所述第三晶体管M3和第四晶体管M4沿所述半导体衬底宽度方向的的宽度之和。
[0072] 此外，隔离结构ISO包括P型掺杂区Pring和N型掺杂区Nring，P型掺杂区Pring用于吸收由第一下区域I2向第三上区域III1方向流动的空穴载流子，例如由第二晶体管M2向第三晶体管M3方向流动的空穴载流子，以及用于吸收由第三下区域III2向第一上区域I1方向流动的空穴载流子，例如，由第四晶体管M4向第一晶体管M1方向流动的空穴载流子。N型掺杂区Nring用于吸收由第三上区域III1向第一下区域I2方向流动的电子载流子，例如第三晶体管M3向第二晶体管M2方向流动的电子载流子，以及用于吸收由第一上区域I1向所述第三下区域III2方向流动的电子载流子，例如由第四晶体管M4向第一晶体管M1方向流动的电子载流子。
[0073] 如图4所示，隔离结构ISO夹在所述第二晶体管和第三晶体管之间，以使得第二晶体管M2和第三晶体管M3之间的最短距离不小于第一预定距离，即隔离结构ISO横跨第二晶体管M2和第三晶体管M3之间的最短距离。且隔离结构ISO还夹在第四晶体管M4和第一晶体管M1之间，使得第四晶体管M4和第一晶体管M1之间的最短距离不小于第二预定距离，即隔离结构ISO横跨第四晶体管M4和第一晶体管M1之间的最短距离。这里需要说明的是，所述第一预定距离为确保第二晶体管M2和第三晶体管M3之间电气隔离的距离，所述第二预定距离为确保第四晶体管M4和第一晶体管M1之间电气隔离的距离。因此，所述第一预定距离和第二预定距离分别需要根据第二晶体管M2和第三晶体管M3之间的电流和电压级别以及第四晶体管M4和第一晶体管M1之间的电流和电压级别设定。由于第二晶体管M2与第三晶体管M3构成的这一对晶体管和第四晶体管M4与第一晶体管M1构成这一对晶体管的工艺级别，电流和电压级别都差不多，因此，通常情况下，可以使所述第一预定距离和第二预定距离相等，且为了尽可能的减小隔离区域ISO所占的面积，可以使得第二晶体管M2和第三晶体管M3之间的最短距离为第一预定距离，即隔离结构ISO横跨第二晶体管M2和第三晶体管M3之间的所述第一预定距离。使得第四晶体管M4和第一晶体管M1之间的最短距离为第二预定距离，隔离结构ISO横跨第四晶体管M4和第一晶体管M1之间的所述第二预定距离。此外，由于隔离结构ISO关于第一轴Z1对称，且隔离结构ISO还关于第二轴Z2对称。例如在本实施例中，如图4所示，隔离结构ISO为矩形结构，所述矩形结构沿所述半导体衬底的宽度方向的宽度不小于预定宽度，所述矩形结构和第二区域II在沿所述半导体衬底的长度方向的长度相等。其中，这里所述的预定宽度是指，当所述矩形结构夹在第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4之间时，可以使得第二晶体管M2和第三晶体管M3之间的最短距离不小于所述第一预定距离，以及使得第四晶体管M4和第一晶体管M1之间的最短距离不小于所述第二预定距离时的所述矩形结构所需要满足的宽度。
[0074] P型掺杂区Pring和N型掺杂区Nring沿第一轴Z1方向交错排列，且P型掺杂区Pring和N型掺杂区Nring均关于第二轴Z2对称，且还可以使P型掺杂区Pring和N型掺杂区Nring还均关于第一轴Z1对称。如图4所示，隔离结构ISO包括与第一区域I相邻的第一P型掺杂区Pring、与所述第三区域III相邻的第二P型掺杂区Pring以及位于第一P型掺杂区Pring和第二P型掺杂区Pring之间的N型掺杂区Nring。
[0075] 由于隔离结构ISO沿所述半导体衬底宽度方向的宽度小于第二区域II的宽度，因此使得所述第二区域II中除隔离结构ISO所占区域之外的剩余区域的用于制作功率器件。当需要功率器件的面积较大时，在本发明实施例中，还可以使得第一晶体管M1的一部分位于第二区域II中且与隔离结构ISO相邻，即第一晶体管M1的面积除了包括第一上区域I1的至少部分面积外，还包括部分第二区域II的面积。可以使得第二晶体管M2的一部分位于第二区域II中且与隔离结构ISO相邻，即第二晶体管M2的面积除了包括第一下区域I2的至少部分面积外，还包括部分第二区域II的面积。可以使得第三晶体管M3的一部分位于第二区域II中且与隔离结构ISO相邻，即第三晶体管M3的面积除了包括第三上区域III1的至少部分面积外，还包括部分第二区域II的面积。可以使得第四晶体管M4的一部分位于第二区域II中且与隔离结构ISO相邻，即第四晶体管M4的面积除了包括第三下区域III2的至少部分面积外，还包括部分第二区域II的面积。这样在第一区域所述第一区域I、第二区域II和第三区域III这三个区域的面积和相同的情况下，各个晶体管的面积可以做得更大，有利于节约半导体晶片的整体面积。
[0076] 在依据本发明一些实施例中，第一晶体管M1与第二晶体管M2关于第一轴Z1轴对称，而第三晶体管M3与第四晶体管M4也关于第一轴Z1轴对称。此外，第一晶体管M1与第三晶体管M3关于第二轴Z2轴对称，而第二晶体管M2与第四晶体管M4也关于第二轴Z2轴对称。
[0077] 第一晶体管M1、第二晶体管M2、第三晶体管M3与第四晶体管M4的设置与背景技术中描述的差不多，即晶体管M1和晶体管M2分别为第一半桥电路的低压侧晶体管和高压侧晶体管，晶体管M3和晶体管M4分别为第二半桥电路的低压侧晶体管和高压侧晶体管。如图1所示，第一晶体管M1与第二晶体管M2相连的第一节点通过感性元件L耦合到所述第三晶体管M3与第四晶体管M4相连的第二节点。
[0078] 在依据本发明的一实施例中，所述半导体衬底为P型半导体衬底，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均为横向N型金属氧化物场效应晶体管。图4中沿AB切线的剖面视图也与图3相同，由图3所示，第一下区域I2具有N型的第一阱区Nwell，第二晶体管M2位于所述第一阱区Nwell中，第二晶体管M2的源极区域中具有P型体区Pbody、所述第一阱区Nwell以及所述半导体衬底构成寄生的第一PNP晶体管。所述第一阱区Nwell、半导体衬底以及第三晶体管M3中的第一N型区域构成寄生的第一NPN晶体管，所述第一N型区域与所述半导体衬底相邻，当第一PNP晶体管导通时，所述空穴载流子由经所述第一PNP晶体管向第三晶体管M3方向流动，当所述第一NPN晶体管导通时，所述电子载流子由经所述第一NPN晶体管向所述第二晶体管M2方向流动。
[0079] 虽然未画出沿第一晶体管M1和第四晶体管M4的剖面示意图，但是第一晶体管M1、第四晶体管M4的设置与第二晶体管M2、第三晶体管M3的构成可以相同。即第三下区域III2具有N型的第二阱区，第四晶体管M4位于所述第二阱区中，第四晶体管M4的源极区域中具有P型体区、所述第二阱区以及所述半导体衬底构成寄生的第二PNP晶体管，所述第二阱区、半导体衬底以及所述第一晶体管M1中的第二N型区域构成寄生的第二NPN晶体管，所述第二N型区域与所述半导体衬底相邻，当所述第二PNP晶体管导通时，所述空穴载流子由经所述第二PNP晶体管向所述第一晶体管M1方向流动，当所述第二NPN晶体管导通时，所述电子载流子由经所述第二NPN晶体管向所述第四晶体管M4方向流动。
[0080] 此外，所述第一上区域和第三上区域中分别设置有N型的第三阱区、N型的第四阱区，所述第一晶体管M1和第三晶体管M3分别位于所述第三阱区和第四阱区中。第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均包括位于阱区Nwell中的P型体区Pbody、位于Pbody中的源极区N+和体接触区P+、栅介质层(图3中未标记)、位于栅介质层上的栅极导体Ploy以漏极区N+，高压侧的晶体管的漏电极D接输入电压VIN，源电极S与衬底电极相连的节点通过电感L与低压侧晶体管的漏电极D相连，低压侧的晶体3的衬底电极相连的节点接参考地电压GND。
[0081] 参考图4所示，在第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4周围都设置有P型接触区，用于作为所述半导体衬底的接触区，所述P型接触区与隔离结构ISO中的P型掺杂区Pring相邻，且二者可以一体成型。
[0082] 图5为依据本发明实施例二提供的半导体晶片的俯视图，与图4所示的半导体晶片的不同之处是，为了进一步减小隔离结构ISO的面积，图5中，隔离结构设置为一个菱形结构，所述菱形结构的第一对角线与所述第一轴平行，所述菱形结构的第二对角线与所述第二轴平行，所述菱形结构的边长不小于预定值。第二晶体管M2和第三晶体管M3之间的最短距离为所述菱形结构的边长，第四晶体管M4和第一晶体管M1之间的最短距离也为所述菱形结构的边长，因此，本实施例中所述菱形结构的边长不小于预定值，这里的预定值是只上述第一预定距离和第二预定距离中的最大值。
[0083] 由上各个实施例的描述可见，依据本发明提供的半导体晶片中，由于隔离结构沿所述半导体衬底宽度方向的宽度小于第二区域的宽度，使得所述第二区域中除隔离结构所占区域之外的剩余区域的用于制作功率器件，这样在第一区域所述第一区域、第二区域和第三区域这三个区域的面积和相同的情况下，各个功率器件的面积可以做得更大，有利于节约半导体晶片的整体面积。
[0084] 依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的
修改和变化。本
说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明
基础上的修改使用。本发明仅受
权利要求书及其全部范围和等效物的限制。
