半导体外延晶片
阅读：177发布：2020-05-12
专利汇可以提供半导体外延晶片专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 半导体 外延 晶片，在P－ 硅 基板 的表面侧叠层多层外延层，在背面侧不进行任何叠层。将多层外延层中的与硅基板相接的外延层形成P+的第1外延层。通过如此使P+层接近外延层，即使在低温的元件制造工艺中，也能够有效地进行聚集，能够提高外延晶片的制造成品率。从而能够降低外延晶片的制造成本。，下面是半导体外延晶片专利的具体信息内容。
1.一种半导体外延晶片，是在半导体基板上叠层外延层的半导体外延 晶片，其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时，
将所述多层外延层中的与所述半导体基板相接的外延层的杂质浓度 设为形成聚集位置的程度的高浓度；
将所述半导体基板的杂质浓度设为能抑制杂质从背面侧放出的程度 的低浓度。
2.一种半导体外延晶片，是在半导体基板上叠层外延层的半导体外延 晶片，其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时，
将所述多层外延层中的与所述半导体基板相接的外延层的杂质浓度 规定为2.77×1017～5.49×1019atoms/cm3；
将所述半导体基板的杂质浓度规定为1.33×1014～1.46×1016atoms/ cm3。
3.一种半导体外延晶片，是在半导体基板上叠层外延层的半导体外延 晶片，其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板相接的外延层的电阻率规 定为0.002～0.1Ω·cm；
将所述半导体基板的电阻率，规定为1～100Ω·cm。
4.如权利要求1～3中任何一项所述的半导体外延晶片，其特征是： 与所述半导体基板相接的外延层含有硼。
技术领域
本发明涉及半导体外延晶片，只在半导体基板的表面侧叠层多层外延 层，同时将与半导体基板相接的外延层的杂质浓度规定为高浓度，将半导 体基板的杂质浓度规定为低浓度。
背景技术
在CPU或DRAM等存储器中使用半导体外延晶片。半导体外延晶片， 分为在半导体基板的表面侧叠层外延层的外延晶片、和无外延层的非外延 晶片(non epitaxial wafer)。
图4是以往的外延晶片的剖面图。外延晶片40是最一般的P/P+(称 为P on P+)外延晶片，采用硼等杂质浓度高的P+(按电阻率，20/1000 (Ω·cm)以下)的硅基板41。其中，“PX/PY”的记载，表示在PX的 膜上叠层PY的膜或基板。在硅基板41的表面侧41a，叠层以比硅基板41 低的低浓度掺杂硼(按电阻率，大约1(Ω·cm)以上)的外延层42，在 背面侧41b叠层氧化膜43。如此的结构具有以下优点。
在半导体元件或成为其基板的晶片的制造工艺中，作为附属材料使用 多种金属，有时金属等杂质污染外延层42。这些污染金属杂质有时使形成 在外延层42上的各元件的特性变化、劣化，降低元件的可靠性。因此， 在外延晶片40上，作为聚集位置(gathering site)采用P+的硅基板41。在 Fe或Cu等污染金属从晶片外部进入到外延晶片40的情况下，具有这些 污染金属杂质优先进入硼浓度高的硅基板41的特性。其结果，外延层42 上的污染金属杂质的含量减少。如此能使外延层42无缺陷，维持良好的 特性。
当在P+的硅基板41的表面侧41a生长外延层时的高温条件下，在硅 基板41的背面侧41b任何都不叠层时，高浓度的硼成为气体状放出。于 是，发生气体状硼进入到外延层42的所谓自掺杂现象。如果发生自掺杂， 则外延层42的电阻分布就会恶化。因此，在硅基板41的背面侧，在外延 生长前叠层氧化膜43。通过该氧化膜43，抑制硼从硅基板41放出。因此 能够防止自掺杂。
在日本国特开平10-303207号公报(以下，称为专利文献1)中，公 开了方式与图4所示的外延晶片40不同的外延晶片。
图5是专利文献1的外延晶片的剖面图。在外延晶片50上，采用杂 质浓度低的P-(按电阻率，1(Ω·cm)以上)的硅基板51。此外，在硅 基板51的背面侧叠层P+的第1外延层52，在表面侧51a上叠层第2外延 层53。另外在第1外延层52上叠层硅膜54。
根据此构成，第2外延层53的污染杂质在第1外延层52被聚集。
关于外延晶片50的制造工序，在硅基板51的背面侧51b上生长第1 外延层52后，在硅基板51的表面侧51a生长第2外延层53。在生长各外 延层时，不从P-的硅基板51放出气体状的硼，但在生长第2外延层53 时，从P+的第1外延层52即晶片本体的背面侧放出气体状的硼。因此设 置硅膜54，以抑制自掺杂。
以往的外延晶片，在硅基板的背面侧都叠层氧化膜或外延层等(以下， 称为氧化膜等)。但是，当在硅基板的背面侧叠层氧化膜等的情况下，存 在以下等问题：
(1)在叠层氧化膜时，金属有可能污染硅基板，使外延晶片的制造 成品率降低；
(2)由于氧化膜的平坦度低，因此晶片本身的平坦度也降低，使外 延晶片的制造成品率降低。
另外，在图5所示的外延晶片50中还存在以下问题。
随着技术的进步，元件制造工艺开始低温化。在低温化的元件制造工 艺中，污染金属得不到能够向聚集位置扩散的足够的热能。因此要高效率 地进行聚集(gathering)，最好外延层和聚集位置尽可能地接近。可是在外 延晶片50中，在作为聚集位置的第1外延层52和第2外延层53的之间 夹装硅基板51。即，由于第2外延层53和聚集位置分开，因此不能高效 率地进行聚集。
图4是以往的外延晶片的剖面图。外延晶片40是最一般的P/P+(称 为P on P+)外延晶片，采用硼等杂质浓度高的P+(按电阻率，20/1000 (Ω·cm)以下)的硅基板41。其中，“PX/PY”的记载，表示在PX的 膜上叠层PY的膜或基板。在硅基板41的表面侧41a，叠层以比硅基板41 低的低浓度掺杂硼(按电阻率，大约1(Ω·cm)以上)的外延层42，在 背面侧41b叠层氧化膜43。如此的结构具有以下优点。
在半导体元件或成为其基板的晶片的制造工艺中，作为附属材料使用 多种金属，有时金属等杂质污染外延层42。这些污染金属杂质有时使形成 在外延层42上的各元件的特性变化、劣化，降低元件的可靠性。因此， 在外延晶片40上，作为聚集位置(gathering site)采用P+的硅基板41。在 Fe或Cu等污染金属从晶片外部进入到外延晶片40的情况下，具有这些 污染金属杂质优先进入硼浓度高的硅基板41的特性。其结果，外延层42 上的污染金属杂质的含量减少。如此能使外延层42无缺陷，维持良好的 特性。
当在P+的硅基板41的表面侧41a生长外延层时的高温条件下，在硅 基板41的背面侧41b任何都不叠层时，高浓度的硼成为气体状放出。于 是，发生气体状硼进入到外延层42的所谓自掺杂现象。如果发生自掺杂， 则外延层42的电阻分布就会恶化。因此，在硅基板41的背面侧，在外延 生长前叠层氧化膜43。通过该氧化膜43，抑制硼从硅基板41放出。因此 能够防止自掺杂。
在日本国特开平10-303207号公报(以下，称为专利文献1)中，公 开了方式与图4所示的外延晶片40不同的外延晶片。
图5是专利文献1的外延晶片的剖面图。在外延晶片50上，采用杂 质浓度低的P-(按电阻率，1(Ω·cm)以上)的硅基板51。此外，在硅 基板51的背面侧叠层P+的第1外延层52，在表面侧51a上叠层第2外延 层53。另外在第1外延层52上叠层硅膜54。
根据此构成，第2外延层53的污染杂质在第1外延层52被聚集。
关于外延晶片50的制造工序，在硅基板51的背面侧51b上生长第1 外延层52后，在硅基板51的表面侧51a生长第2外延层53。在生长各外 延层时，不从P-的硅基板51放出气体状的硼，但在生长第2外延层53 时，从P+的第1外延层52即晶片本体的背面侧放出气体状的硼。因此设 置硅膜54，以抑制自掺杂。
以往的外延晶片，在硅基板的背面侧都叠层氧化膜或外延层等(以下， 称为氧化膜等)。但是，当在硅基板的背面侧叠层氧化膜等的情况下，存 在以下等问题：
(1)在叠层氧化膜时，金属有可能污染硅基板，使外延晶片的制造 成品率降低；
(2)由于氧化膜的平坦度低，因此晶片本身的平坦度也降低，使外 延晶片的制造成品率降低。
另外，在图5所示的外延晶片50中还存在以下问题。
随着技术的进步，元件制造工艺开始低温化。在低温化的元件制造工 艺中，污染金属得不到能够向聚集位置扩散的足够的热能。因此要高效率 地进行聚集(gathering)，最好外延层和聚集位置尽可能地接近。可是在外 延晶片50中，在作为聚集位置的第1外延层52和第2外延层53的之间 夹装硅基板51。即，由于第2外延层53和聚集位置分开，因此不能高效 率地进行聚集。
发明内容
本发明是鉴于以上的事实而提出的，其目的在于，通过使P+层接近外 延层，实现即使在低温的元件制造工艺中，也能高效率地进行聚集，同时 提高外延晶片的制造成品率，降低外延晶片的制造成本。
为此，第1发明，是在半导体基板上叠层外延层的半导体外延晶片， 其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板相接的外延层的杂质浓度， 规定为形成聚集位置的程度的高浓度；
将所述半导体基板的杂质浓度，规定为抑制杂质从背面侧放出的程度 的低浓度。
此外，第2发明，是在半导体基板上叠层外延层的半导体外延晶片， 其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板连接的外延层的杂质浓度， 规定为2.77×1017～5.49×1019(atoms/cm3)；
将所述半导体基板的杂质浓度，规定为1.33×1014～1.46×1016(atoms /cm3)。
此外，第3发明，是在半导体基板上叠层外延层的半导体外延晶片， 其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板连接的外延层的电阻率，规 定为0.002～0.1(Ω·cm)；
所述半导体基板的电阻率，规定为1～100(Ω·cm)。
采用图1说明第1～第3发明。
外延晶片1，由叠层在硅基板2和硅基板2的表面侧2a上的第1外延 层3及第2外延层4构成。硅基板2的表面侧2a与第1外延层3相接， 在硅基板2的背面侧2b不叠层任何层。
硅基板由P-的硅构成，其杂质浓度为1.33×1014～1.46×1016(atoms /cm3)，电阻率为1～100(Ω·cm)。
第1外延层3由P+的硅外延层构成，其杂质浓度为2.77×1017～5.49 ×1019(atoms/cm3)，电阻率为0.002～0.1(Ω·cm)。
根据本发明，由于聚集位置即第1外延层3和第2外延层4的距离近， 所以能够高效率地进行聚集。此外，由于硅基板2的杂质浓度为低浓度， 所以在外延生长时不发生气体状的杂质。因此不需要在硅基板2的背面侧 2b形成氧化膜等，也就不会产生伴随氧化膜形成的诸问题(两面研磨、金 属污染、平坦度降低)。因此，能够提高外延晶片的制造成品率，能够降 低外延晶片的制造成本。
此外，第4发明，如第1～第3发明所述，其特征是：
与所述半导体基板相接的外延层含有硼。
附图说明
图1是根据本发明的外延晶片的剖面图。
图2是表示外延层的叠层的顺序的流程图。
图3是表示外延晶片中的杂质浓度的分布的图示。
图4是以往的外延晶片的剖面图。
图5是以往的外延晶片的剖面图。
为此，第1发明，是在半导体基板上叠层外延层的半导体外延晶片， 其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板相接的外延层的杂质浓度， 规定为形成聚集位置的程度的高浓度；
将所述半导体基板的杂质浓度，规定为抑制杂质从背面侧放出的程度 的低浓度。
此外，第2发明，是在半导体基板上叠层外延层的半导体外延晶片， 其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板连接的外延层的杂质浓度， 规定为2.77×1017～5.49×1019(atoms/cm3)；
将所述半导体基板的杂质浓度，规定为1.33×1014～1.46×1016(atoms /cm3)。
此外，第3发明，是在半导体基板上叠层外延层的半导体外延晶片， 其特征是：
只在所述半导体基板的表面侧叠层多层外延层；同时
将所述多层外延层中的与所述半导体基板连接的外延层的电阻率，规 定为0.002～0.1(Ω·cm)；
所述半导体基板的电阻率，规定为1～100(Ω·cm)。
采用图1说明第1～第3发明。
外延晶片1，由叠层在硅基板2和硅基板2的表面侧2a上的第1外延 层3及第2外延层4构成。硅基板2的表面侧2a与第1外延层3相接， 在硅基板2的背面侧2b不叠层任何层。
硅基板由P-的硅构成，其杂质浓度为1.33×1014～1.46×1016(atoms /cm3)，电阻率为1～100(Ω·cm)。
第1外延层3由P+的硅外延层构成，其杂质浓度为2.77×1017～5.49 ×1019(atoms/cm3)，电阻率为0.002～0.1(Ω·cm)。
根据本发明，由于聚集位置即第1外延层3和第2外延层4的距离近， 所以能够高效率地进行聚集。此外，由于硅基板2的杂质浓度为低浓度， 所以在外延生长时不发生气体状的杂质。因此不需要在硅基板2的背面侧 2b形成氧化膜等，也就不会产生伴随氧化膜形成的诸问题(两面研磨、金 属污染、平坦度降低)。因此，能够提高外延晶片的制造成品率，能够降 低外延晶片的制造成本。
此外，第4发明，如第1～第3发明所述，其特征是：
与所述半导体基板相接的外延层含有硼。
附图说明
图1是根据本发明的外延晶片的剖面图。
图2是表示外延层的叠层的顺序的流程图。
图3是表示外延晶片中的杂质浓度的分布的图示。
图4是以往的外延晶片的剖面图。
图5是以往的外延晶片的剖面图。
具体实施方式
以下，参照附图说明根据本发明的外延晶片的实施方式。
图1是根据本发明的外延晶片的剖面图。
外延晶片1，由叠层在硅基板2和硅基板2的表面侧2a上的第1外延 层3及第2外延层4构成。硅基板2的表面侧2a与第1外延层3相接， 在硅基板2的背面侧2b不叠层任何层。
硅基板2由杂质浓度低的P-的硅晶体构成。此处，硅基板2所含的杂 质规定为硼，其浓度规定为1.33×1014～1.46×1016(atoms/cm3)。或硅 基板2的电阻率规定为1～100(Ω·cm)。
第1外延层3由P+的硅外延层构成。此处，第1外延层3所含的杂质 规定为硼，其浓度规定为2.77×1017～3.62×1019(atoms/cm3)。或第1 外延层3的电阻率为0.002～0.1(Ω·cm)。第1外延层3具有作为聚集 位置(gathering site)的功能。
第2外延层4由P-的硅外延层构成。在第2外延层4上，按元件制造 工艺形成各元件。
另外，也可以在第1外延层3和第2外延层4的之间，叠层与第1外 延层3相比低浓度或高电阻率的其它外延层。此外，也可以在硅基板2中 掺杂氮。如果掺杂氮，能提高Ni的聚集能力。氮的掺杂量优选在3×1013 (atoms/cm3)以上。
下面，说明在硅基板2上叠层外延层3、4的方法。
图2是表示外延层的叠层的顺序的流程图。
表1示出有关各外延层的生长条件的具体的一例。
表1 第1外延层 第2外延层 膜厚 3(μm) 6(μm) 电阻率 3/1000(Ω·cm) 10(Ω·cm) 掺杂剂种类 B2H6 B2H6 掺杂剂浓度 15％ 0.01％ H2Bake温度 1200(℃) 1200(℃) 生长温度 1100(℃) 1100(℃) Growth/Rate 3.62(μm/min) 3.66(μm/min) 稀释用H2流量 2(slm) 16(slm) 掺杂剂气体流量 450(sccm) 100(sccm) 混合气体流量 200(sccm) 174(sccm)
在向气相生长外延层的炉内导入硅基板之前，在该炉内，导入监控晶 片(monitor wafer)，按表1所示的条件(各种气体的供给、温度)进行第 1外延层的膜厚及电阻率的条件设定(步骤21)。如果达到可得到表1所 示膜厚及电阻率的外延层的状态，将从硅晶体采取的P-的硅基板放入炉 内，在硅基板表面侧生长第1外延层(步骤22)。此处，进行通常的外延 层的气相生长。如果第1外延层的生长结束，在将晶片退避到闸室(road lock)后，进行称为“High Etch”的炉内的清洗工艺(步骤23)。
基于以下所述的理由进行“High Etch”。在生长第1外延层时，向炉 内供给高浓度的掺杂剂气体。在第1外延层的生长后，为了生长第2外延 层，向炉内供给低浓度的掺杂剂气体，但如果在炉内残留高浓度的掺杂剂 或其副生成物，由于第2外延层受到从残留的高浓度的掺杂剂副生成物放 出的掺杂剂的影响，因此得不到所希望的杂质浓度及电阻率。因此，为了 除去残留在炉内的高浓度的掺杂剂或其副生成物，进行“High Etch”。具 体的方法是，按15(slm)的条件，3分钟将HCl导入到炉内。在用1次 “High Etch”不能除去掺杂剂气体的情况下，重复进行多次“High Etch”。
如果结束“High Etch”，再次向炉内导入监控晶片，按表1所示的条 件，进行第2外延层的膜厚及电阻率的条件设定(步骤24)。此时，有时 因残留的高浓度的掺杂剂的影响，不能提高外延层的电阻率。在此种情况 下，在进行了虚设运转后，再次向炉内导入监控晶片，进行第2外延层的 膜厚及电阻率的条件设定(步骤25)。如果达到可得到表1所示膜厚及电 阻率的外延层的状态，将退避的硅晶体导入炉内，在先前生长的第1外延 层上生长第2外延层(步骤26)。此处，进行通常的外延层的气相生长。
另外，如表1所示，在本实施方式中，作为含有硼的掺杂气体，使用 B2H6(乙硼烷)，但也可以使用BCl3(三氯化硼)。
下面，说明用作聚集位置的外延层的电阻率(或杂质浓度)和膜厚和 聚集能力。
如表2的水准1～11所示，制作根据本发明的外延晶片，将各晶片浸 渍在Fe离子溶液内，故意用Fe污染晶片的表面·背面。Fe的污染量为2 ×1013(atoms/cm2)，用ICS-MS法确认。另外一致地制作水准12～14 所示的外延晶片，实施相同的处理。水准12～14的外延晶片是本发明以 前所用的外延晶片。
表2 水 准 硅基板 ([]内表示电阻率) 第1外延层 第2外延层 电阻率 (Ω·cm) 膜厚 (μm) 电阻率 (Ω·cm) 膜厚 (μm) 1 P-[10(Ω·cm)] 100/1000 1 10 5 2 P-[10(Ω·cm)] 100/1000 5 10 5 3 P-[10(Ω·cm)] 100/1000 30 10 5 4 P-[10(Ω·cm)] 50/1000 1 10 5 5 P-[10(Ω·cm)] 50/1000 5 10 5 6 P-[10(Ω·cm)] 50/1000 30 10 5 7 P-[10(Ω·cm)] 15/1000 1 10 5 8 P-[10(Ω·cm)] 15/1000 2 10 5 9 P-[10(Ω·cm)] 15/1000 5 10 5 10 P-[10(Ω·cm)] 15/1000 10 10 5 11 P-[10(Ω·cm)] 15/1000 30 10 5 12 P+[15/1000(Ω·cm)] - - 10 5 13 P-10(Ω·cm)] - - 10 5 14 P-[10(Ω·cm)] - -
接着，对各污染晶片(水准1～14)实施与元件制造工艺相同的热处 理，测定在表面的外延层中残留的Fe的浓度。图3示出其测定结果。另 外，作为测定方法，采用DLTS法。参照图3研究各晶片的聚集能力。
如图3所示，残留在本发明的外延晶片(水准1～11)的表面上的Fe浓度，与残留在以往的外延晶片或退火晶片(水准12～14)的表面的Fe浓度相比，为同等或其以下。残留在表面的Fe浓度低，是因大量的Fe进 入到聚集位置。这表明具有聚集能力。
此处注重的点，是虽然水准1～3、水准4～6、水准7～11的外延晶 片都达到膜厚越厚Fe浓度越低的结果，但是即使是膜厚1(μm)程度的 薄度，也具有大于以往的水准13、14的外延晶片的聚集能力。即，根据 本发明，即使是膜厚1(μm)程度的第1外延层即聚集位置，也能够期 待足够的聚集效果。另外，还能够解决以往的外延晶片的问题(自掺杂或 金属污染或平坦度)。
下面，说明在硅基板和外延层的界面发生的错配(miss fit)错位。
由于硼原子比硅原子小，所以在硼浓度较大不同的2个硅层的界面， 因晶体的晶格常数不同，发生错配错位。在该错配错位中，具有错配错位 本身具备聚集能力的有益的效果的一面，反过来讲，也存在错配错位周围 的变形反映在晶片表面上，在晶片表面产生微小的凹凸的问题。关于相对 于元件制造工艺的错配的优缺点，依其元件的种类、设计规则、设计思想 等而定。
在本发明以前，在一般所用的P/P+外延晶片中，如果作为硅基板采 用电阻率4/1000(Ω·cm)以下的硼掺杂晶体，确实在硅基板和外延层的 界面发生错配错位。
表3表示在本发明中第1外延层的电阻率(或浓度)相同、其膜厚不 同的2个试样的错配错位的有无情况。
表3 试样1 试样2 第1外延层 电阻率 3/1000(Ω·cm) 3/1000(Ω·cm) 膜厚 1(μm) 3(μm) 第2外延层 电阻率 10(Ω·cm) 10(Ω·cm) 膜厚 5(μm) 5(μm) 发生错配 外延生长后 无 有 器件热模拟后 无 有(比刚外延生 长后增加)
如表3所示，根据本发明，即使在某电阻率的第1外延层发生错配错 位，只要在维持电阻率的一方变化膜厚，就能够控制错配错位的发生。
另外，根据本发明的外延晶片，还能够期待以下的效果。
表4示出本发明及以往的外延晶片的特性比较。
表4 P/P+ P/P- 本发明 耐锁闭性 ○ × ○ 高频适应性 × ○ ○
在P+的硅基板上叠层1层外延层的以往的结构的外延晶片(称为P/ P+)，在耐锁闭性方面具有优异的特性，但在高频适应性方面，不能说具 有优异的特性。相反，在P-的硅基板上叠层1层外延层的以往的结构的外 延晶片(称为P/P-)，在高频适应性方面具有优异的特性，但在耐锁闭 性方面，不能说具有优异的特性。
另外，本发明的外延晶片，在高频适应性、耐锁闭性方面，在某种程 度上具有优异的特性。
本发明的外延晶片，在高频适应性方面具有优异特性的理由认为如 下。
如果在形成在P/P+外延晶片的外延层上的元件中的高频电路中流动 高频电流，就在电阻率低的P+基板流动感应电流。该感应电流沿P+基板传 播，影响其它电路，成为高频干扰。由于P/P+外延晶片的基板整体是P+， 所以感应电流增大。另外，由于本发明的P+层薄，因此感应电流的发生少， 并且难传播。因而，根据本发明，能够降低高频干扰。
此外，本发明中，由于具有P/P+/P-的结构，所以P+的第1外延层 能够承担以往的P/P+的P+基板的作用。即，还具备耐锁闭性。
本发明能够用于在CPU或DRAM等存储器中使用的半导体外延晶片 的制造领域。
权利要求书
(按照条约第19条的修改)
1.(删除)
2.(删除)
3.(删除)
4.(删除)
5.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层，同时，
所述多层外延层中的任意的外延层的杂质浓度是，具备耐锁闭性和高 频适应性的程度且比所述半导体基板及其它外延层的杂质浓度更高的高 浓度。
6.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层，同时，
所述多层外延层中的任意的外延层的杂质浓度是，形成聚集位置的程 度且比所述半导体基板及其它外延层的杂质浓度更高的高浓度，
所述半导体基板的杂质浓度是抑制杂质从该半导体基板放出的程度。
7.(追加)如权利要求5或者6所述的半导体外延晶片，其特征是： 所述多层外延层中的与所述半导体基板接触的外延层的杂质浓度，是比所 述半导体基板及其它外延层的杂质浓度更高的高浓度。
8.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层；同时，
所述多层外延层中的高浓度的外延层的杂质浓度为2.77×1017～5.49 ×1019atoms/cm3；
所述半导体基板的杂质浓度，为1.33×1014～1.46×1016atoms/cm3。
9.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层；同时，
所述多层外延层中的高浓度的外延层的电阻率为0.002～0.1Ω·cm；
所述半导体基板的电阻率为1～100Ω·cm。
10.(追加)如权利要求5～9中任意一项所述的半导体外延晶片， 其特征是：
所述多层外延层中的高浓度的外延层含有硼。
图1是根据本发明的外延晶片的剖面图。
外延晶片1，由叠层在硅基板2和硅基板2的表面侧2a上的第1外延 层3及第2外延层4构成。硅基板2的表面侧2a与第1外延层3相接， 在硅基板2的背面侧2b不叠层任何层。
硅基板2由杂质浓度低的P-的硅晶体构成。此处，硅基板2所含的杂 质规定为硼，其浓度规定为1.33×1014～1.46×1016(atoms/cm3)。或硅 基板2的电阻率规定为1～100(Ω·cm)。
第1外延层3由P+的硅外延层构成。此处，第1外延层3所含的杂质 规定为硼，其浓度规定为2.77×1017～3.62×1019(atoms/cm3)。或第1 外延层3的电阻率为0.002～0.1(Ω·cm)。第1外延层3具有作为聚集 位置(gathering site)的功能。
第2外延层4由P-的硅外延层构成。在第2外延层4上，按元件制造 工艺形成各元件。
另外，也可以在第1外延层3和第2外延层4的之间，叠层与第1外 延层3相比低浓度或高电阻率的其它外延层。此外，也可以在硅基板2中 掺杂氮。如果掺杂氮，能提高Ni的聚集能力。氮的掺杂量优选在3×1013 (atoms/cm3)以上。
下面，说明在硅基板2上叠层外延层3、4的方法。
图2是表示外延层的叠层的顺序的流程图。
表1示出有关各外延层的生长条件的具体的一例。
表1 第1外延层 第2外延层 膜厚 3(μm) 6(μm) 电阻率 3/1000(Ω·cm) 10(Ω·cm) 掺杂剂种类 B2H6 B2H6 掺杂剂浓度 15％ 0.01％ H2Bake温度 1200(℃) 1200(℃) 生长温度 1100(℃) 1100(℃) Growth/Rate 3.62(μm/min) 3.66(μm/min) 稀释用H2流量 2(slm) 16(slm) 掺杂剂气体流量 450(sccm) 100(sccm) 混合气体流量 200(sccm) 174(sccm)
在向气相生长外延层的炉内导入硅基板之前，在该炉内，导入监控晶 片(monitor wafer)，按表1所示的条件(各种气体的供给、温度)进行第 1外延层的膜厚及电阻率的条件设定(步骤21)。如果达到可得到表1所 示膜厚及电阻率的外延层的状态，将从硅晶体采取的P-的硅基板放入炉 内，在硅基板表面侧生长第1外延层(步骤22)。此处，进行通常的外延 层的气相生长。如果第1外延层的生长结束，在将晶片退避到闸室(road lock)后，进行称为“High Etch”的炉内的清洗工艺(步骤23)。
基于以下所述的理由进行“High Etch”。在生长第1外延层时，向炉 内供给高浓度的掺杂剂气体。在第1外延层的生长后，为了生长第2外延 层，向炉内供给低浓度的掺杂剂气体，但如果在炉内残留高浓度的掺杂剂 或其副生成物，由于第2外延层受到从残留的高浓度的掺杂剂副生成物放 出的掺杂剂的影响，因此得不到所希望的杂质浓度及电阻率。因此，为了 除去残留在炉内的高浓度的掺杂剂或其副生成物，进行“High Etch”。具 体的方法是，按15(slm)的条件，3分钟将HCl导入到炉内。在用1次 “High Etch”不能除去掺杂剂气体的情况下，重复进行多次“High Etch”。
如果结束“High Etch”，再次向炉内导入监控晶片，按表1所示的条 件，进行第2外延层的膜厚及电阻率的条件设定(步骤24)。此时，有时 因残留的高浓度的掺杂剂的影响，不能提高外延层的电阻率。在此种情况 下，在进行了虚设运转后，再次向炉内导入监控晶片，进行第2外延层的 膜厚及电阻率的条件设定(步骤25)。如果达到可得到表1所示膜厚及电 阻率的外延层的状态，将退避的硅晶体导入炉内，在先前生长的第1外延 层上生长第2外延层(步骤26)。此处，进行通常的外延层的气相生长。
另外，如表1所示，在本实施方式中，作为含有硼的掺杂气体，使用 B2H6(乙硼烷)，但也可以使用BCl3(三氯化硼)。
下面，说明用作聚集位置的外延层的电阻率(或杂质浓度)和膜厚和 聚集能力。
如表2的水准1～11所示，制作根据本发明的外延晶片，将各晶片浸 渍在Fe离子溶液内，故意用Fe污染晶片的表面·背面。Fe的污染量为2 ×1013(atoms/cm2)，用ICS-MS法确认。另外一致地制作水准12～14 所示的外延晶片，实施相同的处理。水准12～14的外延晶片是本发明以 前所用的外延晶片。
表2 水 准 硅基板 ([]内表示电阻率) 第1外延层 第2外延层 电阻率 (Ω·cm) 膜厚 (μm) 电阻率 (Ω·cm) 膜厚 (μm) 1 P-[10(Ω·cm)] 100/1000 1 10 5 2 P-[10(Ω·cm)] 100/1000 5 10 5 3 P-[10(Ω·cm)] 100/1000 30 10 5 4 P-[10(Ω·cm)] 50/1000 1 10 5 5 P-[10(Ω·cm)] 50/1000 5 10 5 6 P-[10(Ω·cm)] 50/1000 30 10 5 7 P-[10(Ω·cm)] 15/1000 1 10 5 8 P-[10(Ω·cm)] 15/1000 2 10 5 9 P-[10(Ω·cm)] 15/1000 5 10 5 10 P-[10(Ω·cm)] 15/1000 10 10 5 11 P-[10(Ω·cm)] 15/1000 30 10 5 12 P+[15/1000(Ω·cm)] - - 10 5 13 P-10(Ω·cm)] - - 10 5 14 P-[10(Ω·cm)] - -
接着，对各污染晶片(水准1～14)实施与元件制造工艺相同的热处 理，测定在表面的外延层中残留的Fe的浓度。图3示出其测定结果。另 外，作为测定方法，采用DLTS法。参照图3研究各晶片的聚集能力。
如图3所示，残留在本发明的外延晶片(水准1～11)的表面上的Fe浓度，与残留在以往的外延晶片或退火晶片(水准12～14)的表面的Fe浓度相比，为同等或其以下。残留在表面的Fe浓度低，是因大量的Fe进 入到聚集位置。这表明具有聚集能力。
此处注重的点，是虽然水准1～3、水准4～6、水准7～11的外延晶 片都达到膜厚越厚Fe浓度越低的结果，但是即使是膜厚1(μm)程度的 薄度，也具有大于以往的水准13、14的外延晶片的聚集能力。即，根据 本发明，即使是膜厚1(μm)程度的第1外延层即聚集位置，也能够期 待足够的聚集效果。另外，还能够解决以往的外延晶片的问题(自掺杂或 金属污染或平坦度)。
下面，说明在硅基板和外延层的界面发生的错配(miss fit)错位。
由于硼原子比硅原子小，所以在硼浓度较大不同的2个硅层的界面， 因晶体的晶格常数不同，发生错配错位。在该错配错位中，具有错配错位 本身具备聚集能力的有益的效果的一面，反过来讲，也存在错配错位周围 的变形反映在晶片表面上，在晶片表面产生微小的凹凸的问题。关于相对 于元件制造工艺的错配的优缺点，依其元件的种类、设计规则、设计思想 等而定。
在本发明以前，在一般所用的P/P+外延晶片中，如果作为硅基板采 用电阻率4/1000(Ω·cm)以下的硼掺杂晶体，确实在硅基板和外延层的 界面发生错配错位。
表3表示在本发明中第1外延层的电阻率(或浓度)相同、其膜厚不 同的2个试样的错配错位的有无情况。
表3 试样1 试样2 第1外延层 电阻率 3/1000(Ω·cm) 3/1000(Ω·cm) 膜厚 1(μm) 3(μm) 第2外延层 电阻率 10(Ω·cm) 10(Ω·cm) 膜厚 5(μm) 5(μm) 发生错配 外延生长后 无 有 器件热模拟后 无 有(比刚外延生 长后增加)
如表3所示，根据本发明，即使在某电阻率的第1外延层发生错配错 位，只要在维持电阻率的一方变化膜厚，就能够控制错配错位的发生。
另外，根据本发明的外延晶片，还能够期待以下的效果。
表4示出本发明及以往的外延晶片的特性比较。
表4 P/P+ P/P- 本发明 耐锁闭性 ○ × ○ 高频适应性 × ○ ○
在P+的硅基板上叠层1层外延层的以往的结构的外延晶片(称为P/ P+)，在耐锁闭性方面具有优异的特性，但在高频适应性方面，不能说具 有优异的特性。相反，在P-的硅基板上叠层1层外延层的以往的结构的外 延晶片(称为P/P-)，在高频适应性方面具有优异的特性，但在耐锁闭 性方面，不能说具有优异的特性。
另外，本发明的外延晶片，在高频适应性、耐锁闭性方面，在某种程 度上具有优异的特性。
本发明的外延晶片，在高频适应性方面具有优异特性的理由认为如 下。
如果在形成在P/P+外延晶片的外延层上的元件中的高频电路中流动 高频电流，就在电阻率低的P+基板流动感应电流。该感应电流沿P+基板传 播，影响其它电路，成为高频干扰。由于P/P+外延晶片的基板整体是P+， 所以感应电流增大。另外，由于本发明的P+层薄，因此感应电流的发生少， 并且难传播。因而，根据本发明，能够降低高频干扰。
此外，本发明中，由于具有P/P+/P-的结构，所以P+的第1外延层 能够承担以往的P/P+的P+基板的作用。即，还具备耐锁闭性。
本发明能够用于在CPU或DRAM等存储器中使用的半导体外延晶片 的制造领域。
权利要求书
(按照条约第19条的修改)
1.(删除)
2.(删除)
3.(删除)
4.(删除)
5.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层，同时，
所述多层外延层中的任意的外延层的杂质浓度是，具备耐锁闭性和高 频适应性的程度且比所述半导体基板及其它外延层的杂质浓度更高的高 浓度。
6.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层，同时，
所述多层外延层中的任意的外延层的杂质浓度是，形成聚集位置的程 度且比所述半导体基板及其它外延层的杂质浓度更高的高浓度，
所述半导体基板的杂质浓度是抑制杂质从该半导体基板放出的程度。
7.(追加)如权利要求5或者6所述的半导体外延晶片，其特征是： 所述多层外延层中的与所述半导体基板接触的外延层的杂质浓度，是比所 述半导体基板及其它外延层的杂质浓度更高的高浓度。
8.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层；同时，
所述多层外延层中的高浓度的外延层的杂质浓度为2.77×1017～5.49 ×1019atoms/cm3；
所述半导体基板的杂质浓度，为1.33×1014～1.46×1016atoms/cm3。
9.(追加)一种半导体外延晶片，是在半导体基板上叠层外延层的 半导体外延晶片，其特征是：
在所述半导体基板的表面侧叠层多层外延层；同时，
所述多层外延层中的高浓度的外延层的电阻率为0.002～0.1Ω·cm；
所述半导体基板的电阻率为1～100Ω·cm。
10.(追加)如权利要求5～9中任意一项所述的半导体外延晶片， 其特征是：
所述多层外延层中的高浓度的外延层含有硼。
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