技术领域
[0001] 本
发明通常涉及电和
电子电路，且更具体来说涉及半导体装置和其制作。
背景技术
[0002] 业内众所周知半导体装置(包括(但不限于)金属-
氧化物-半导体
场效应晶体管(MOSFET)、绝缘栅极双极晶体管(IGBT)和
二极管)，同样众所周知可采用所述装置的各种应用。使用半导体装置的实例性应用包括通信系统(例如，射频(RF)和
微波)、
汽车电子装置、电源、高
电压马达等。简言之，半导体装置包括通常由单一导电型形成的主体区、和用于形成遍及主体的至少一部分的耗尽区(也称作耗尽层)的构件。可通过在栅极或其它控制终端与装置的主体之间施加正电压VGB形成耗尽层。此栅极-主体电压迫使带正电荷的空穴远离半导体与栅极-绝缘体之间的界面，由此使得不移动的、带负电荷的受体离子的无载流子区暴露。如果所施加栅极-主体电压足够高，则在位于浅层中靠近栅极-绝缘体/半导体界面的反型层中形成高浓度的负电荷载流子以将
电流传导穿过装置。
[0003] 当装置是以ON模式操作时，主体区的至少一部分(例如，漏极区)可作为漂移区操作以转移电荷载流子，此至少部分地由半导体装置中的
电场效应引起。另一方面，当装置处于OFF模式中时，此漂移区有效成为耗尽区以降低施加于其上的电场强度，从而使得装置中的
击穿电压增加。漂移区经设计以支持高阻断电压。
[0004] 通常用于描述半导体装置、具体来说功率半导体装置的性能的两个重要电参数是击穿电压和导通状态
电阻(也称作导通电阻)。击穿电压VBD是P-N结的参数(例如，在二极管、晶体管等中)，其通常定义可施加而不会致使流经结的电流指数增加而最终损坏装置的最大反向电压。当装置处于其完全传导(也就是，“导通”)状态时，场效应晶体管(FET)装置的导通状态电阻RDSon通常是指装置的内部电阻。
[0005] 对于某些应用(例如(但不限于)功率应用)，通常期望晶体管装置具有尽可能高的击穿电压和尽可能低的导通状态电阻。然而，击穿电压和导通状态电阻具有常规半导体装置的互斥性质，这是由于通过(例如)纳入较厚且较低掺杂的漂移区增加额定击穿电压可不合意地引起较高导通状态电阻。相反，增加漂移区中的掺杂
密度借此降低导通状态电阻可在装置中不合意地引起较低击穿电压。
[0006] 在文献中完备记载的用于增加装置中的击穿电压而不显著增加导通电阻的常见方法涉及设计半导体装置的漂移区以包括电荷平衡区(通常也称作超级结结构或电荷平衡结构)。通过将耗尽区延伸至两个维度中来增强电荷平衡半导体装置中的漂移区。然而，制作电荷平衡结构的常规方法具有与其相关的实质缺点。
发明内容
[0007] 根据本发明的
实施例，形成半导体装置中的电荷平衡区的方法包括：在所述半导体装置的衬底的上表面上形成包括第一导电
型材料的
外延区；形成至少部分地穿过所述外延区的凹陷特征；使用
原子层沉积在凹陷特征的至少
侧壁上沉积包括第二导电型材料的
薄膜；和实施
热处理，使得沉积于凹陷特征的侧壁中的每一者上的薄膜的至少一部分在外延层中形成遵循凹陷特征的轮廓的第二导电型的区。
[0008] 根据本发明的另一实施例，形成半导体装置中的电荷平衡区的方法包括：在所述半导体装置的衬底的上表面上形成包括第一导电型材料的外延区；形成至少部分地穿过所述外延区的凹陷特征；使用原子层沉积在凹陷特征的至少侧壁上沉积包括第二导电型材料的薄膜，第二导电型材料具有与其相关的第二电荷类型的净静电荷；和以使外延区中的至少一部分自由电荷载流子朝向所沉积薄膜迁移的方式实施热处理，借此在靠近凹陷特征的外延层中形成电荷平衡区，电荷平衡区遵循凹陷特征的轮廓。
[0009] 根据本发明的再一实施例，半导体装置包括衬底、于衬底的表面上形成的第一导电型的外延区、和多个至少部分地穿过外延区形成的凹陷特征。已使用原子层沉积将包含第二导电型材料的薄膜沉积于凹陷特征的至少侧壁上。半导体装置进一步包括在靠近凹陷特征的外延层中形成的电荷平衡区。电荷平衡区包括沉积于凹陷特征的至少侧壁上的薄膜的至少一部分，电荷平衡区遵循凹陷特征的轮廓。
[0010] 在以下详细说明(包括
权利要求书)中阐述本发明的额外和/或其它实施例，所述详细说明应结合
附图阅读。
附图说明
[0011] 仅借助实例而非限定的方式呈现以下图式，其中在全部若干个视图中，相同元件符号(当使用时)指示对应元件，且其中：
[0012] 图1A和图1B是概念性地绘示阐释性超级结结构中的
漂移层的至少一部分的俯视平面图；
[0013] 图2是绘示使用多外延(也就是，多epi)植入方法形成的常规超级结结构的至少一部分的剖面图；
[0014] 图3是绘示使用沟槽重填方法形成的常规超级结结构的至少一部分的剖面图；
[0015] 图4是绘示根据本发明的实施例在半导体装置中产生电荷平衡的实例性结构的至少一部分的剖面图；
[0016] 图5是绘示根据本发明的另一实施例在半导体装置中产生电荷平衡的实例性结构的至少一部分的剖面图；且
[0017] 图6是绘示根据本发明的实施例在有源半导体装置中形成电荷平衡区的实例性方法的至少一部分的
流程图。
[0018] 应了解，本文所阐述的图式仅出于阐释性目的呈现。此外，可不展示在商业上可行的实施例中有用或必需的常见但众所周知的元件和/或特征，以便有利于较少地阻碍对所阐释实施例的查看。
具体实施方式
[0019] 本文将在阐释性半导体制作方法和装置的背景下阐述本发明的实施例，其在半导体装置中形成电荷平衡区中利用原子层沉积(ALD)。特定来说，在一或多个实施例中，在装置的主体区中形成凹陷特征，且使用ALD利用薄膜保形涂覆凹陷特征的一或多个所暴露表面(例如，侧壁和底部壁)。薄膜包含与外延区的导电型相反的导电型材料。在热处理期间，根据一或多个实施例，沉积于凹陷特征的表面上的薄膜的至少一部分从凹陷特征向外扩散至外延区中且在装置中形成电荷平衡区，所述电荷平衡区遵循凹陷特征的轮廓。由于根据一或多个实施例的凹陷特征的高纵横比，可形成具有减小之间距(也就是，邻近凹陷特征之间的间隔)的凹陷特征，由此使得P区和N区的掺杂密度能够增加，借此降低主体区中的导通电阻而不降低装置的击穿电压。
[0020] 应了解，本发明的实施例并非限于所述或任何其它具体半导体制作方法和/或半导体装置。而是，本发明的实施例更广泛地适用于用以在半导体装置中有益地产生电荷平衡区的技术。还应了解，本发明的实施例并不限于垂直功率半导体装置，而是本发明的实施例也适用于(例如)其它功率装置、平面栅极装置、横向功率装置、N-通道装置、P-通道装置、横向半导体装置、绝缘栅极双极晶体管(IGBT)、二极管、
双极结型晶体管(BJT)、增强模式装置、耗尽模式装置等。类似地，本文所阐述的技术适用于具有N型衬底材料和/或P型衬底材料的装置。因此，在本文中的教示下，所属领域技术人员将易于了解，可对在本发明的范围内的所显示阐释性实施例作出众多
修改。也就是，不打算或不应推断出关于本文中所显示和所阐述的实施例的限制。
[0021] 已使用各种半导体制作技术
力图在不显著增加导通电阻的情况下增加晶体管装置中的击穿电压。用于增加装置中的击穿电压的阐释性技术包括在半导体处理中使用主要由于成本而在商业上令人望而却步的异类材料(例如，
碳化
硅和氮化镓)，和使用超级结结构。由英飞凌科技(Infineon Technologies)基于颁予大卫科(David Coe)的美国
专利第4,754,310号开创的超级结结构是商业制作高电压晶体管装置的一种方法，所述案件的揭示内容是以引用方式并入本文中。
[0022] 在一个方面中，超级结概念涉及使用所生长的多个N型掺杂外延层且随后在
外延生长步骤之间离子植入P型材料以形成N型和P型材料的交替列。图1A阐释产生二维场的N型和P型材料的经典交替列。制造电荷平衡区的常用方法涉及多个外延层的生长、随后离子植入以形成N型和P型材料的交替列(通常称作多层外延生长或多epi植入方法)。特定来说，参考图1A，俯视平面图绘示阐释性超级结结构中的漂移层100的至少一部分。漂移层100经形成具有多个交替N型支柱104和P型支柱106。通过使N层104和P层106的高纵横比区交错，通过耗尽在所述区中形成的空间电荷大体上经平衡且不超过
雪崩击穿的临界值。当与常规N型本征漂移层102相比时，常规漂移层和超级结漂移层100完全耗尽，且因此超级结漂移层的宏观特性类似于
本征区108。在此有效本征区108中，电场E大体上恒定，且因此击穿电压与电场乘以漂移层的长度L成正比(也就是，BV＝E·L)。由于导通电阻与漂移层的长度L成正比，所以导通电阻将与击穿电压成正比(也就是，RON～BV)。
[0023] 图1B概念性地绘示超级结漂移层100中的电场分布。从图1B明显可见，每一垂直P-N结(在邻近N型支柱104与P型支柱106之间)在耗尽区中产生横向于越来越大电势的方向的横向场。应了解，电荷和场必须遵守高斯定律(Gauss’s Law)，且因此以下表达适用：
[0024]
[0025] 其中 是电场的发散量，Ex、Ey和Ez分别是电场的x、y和z分量，q是点电荷，εsi是硅的电常数，ND是供体载流子的数量，且NA是受体载流子的数量。端视横向场斜率的值而定，垂直场的斜率可增加或降低，借此改变装置可支持的电势。由于分别通过N区104和P区106的几何排列产生的横向场的存在而破坏击穿电压和电荷的强耦合。
[0026] 图2是绘示常规超级结装置200的至少一部分的剖面图。超级结装置200是使用多个N型外延层制作，其中在外延生长步骤之间离子植入
硼以产生交替P型列202和在P型列之间的N型区204；应注意列202的侧壁上的扇形特征，其是所述工艺的人造物。P型列202具有与其相关的横向宽度wP-列。同样，N型区204具有与其相关的横向宽度xn。参考图2，tepi表示N型外延层206在垂直维度中的厚度，且t缓冲表示超级结装置200中的
缓冲层208的垂直厚度。缓冲层208用以提供列的底部与衬底间的
电隔离。
[0027] 由于所植入硼向外扩散，P型列202的有效宽度将增加至xp，其对超级结装置200的最小间距(也就是，具有相同导电型的邻近列之间的中心-到-中心间隔)产生实际限制，借此防止缩放。此增加的间距不合意地导致装置中的导通电阻增加。作为额外缺点，用于形成装置200的多epi植入方法因所涉及的许多制造步骤而遭受极长工艺时间和高成本，且由此呈现高体积制造挑战。
[0028] 图3中显示制造电荷平衡区的替代方法，其涉及在半导体装置300的N型漂移区304中形成深沟槽302，随后利用P型硅重填沟槽(其通常称作沟槽重填制作方法)。在图3中应注意沟槽302的锥形侧壁，其对于可接受的沟槽重填是必需的；此侧壁锥形化使得邻近沟槽间的间隔增加从而影响密度。此外，尽管与用于形成图2中所显示装置200的多epi植入方法相比，此方法可减少所需制作步骤的数量，但沟槽重填方法遭受高
缺陷率，此尤其归因于沟槽重填工艺本身固有的空隙形成和滑移位错。
[0029] 已使用各种半导体制作技术力图形成电荷平衡区，但遭受与长制造时间相关的高成本或遭受与其各别工艺方法相关的高缺陷率。例如，如先前所解释，图2和3中分别阐释的多epi植入和沟槽重填制作方法极少或未改良密度，此至少部分地由处理设备和相关方法的固有限制引起。因此，需要提供可继续缩放至较高密度结构(例如，深、窄、高纵横比的沟槽)从而提供改良的成本和超级结装置性能的制造方法。如下文将进一步详细地阐述，本发明的实施例有利地解决常规装置和/或制作方法中存在的缺点。
[0030] 图4是绘示根据本发明实施例用于在有源半导体装置(例如，MOSFET、二极管、绝缘栅极双极晶体管(IGBT)等)中产生电荷平衡区的实例性结构400的至少一部分的剖面图。应了解，装置中所形成的电荷平衡区无需具有零净电荷。而是，根据一或多个实施例，可将电荷平衡区的净电荷设为规定值；也就是电荷平衡区可经配置以展现规定量的电荷失衡。显示结构400包括三个阐释性处理阶段的进化：沟槽或井形成阶段(1)，薄膜沉积阶段(2)，和热处理阶段(3)。下文将进一步详细地阐述所述阶段中的每一者。
[0031] 参考图4，结构400包含第一导电型(在此实施例中为N型)的衬底402，和在衬底的至少一部分上形成的第一导电型的外延层404。在此实施例中，外延层404是由N型
导电性形成(如衬底402)，但另一选择为可采用P型外延层。
[0032] 第一阶段中的结构400包含多个凹陷特征，其在此实施例中绘示为深沟槽406，其是至少部分地穿过外延层404形成。沟槽406从外延层404的上表面延伸，在大体上垂直于衬底402的平面的方向(也就是，垂直维度)上继续穿过外延层。可(例如)使用
反应性离子蚀刻(RIE)或替代工艺形成沟槽406，其经配置以达成期望纵横比(例如，约100:1)，且在邻近沟槽之间具有相对紧密(例如，约1μm)的间隔(在本文中称作间距)；较紧密间距有益地减小装置的大小和/或容许在装置中制作较高密度的电路。
[0033] 根据本发明的一或多个实施例，使用RIE工艺形成沟槽406，其中邻近沟槽间的间隔(也就是，间距)为约1μm，但本发明的实施例并非限于任何具体间隔。尽管对于具有600伏特(volt)额定击穿电压的阐释性装置，本发明的实施例并非限于沟槽406的任何特定深度或宽度，但沟槽406经配置具有约30μm或更大的深度和约1μm或更小的宽度。此外，应了解，本发明的实施例并非限于在结构400中形成的沟槽406的任何具体数量。
[0034] 在第二制作阶段，将材料沉积于沟槽406的至少一个子集的底部和/或侧壁上。尤其当纵横比大于规定值时，本发明的实施例利用原子层沉积(ALD)将材料(例如，介电薄膜)沉积于沟槽406的至少一个子集中的每一者的底部和/或侧壁上，而不是使用易受缺陷(例如，空隙、针孔、裂缝等)影响的标准沟槽重填工艺。在利用(例如)
化学气相沉积(CVD)的标准沟槽重填工艺中，随着沟槽的深度增加，将材料沉积于沟槽的侧壁和底部上变得显著更具挑战性(如果并非不可行)。ALD是使用相对低的
温度(例如，
环境温度到约400摄氏度(℃))将一组多种多样的材料作为单一原子层一次沉积于各种衬底材料上的方法。对于在半导体装置中形成电荷平衡区，此方法提供若干重要益处，一些所述益处是于下文中进行阐述。
[0035] 使用连续自限性表面反应，ALD能够达成埃(Angstrom，)或
单层水准下的精确厚度控制。大多数ALD工艺是基于其中发生两个表面反应且沉积二元化合物薄膜的二元反应顺序。由于仅存在有限数量的表面位点，故所述反应仅可沉积有限数量的表面物质。假定两个表面反应中的每一者都具有自限性，则所述两个反应可以连续方式继续进行来以原子层级控制沉积薄膜。ALD的自限性性质导致极佳的阶梯
覆盖且在高纵横比结构上(例如在沟槽406的底部和侧壁上)完全保形。此外，可将ALD工艺与标准半导体制作工艺整合而不影响对温度敏感的其它半导体制作步骤。
[0036] 更具体来说，一旦形成深沟槽406，即使用ALD步骤在沟槽的至少一个子集中的每一者的底部和/或侧壁上沉积含有第二导电型(在此实施例中为P型导电性)的元件的薄膜408。在使用ALD将薄膜408直接沉积于沟槽406的底部和/或侧壁上之前，可实施蚀刻步骤(例如，
氟化氢(HF)或氢氟
酸蚀刻)以去除沟槽表面(例如，底部和侧壁)上的由(例如)沟槽表面暴露于含氧环境所造成的任何自然氧化物。在一或多个实施例中，所沉积薄膜408是介电材料，例如(但不限于)金属氧化物(例如，三氧化硼(B2O3))。当使用ALD时，即使当使用高纵横比沟槽时，也可将金属氧化物沉积于沟槽406的底部和侧壁上。应了解，可类似地采用在结构400中达成规定电荷平衡的其它适宜材料。
[0037] 在第三制作阶段中，使用(例如)在约900摄氏度的温度下达约1分钟的快速热处理(RTP)来解离沉积于沟槽406的底部和侧壁上的薄膜408中的
掺杂剂(例如，在硼掺杂的金属氧化物薄膜的情形下为硼)，且借助扩散将掺杂剂驱逐到外延层404中(也就是，向外扩散)。特定来说，在RTP期间，升高的温度使得在沟槽406的底部和/或侧壁上的沉积薄膜408中的掺杂剂从沟槽局部向外扩散至靠近沟槽的外延层404中。由于热处理，掺杂剂将在靠近沟槽
406的外延层404中形成第二导电型(在此阐释性实施例中为P型导电性)的经掺杂区410。经掺杂区410将遵循外延层404中的沟槽406的轮廓。以此方式，经掺杂区410结合介于沟槽406间的外延区404将形成交替P型和N型列，从而在装置中形成电荷平衡区。由于环绕沟槽406中的每一者形成经掺杂区410的机制主要依赖于扩散是高度可控的，所以与制作电荷平衡区的市售工艺相比可在结构400中达成更精确的电荷平衡程度。
[0038] 在热处理后，例如通过使用沟槽填充工艺或替代填充步骤利用适于提供沟槽的结构完整性的基本上任何材料(例如氧化物(例如，
二氧化硅))任选地填充沟槽406。与在标准电荷平衡结构中不同，不使用填充沟槽的材料提供交替P型和N型导电性的列。而是，根据本发明的实施例，仅使用沟槽406作为促进严格材料含量的沉积和沉积于沟槽的底部和侧壁上的掺杂剂材料(例如，硼)的向外扩散的机制。因此，以无空隙或无缺陷方式填充沟槽并非关键所在；也就是产率不受沟槽填充步骤(如果使用)中的缺陷数量的影响。
[0039] 图5是绘示根据本发明的另一实施例用于在半导体装置中产生电荷平衡区的实例性结构500的至少一部分的剖面图。结构500就第一和第二制作阶段来说与图4中显示的阐释性结构400类似，只是形成电荷平衡区的机制不同。特定来说，根据一或多个实施例，沟槽406的底部和侧壁包括形成于其上的绝缘层502，例如二氧化硅(SiO2)。可将绝缘层502沉积于沟槽406的底部和侧壁上，或在一或多个替代实施例中，可使用在沟槽406的所暴露表面上形成(例如，通过(例如)使用氧化工艺生长)的自然氧化物(例如，二氧化硅)作为绝缘层。
[0040] 使用ALD将薄膜508沉积于绝缘层502上，而非直接沉积于沟槽406(如在图4中显示的结构400中)的底部和侧壁上。此绝缘层502防止薄膜508中的掺杂剂(例如，
铝)在热处理期间局部向外扩散至外延层404中。在一或多个实施例中，薄膜508包含氧化铝材料(例如，Al2O3)。将氧化铝薄膜508沉积于沟槽406的至少一个子集的底部和侧壁上的绝缘层502上。氧化铝材料具有负的表面电荷性质，此适于将正电荷载流子吸引至靠近沟槽406的底部和侧壁的区，借此在结构500中达成电荷平衡。当使用ALD时，即使当使用高纵横比沟槽(例如，约100:1或更大)时，也能够将氧化铝沉积于沟槽406的底部和侧壁上。应了解，可类似地采用在结构500中达成规定电荷平衡的其它适宜材料。
[0041] 更具体来说，参考图5，外延层404固有地包括第一电荷类型(在此阐释性实施例中其为正电荷)的自由电荷载流子504。沉积于沟槽406的表面上的绝缘层502上的薄膜508具有与其相关的第二电荷类型的净静电荷，所述第二电荷类型的极性与第一电荷类型相反；在此实例中其为负静电荷。代替所沉积薄膜508中的掺杂剂向外扩散至外延层404中，结构
500中的热处理(第三制作阶段)经配置以使得外延层404中的自由电荷载流子504(具有正电荷)的至少一部分朝向所沉积薄膜508(具有负电荷)迁移，以借此在靠近沟槽406的外延层中形成电荷平衡区506。
[0042] 以与图4中所显示实施例一致的方式，在热处理后，可使用沟槽填充工艺或替代填充步骤利用适于提供沟槽的结构完整性的基本上任何材料(例如氧化物(例如，二氧化硅))填充沟槽406。与在标准电荷平衡结构中不同，不使用填充沟槽的材料来直接提供交替P型和N型导电性的列。而是，根据本发明的实施例，仅使用沟槽406来促进材料沉积于沟槽的底部和侧壁上，且由此将外延层中的自由载流子吸引至环绕沟槽的轮廓的区。因此，以无空隙或无缺陷的方式填充沟槽并非关键所在。
[0043] 随尤其沉积于沟槽406中的材料508的百分比以及热处理持续时间(也就是，时间)、气氛和/或温度等参数变化，控制在结构500中形成电荷平衡区506中的介于所沉积薄膜508与N型外延区404之间的电荷平衡。根据本发明的一或多个实施例的方法的重要优点在于与先前所论述的方法相比ALD是更严格受控的工艺，如可用于制作常规电荷平衡结构，且因此用于在装置中提供电荷平衡的P型和N型材料的交替区的各别尺寸可为更小间距，此改良装置成本和性能。
[0044] 图6是绘示根据本发明的实施例在有源半导体装置中形成电荷平衡区的实例性方法600的至少一部分的流程图。应了解，方法600不包括制作半导体装置中所必需的所有步骤，如所属领域技术人员将明了。而是，呈现与形成电荷平衡区相关的基本步骤，如上文进一步详细地阐述。图4和图5中显示根据方法600形成的结构的阐释性实施例。
[0045] 参考图6，在步骤602中，在衬底的上表面上形成第一导电型的外延区。在步骤604中，至少部分地穿过外延区形成凹陷特征。根据本发明的实施例，凹陷特征可呈深沟槽、井、阶梯式特征等形式，其具有高纵横比(例如，大于约2:1，且更优选大于约20:1)。在步骤606中，使用ALD将薄膜沉积于凹陷特征的底部和/或侧壁上。如先前所阐述，优选地将薄膜直接沉积于凹陷特征的暴露表面上。在处理期间，可在凹陷特征的暴露表面上形成(例如，借助氧化)
钝化层或自然氧化物层(例如，二氧化硅)。因此，为使得能够将薄膜直接沉积于凹陷特征的底部和/或侧壁上，在一或多个实施例中，使用蚀刻剂组合物(例如，HF蚀刻)或替代蚀刻工艺去除此
钝化层，如所属领域技术人员将明了。在一或多个实施例中，将此钝化层去除工艺纳入步骤606中，且在使用ALD沉积薄膜之前加以实施。
[0046] 在步骤608中，实施热处理(例如，快速热处理)，使得沉积于凹陷特征的底部和/或侧壁上的薄膜中的至少一部分掺杂剂通过扩散的工艺在外延层中形成电荷平衡区，如先前结合图4所阐述。另一选择为，方法600可代替步骤608实施步骤610作为形成电荷平衡区的机制。特定来说，在图5中所显示的实例性结构500的情形下，其中在不依赖掺杂剂从凹陷特征向外扩散至外延层中的情况下形成电荷平衡区，步骤610作为步骤608的替代以使得外延区中的至少一部分自由电荷载流子朝向凹陷特征中的所沉积薄膜迁移以在靠近凹陷特征的外延层中形成电荷平衡区的方式实施热处理。
[0047] 当使用根据步骤610的机制形成电荷平衡区时，预计在一或多个实施例中，步骤606纳入在凹陷特征的暴露表面(例如，底部和/或侧壁)上形成绝缘层(例如，图5中的层
502)的额外步骤。然后，使用ALD将薄膜沉积于凹陷特征的底部和/或侧壁上的绝缘层上，以便防止薄膜中的掺杂剂在热处理期间向外扩散至外延层中，如先前所阐述。
[0048] 随后实施未明确显示但暗指的额外处理步骤(包括(例如)形成一或多个
阳极区和
阴极区、源极区和漏极区、集极区和射极区等)，此根据所形成的有源装置的类型(分别包括(例如)二极管、场效应晶体管和/或双极晶体管)而定，如所属领域技术人员将知晓。
[0049] 本文中所阐述的本发明的实施例的阐释打算提供各个实施例的结构的一般理解，且其并不打算用作可利用本文所阐述结构的设备和系统的所有元件和特征的完整说明。鉴于本文的教示，所属领域技术人员将明了许多其它实施例；利用且从其导出其它实施例，使得可作出结构和逻辑取代和改变而不背离本发明的范围。所述图式也仅具有代表性且未按比例绘制。因此，应将
说明书和图式视为具有阐释意义而非限制意义。
[0050] 本发明的实施例仅出于便利的目的而在本文中个别地和/或共同地由术语“实施例”提及，且如果实际上已显示一个以上实施例或发明性概念，则并不打算将此
申请案的范围限于任何单一实施例或发明性概念。因此，尽管已在本文中阐释和阐述特定实施例，但应了解，可用达成同一目的的排列取代所显示的特定实施例；也就是，本发明打算涵盖各个实施例的任何和所有变更或变化。鉴于本文的教示，所属领域技术人员将明了上述实施例与本文中未特别阐述的其它实施例的组合。
[0051] 本
摘要係提供以符合37C.F.R.§1.72(b)，其需要将允许读者快速获取技术揭示内容的本质的摘要。提交本概述是基于下列理解：其并非用于解释或限制权利要求书的范围或含义。另外，在前述实施方式中，可见出于简化本揭示内容的目的而将各种特征共同分组于单一实施例中。不应将揭示内容的此方法解释为反映所主张实施例需要较每一权利要求中所明确陈述更多的特征的意图。而是，如所附权利要求书反映，发明性标的物在于少于单一实施例的所有特征。因此，特此将以下权利要求书并入实施方式中，其中每一权利要求作为单独主张的标的物而独立存在。
[0052] 鉴于本文中所提供的本发明的实施例的教示，所属领域技术人员将能够预计本发明的实施例的技术的其它实施方案和应用。尽管已参考附图在本文中阐述本发明的阐释性实施例，但应了解，本发明的实施例并非限于那些精确实施例，且所属领域技术人员可在其中作出各种其它改变和修改而不背离所附权利要求书的范围。
