分栅快闪存储器及其形成方法
阅读：154发布：2021-07-15
专利汇可以提供分栅快闪存储器及其形成方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种分栅快闪 存储器 及其形成方法。其中，分栅快闪存储器的形成方法包括在衬底上依次形成第一介质层、 浮栅 层；浮栅层上形成分立的第二介质层，第二介质层所在区域为字线区；第二介质层周围形成第一侧墙，相邻第一侧墙间区域为源极线区；以第一侧墙为掩膜， 刻蚀 浮栅层和第一介质层至衬底；在源极线区形成源极线；去除第二介质层、及第二介质层下的浮栅层和第一介质层，形成浮栅和浮栅介质层；在与字线区相邻的浮栅顶部尖端处下的浮栅和浮栅介质层 侧壁 形成第三介质层；形成隧穿介质层， 覆盖 衬底、第三介质层、浮栅、第一侧墙和源极线表面；在字线区隧穿介质层上形成字线。本发明的方法能提高擦除性能、降低施加在浮栅的 电压 、节省功耗。，下面是分栅快闪存储器及其形成方法专利的具体信息内容。
1.一种分栅快闪存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；
在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；
以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；
在源极线区形成源极线；
去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；
在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层；
形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；
在字线区的隧穿介质层上形成字线。
2.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，形成第三介质层的方法包括：
在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层；
对第三介质层实施离子注入，使与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的离子注入深度小于浮栅顶部尖端处的第三介质层的离子注入深度，并且还小于第一侧墙、源极线和字线区的半导体衬底表面的第三介质层的离子注入深度，使得对与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的湿法腐蚀速度小于浮栅顶部尖端处的第三介质层的湿法腐蚀速度，并且还小于对第一侧墙、源极线和字线区的半导体衬底的第三介质层的湿法腐蚀速度；
离子注入后，采用湿法腐蚀第三介质层。
3.根据权利要求2所述的分栅快闪存储器的形成的方法，其特征在于，对第三介质层实施离子注入的方法包括：
在半导体衬底表面的法线两侧采用对称的、与法线呈预定角度的离子注入对第三介质层实施离子注入。
4.根据权利要求3所述的分栅快闪存储器的形成方法，其特征在于，所述预定角度为大于等于3度小于等于10度。
5.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述第三介质层的材料为氧化硅。
6.根据权利要求3所述的分栅快闪存储器的形成方法，其特征在于，所述离子注入为惰性气体离子注入。
7.根据权利要求6所述的分栅快闪存储器的形成方法，其特征在于，所述惰性气体离子为氩离子。
8.根据权利要求7所述的分栅快闪存储器的形成方法，其特征在于，所述氩离子注
14 2 16 2
入的剂量为7×10 atom/cm ～1×10 atom/cm，所述氩离子注入的能量为2.0KeV～
15.0KeV。
9.根据权利要求2所述的分栅快闪存储器的形成方法，其特征在于，所述在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层的方法为高温沉积，所述高温沉积的沉积温度为750℃～850℃。
10.根据权利要求2所述的分栅快闪存储器的形成方法，其特征在于，所述湿法腐蚀第三介质层的湿法腐蚀剂为稀释的氢氟酸，所述氢氟酸与水的体积比为1∶200至1∶50。
11.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述第三介质层的厚度为大于等于50埃且小于等于300埃。
12.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，在源极线区形成源极线的方法包括：
在所述第二介质层表面和源极线区形成源极线材料；
去除源极线材料至第二介质层，形成源极线。
13.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，刻蚀步骤之后，在源极线区形成源极线的步骤之前还包括：
在源极线区的所述浮栅层及第一介质层周围形成第二侧墙；
以第一侧墙和第二侧墙为掩膜对源极线区的半导体衬底进行离子注入，形成源区。
14.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，在所述第二介质层周围形成第一侧墙之前，还包括步骤：采用各向同性刻蚀的方法刻蚀相邻的第二介质层之间的浮栅层，在所述浮栅层形成弧形表面。
15.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层包括：
在所述源极线表面形成掩膜层；
以所述掩膜层为掩膜干法刻蚀第二介质层及第二介质层下面的浮栅层；
湿法腐蚀去除第二介质层下面的第一介质层和第一侧墙部分侧面，使得浮栅顶部尖端突出于第一侧墙，并且所述突出的浮栅顶部尖端为锐角；
去除所述掩膜层。
16.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层的方法为：
在所述源极线表面形成掩膜层；
以所述图形化的掩膜层为掩膜干法刻蚀第二介质层及第二介质层下面的浮栅层和第一介质层至半导体衬底。
17.一种分栅快闪存储器，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的浮栅结构，位于所述浮栅结构上的第一侧墙，相邻两个浮栅结构、两个第一侧墙之间的区域为源极线区；相邻两个浮栅结构、两个第一侧墙与所述源极线区相对的一侧为字线区；所述浮栅结构包括浮栅介质层和位于浮栅介质层上的浮栅；
介质层，位于与所述字线区相邻的浮栅侧壁和浮栅介质层侧壁，所述介质层的上表面低于所述浮栅的上表面；
位于源极线区的源极线；
隧穿介质层，覆盖半导体衬底、介质层表面、浮栅、第一侧墙表面和源极线表面；
位于所述字线区上的隧穿介质层为字线介质层，及位于所述字线介质层上的字线。
18.根据权利要求17所述的分栅快闪存储器，其特征在于，所述介质层的厚度为大于等于50埃且小于等于300埃。
19.根据权利要求17所述的分栅快闪存储器，其特征在于，所述介质层的材料为氧化硅。
20.根据权利要求17所述的分栅快闪存储器，其特征在于，所述浮栅的顶部尖端为锐角。
分栅快闪存储器及其形成方法
技术领域
背景技术
[0002] 在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003] 各种各样的快闪存储器中，基本分为两种类型：叠栅器件和分栅器件，叠栅器件具有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅器件的方法比制造分栅器件简单，然而叠栅器件存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电压保持在一个电压范围内解决，增加了电路设计的复杂性。分栅结构的一个控制栅同时作为选择晶体管(Selecttransistor)，有效避免了过擦除效应，电路设计相对简单。而且，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。
[0005] 自对准分栅快闪存储器包括字线晶体管和浮栅晶体管，所述字线晶体管与控制栅晶体管为同一晶体管。图1至图6为现有的自对准分栅快闪存储器的制作方法的剖面示意图。现有的自对准分栅快闪存储器的制作方法包括：
[0008] 参考图3和图4，形成源极线区105后，在源极线区105形成源极线107；
[0009] 参考图4、图5，形成源极线107后，去除介质层103、介质层103下面的浮栅层102、氧化层101至露出半导体衬底100，形成浮栅108及浮栅氧化层109。
[0011] 参考图7，在字线区的隧穿氧化层110上形成字线111。
[0012] 现有技术形成的自对准分栅快闪存储器的擦除性能较差，擦除过程中需要施加在字线上的电压较高(＞12V)，因而需要较高的泵浦电压，设计上需要占用较大的外围电路的面积，从而使得器件在擦除操作时的功耗也较高。
发明内容
[0013] 本发明要解决的技术问题是现有技术形成的自对准分栅快闪存储器的擦除性能较差，施加在字线上的电压较高，从而使得器件在擦除操作时的功耗较高。
[0014] 为解决上述问题，本发明提供了一种分栅快闪存储器的形成方法，所述方法包括：
[0015] 提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；
[0016] 在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；
[0017] 以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；
[0018] 在源极线区形成源极线；
[0019] 去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；
[0020] 在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层；
[0021] 形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；
[0022] 在字线区的隧穿介质层上形成字线。
[0023] 可选的，形成第三介质层的方法包括：
[0024] 在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层；
[0025] 对第三介质层实施离子注入，使与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的离子注入深度小于浮栅顶部尖端处的第三介质层的离子注入深度，并且还小于第一侧墙、源极线和字线区的半导体衬底表面的第三介质层的离子注入深度，使得对与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的湿法腐蚀速度小于浮栅顶部尖端处的第三介质层的湿法腐蚀速度，并且还小于对第一侧墙、源极线和字线区的半导体衬底的第三介质层的湿法腐蚀速度；
[0026] 离子注入后，采用湿法腐蚀第三介质层。
[0027] 可选的，对第三介质层实施离子注入的方法包括：
[0028] 在半导体衬底表面的法线两侧采用对称的、与法线呈预定角度的离子注入对第三介质层实施离子注入。
[0029] 可选的，所述预定角度为大于等于3度小于等于10度。
[0031] 可选的，所述离子注入为惰性气体离子注入。
[0032] 可选的，所述惰性气体离子为氩离子。
[0033] 可选的，所述氩离子注入的剂量为7×1014atom/cm2～1×1016atom/cm2，所述氩离子注入的能量为2.0KeV～15.0KeV。
[0034] 可选的，所述在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层的方法为高温沉积，所述高温沉积的沉积温度为750℃～850℃。
[0036] 可选的，所述第三介质层的厚度为大于等于50埃且小于等于300埃。
[0037] 可选的，在源极线区形成源极线的方法包括：
[0038] 在所述第二介质层表面和源极线区形成源极线材料；
[0039] 去除源极线材料至第二介质层，形成源极线。
[0040] 可选的，刻蚀步骤之后，在源极线区形成源极线的步骤之前还包括：
[0041] 在源极线区的所述浮栅层及第一介质层周围形成第二侧墙；
[0042] 以第一侧墙和第二侧墙为掩膜对源极线区的半导体衬底进行离子注入，形成源区。
[0043] 可选的，在所述第二介质层周围形成第一侧墙之前，还包括步骤：采用各向同性刻蚀的方法刻蚀相邻的第二介质层之间的浮栅层，在所述浮栅层形成弧形表面。
[0044] 可选的，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层包括：
[0045] 在所述源极线表面形成掩膜层；
[0047] 湿法腐蚀去除第二介质层下面的第一介质层和第一侧墙部分侧面，使得浮栅顶部尖端突出于第一侧墙，并且所述突出的浮栅顶部尖端为锐角；
[0048] 去除所述掩膜层。
[0049] 可选的，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层的方法为：
[0050] 在所述源极线表面形成掩膜层；
[0051] 以所述图形化的掩膜层为掩膜干法刻蚀第二介质层及第二介质层下面的浮栅层和第一介质层至半导体衬底。
[0052] 本发明还提供了一种分栅快闪存储器，包括：
[0053] 半导体衬底；
[0054] 位于所述半导体衬底上的浮栅结构，位于所述浮栅结构上的第一侧墙，相邻两个浮栅结构、两个第一侧墙之间的区域为源极线区；相邻两个浮栅结构、两个第一侧墙与所述源极线区相对的一侧为字线区；所述浮栅结构包括浮栅介质层和位于浮栅介质层上的浮栅；
[0055] 介质层，位于与所述字线区相邻的浮栅侧壁和浮栅介质层侧壁，所述介质层的上表面低于所述浮栅的上表面；
[0056] 位于源极线区的源极线；
[0057] 隧穿介质层，覆盖半导体衬底、介质层表面、浮栅、第一侧墙表面和源极线表面；
[0058] 位于所述字线区上的隧穿介质层为字线介质层，及位于所述字线介质层上的字线。
[0059] 可选的，所述介质层的厚度为大于等于50埃且小于等于300埃。
[0060] 可选的，所述介质层的材料为氧化硅。
[0061] 可选的，所述浮栅的顶部尖端为锐角。
[0062] 与现有技术相比，本发明的技术方案具有以下优点：
[0063] 在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层。第三介质层增加了浮栅与字线之间距离，降低了浮栅与字线之间的电容，降低了浮栅与字线之间的耦合系数，从而提高了浮栅和字线之间的电压差，提高了有效擦除电压，进而提高了器件的擦除性能。另外，可以在确保擦除性能的前提下，一定程度地降低施加在字线上的电压，从而降低了器件在擦除操作时的功耗。
[0064] 需要说明的是，在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层时，增加浮栅与字线之间的距离的同时，并没有妨碍浮栅的顶部尖端的完全露出，保留了浮栅顶部尖端的局部电场增强效应，在通过降低耦合系统提高有效擦除电压的情况下也不影响尖端放电效应。因此，本发明能确保擦除性能的提升。附图说明
[0065] 图1至图7为现有的分栅快闪存储器的制作方法的剖面示意图；
[0066] 图8为分栅快闪存储器的擦除电压与各耦合电容之间的关系示意图；
[0067] 图9是本发明一个实施例所提供的分栅快闪存储器的制作方法的流程示意图；
[0068] 图10至图21、图23至图24是本发明一个实施例所提供的分栅快闪存储器的制作方法的剖面示意图；
[0069] 图22是本发明实施例的对第三介质层采用氩离子注入的方法来增强第三介质层湿法蚀刻速率的实验数据图；
[0070] 图25是本发明另一个实施例所提供的在浮栅上形成控制栅的分栅快闪存储器的剖面示意图。
具体实施方式
[0071] 参考图7，当对现有的自对准分栅快闪存储器进行数据擦除时，施加一高负偏压于字线111，同时保持源极线107、相应的漏极(图未示)和衬底接地或接近地电压0V，电子可以从浮栅108被拉出，因此，浮栅通过Fowler-Nordheim(简称F-N)隧穿效应机制释放其所积累的电子至字线111。
[0072] 发明人经过研究发现自对准分栅快闪存储器的擦除性能与擦除时字线与浮栅的电压差V12有关，V12越高意味着字线与浮栅之间的电场越强，更容易发生F-N隧穿，因此V12越高，器件的擦除性能越高。字线与浮栅之间的耦合系数(coupling ratio)CR和V12有着如下的关系：参考图8，根据公式(1)：V12＝Vee-VFG，公式(2)：VFG＝Vee*CR，故得到：V12＝(1-CR)*Vee，其中V12等于字线111和浮栅108之间的电压差；Vee为加在字线111上的高压；VFG为浮栅108上的电压。因此，只要降低字线111与浮栅108之间的耦合系数CR，就能够提高字线111与浮栅108之间的电压差，即所述V12。
[0073] 更进一步的，根据公式(3)：CR＝C12/Ctot，其中C12为浮栅108和字线111之间的电容。Ctot是与浮栅相关的总电容，Ctot＝C12+CFG，其中CFG为浮栅108和半导体衬底100之间的电容。根据以上关系可得：CR＝1/(1+(CFG/C12))，CFG是一个常量，因此，字线111与浮栅108之间的耦合系数CR与浮栅108和字线111之间的电容C12呈减函数关系，即，降低浮栅108和字线111之间的电容C12也就降低了浮栅和字线之间的耦合系数CR。
[0074] 更进一步的，根据公式(4)：C12＝KA/S，其中K是介电常数，A是字线111与浮栅108之间的电容有效面积，S为浮栅108与字线111之间的距离，即隧穿氧化层的厚度。在实际器件开发中，一方面会根据工艺加工能力选择尽可能小的浮栅高度，这样尽可能地降低了字线111与浮栅108的电容有效面积A。另一方面，从公式上看，可以通过增加浮栅108与字线111之间的厚度S来降低浮栅108和字线111之间的电容C12，从而降低字线111与浮栅108之间的耦合系数CR。但简单地加厚浮栅108和字线111间隧穿氧化层并不可行，因为会减弱浮栅顶部尖端处的局部电场增强效应，擦除性能可能不升反降。因此，要有一种方法，能局部增加浮栅和字线间隧穿氧化层的厚度，同时并不增加浮栅顶部尖端的隧穿氧化层，这样才能真正提高擦除性能。
[0075] 综上所述，发明人经过研究，获得了一种分栅快闪存储器件的形成方法，图9为本发明一个实施例的分栅快闪存储器件的形成方法流程示意图，图10至图21、图23至图24是本发明一个实施例的分栅快闪存储器件的形成方法的实施例剖面结构示意图。下面将图10至图21、图23至图24与图9结合起来对分栅快闪存储器件的形成方法进行详细说明。
[0076] 首先，参考图10，执行图9中的步骤S11，提供半导体衬底200，所述半导体衬底200上依次形成有第一介质层201、浮栅层202，在所述浮栅层202上形成分立的第二介质层
203，第二介质层203所在的区域为字线区306。
203，第二介质层203所在的区域为字线区306。
[0078] 第一介质层201，本实施例可以为氧化硅，厚度范围为85埃～100埃。
[0079] 浮栅层202，本实施例可以为多晶硅，厚度范围为200埃～1000埃。
[0080] 第二介质层203，可以为氧化硅或者氮化硅，本实施例选择氮化硅。所述第二介质层203的厚度范围为2500埃～5000埃。在所述第二介质层203上形成具有图形的掩膜层，以所述具有图形的掩膜层为掩膜干法刻蚀第二介质层203至浮栅层202，在浮栅层202上形成分立的第二介质层203，第二介质层203所在的区域为字线区306。
[0081] 参考图11，采用各向同性刻蚀的方法刻蚀相邻的第二介质层203之间的浮栅层，在所述浮栅层形成弧形表面，为后面浮栅顶部尖端的形成做好准备。
[0082] 参考图12，执行图9中的步骤S12，在第二介质层203的周围形成第一侧墙204，相邻两个第一侧墙204之间的区域为源极线区305。
[0083] 本实施例中，所述第一侧墙204的材料为氧化硅。在第二介质层203的周围形成第一侧墙204的方法具体为：采用沉积的方法在浮栅层202和第二介质层203表面形成氧化硅层，然后回刻。
[0084] 参考图13，执行图9中的步骤S13，以第一侧墙204为掩膜，刻蚀所述浮栅层202和第一介质层201至半导体衬底200。其中，刻蚀浮栅层202和第一介质层201至半导体衬底200的工艺为干法刻蚀。
[0085] 参考图14至图16，执行图9中的步骤S14，在源极线区305形成源极线207。具体形成方法为：
[0086] 参考图14，在源极线区305的所述浮栅层202及第一介质层201周围形成第二侧墙212，第二侧墙212的材料为氧化硅或氮化硅，第二侧墙212的形成方法为本领域技术人员熟知技术，在此不再赘述。第二侧墙212的作用为，在后续的对源极线区305的衬底进行离子注入时，保护源极线区305的第一介质层201和浮栅层202不受损伤。
[0087] 形成第二侧墙212后，以第一侧墙204和第二侧墙212为掩膜对源极线区305的衬底进行离子注入，形成源区(图未示)。
[0088] 参考图15，形成源区后，在第二介质层203的上表面和源极线区305内形成源极线材料207’，本实施例中，所述源极线材料207’为多晶硅，所述填充源极线材料207’的方法为沉积。
[0089] 参考图16，形成源极线材料207’后，去除源极线材料207’至第二介质层203，形成源极线207。去除多余源极线材料207’的方法可以为化学机械抛光、刻蚀。
[0090] 参考图16至图18，执行图9中的步骤S15，去除第二介质层203、及第二介质层203下面的浮栅层202和第一介质层201，形成浮栅205和浮栅介质层206。具体形成方法为：
[0091] 参考图17，在所述源极线207表面形成掩膜层(图未示)，以所述掩膜层为掩膜对第二介质层203及其下面的浮栅层202进行干法刻蚀至第一介质层201，形成浮栅205。
[0092] 参考图18，形成浮栅205后，采用湿法腐蚀去除第二介质层203下面的第一介质层201，形成浮栅介质层206。需要说明的是，由于第一介质层201与第一侧墙204的材料相同，所以在用湿法腐蚀去除字线区306内的第一介质层201的同时，与字线区306相邻的第一侧墙204也会被回刻，使得与字线区306相邻的浮栅205顶部尖端211突出于第一侧墙
204，并且突出的顶部尖端211的角度为锐角。之所以是与字线区306相邻的第一侧墙204会被顺带回刻，是因为与源极线207相邻的第一侧墙204被源极线207保护。
204，并且突出的顶部尖端211的角度为锐角。之所以是与字线区306相邻的第一侧墙204会被顺带回刻，是因为与源极线207相邻的第一侧墙204被源极线207保护。
[0093] 浮栅顶部尖端211的作用为：当对分栅快闪存储器进行擦除操作时，浮栅顶部尖端211能够降低FN隧穿效应的通道电压，使得热电子更容易从浮栅流入后续形成的字线。
[0094] 参考图19至图21，执行图9中的步骤S16，在与所述字线区相邻的浮栅顶部尖端211以下的浮栅205侧壁和浮栅介质层206侧壁形成第三介质层208。第三介质层208的具体的形成工艺如下：
[0095] 参考图19，在字线区的半导体衬底200、浮栅介质层206、浮栅205、第一侧墙204和源极线207表面形成第三介质层208。其中，浮栅顶部尖端211的第三介质层208包括浮栅顶部尖端211上表面的第三介质层208和浮栅顶部尖端211侧面的第三介质层208。
[0096] 第三介质层208的材料为氧化硅，厚度为大于等于100埃且小于等于600埃。本实施例中，形成第三介质层208的方法为高温沉积工艺(HighTemperature Oxidation，HTO)，所述高温沉积工艺的反应气体包括DCS(二氯二氢硅，dichlo rosilance，SiH2Cl2)与N2O，高温沉积的温度为750℃～850℃。沉积温度如果太高，会使设备受到高温的限制、容易使工艺热能过量、使电阻值增高、载流子渗透太深，易增加漏电流等现象；沉积温度如果太低，形成第三介质层208的质量不高。工艺反应气体比例、流量和工艺反应时间可以根据工艺反应的情况随时进行调整，属于本领域技术人员熟知技术。之所以采用高温沉积工艺是因为：该法形成的第三介质层208在不同材料(例如，衬底和浮栅)表面均匀且厚度均一。在其他实施例中，还可以采用TEOS(四乙基正硅酸盐)工艺沉积的方法或其它类似沉积方法形成第三介质层208。
[0097] 需要说明的是，本实施例不能采用热氧化生长的方法形成第三介质层208。如果采用氧化生长工艺形成第三介质层208时，浮栅205的材料为多晶硅，相对于单晶硅材料的半导体衬底200来说，浮栅205侧壁及浮栅顶部尖端211处的氧化速度比半导体衬底200的氧化速度快，因此，第三介质层208在浮栅顶部尖端211处形成的厚度太大，即，浮栅顶部尖端211上表面的第三介质层208和浮栅顶部尖端211侧面的第三介质层208都较厚，很容易使浮栅顶部尖端211的形状变圆，严重者，无法区分浮栅顶部尖端211的形状，为后续的工艺带来困难，无法达到提高器件性能的目的。
[0098] 接着，参考图20，对第三介质层实施离子注入，以使与所述字线区306相邻的浮栅顶部尖端211以下的浮栅205侧壁和浮栅介质层206侧壁处的第三介质层208的离子注入深度小于浮栅顶部尖端211的第三介质层208的离子注入深度，并且还小于第一侧墙204、源极线207和字线区的衬底表面的第三介质层208的离子注入深度。
[0099] 本实施例中，是采用惰性气体离子对第三介质层进行离子注入的。之所以采用惰性气体离子，是因为惰性气体离子对衬底来说是中性杂质，离子注入到衬底中几乎不改变衬底的电性。另一方面可以使得被注入的第三介质层的特性发生改变，增加后续的湿法腐蚀速度。根据工艺成本考虑，本实施例，选用氩离子注入第三介质层208。具体工艺条件为：14 2 16 2
所述氩等离子体注入的剂量为7×10 atom/cm ～1×10 atom/cm，所述氩等离子体注入的能量为2.0KeV～15.0KeV。采用氩离子体注入的方向与衬底表面的法线呈a角度，a角度的范围为大于等于3度且小于等于10度。另外，需在衬底的两侧分别进行对称的、相同角度的氩离子注入，以确保衬底两侧的第三介质层208都能被氩离子注入。其中，参考图20，法线TT为与衬底表面的垂直虚线。
所述氩等离子体注入的剂量为7×10 atom/cm ～1×10 atom/cm，所述氩等离子体注入的能量为2.0KeV～15.0KeV。采用氩离子体注入的方向与衬底表面的法线呈a角度，a角度的范围为大于等于3度且小于等于10度。另外，需在衬底的两侧分别进行对称的、相同角度的氩离子注入，以确保衬底两侧的第三介质层208都能被氩离子注入。其中，参考图20，法线TT为与衬底表面的垂直虚线。
[0100] 在氩离子注入的过程中，首先需要将离子注入角度控制好。离子注入角度决定了不同位置的第三介质层的离子注入深度，从而决定了后续湿法腐蚀工艺中的湿法腐蚀速度。a角如果太小，与字线区相邻的浮栅侧壁处的第三介质层无法被离子注入到，则无法增加浮栅尖端211处的第三介质层208的后续湿法腐蚀速率，在后续的湿法腐蚀中无法清除该处的第三介质层208，浮栅尖端也就无法完全露出。a角如果太大，整个浮栅侧壁处的第三介质层208的注入深度会增加，在后续的湿法腐蚀中就会去除过多的第三介质层208，影响最终的实施效果。
[0101] 本实施例中，所述氩离子注入的能量为2.0KeV～15.0KeV。需要说明的是所述氩离子注入的能量与第三介质层的沉积厚度有关，当第三介质层越厚，需要的氩离子注入的能量越大。注入的能量在注入角度相同的情况下决定了注入的深度，注入的深度决定了第三介质层在后续的湿法腐蚀中得到加速腐蚀的深度。具体为，注入的能量越大，注入的深度会越大，第三介质层在后续的湿法腐蚀中得到加速腐蚀的深度。例如，字线区的衬底上、第一侧墙和源极线表面的第三介质层越厚，则在注入角度一定的情况下，需要适当增加离子注入的能量，此处的注入深度也会适当增加，从而可以确保与厚度相当的深度内都具有提高的湿法腐蚀速度，只有这样，才能将此处的第三介质层湿法腐蚀干净。
[0102] 因此，经过上述氩离子注入，使得在水平方向的第三介质层(浮栅尖端处、字线区的衬底上、第一侧墙和源极线表面)在整个深度上都能得到增强的蚀刻速率，而垂直方面的第三介质层(浮栅介质层侧壁和浮栅侧壁)只有很薄的表面才得到增强，从而在两个方向上产生蚀刻速率的选择性。
[0103] 在其他实施中，使浮栅顶部尖端211以下的浮栅205侧壁和浮栅介质层206侧壁处的第三介质层208的刻蚀速率小于浮栅顶部尖端211的第三介质层208的刻蚀速率，并且还小于第一侧墙204和源极线207表面的第三介质层208的刻蚀速率的其他方法，也落在本发明的保护范围之内。
[0104] 参考图21，氩离子注入后，采用湿法腐蚀第三介质层208，在与所述字线区306相邻的浮栅顶部尖端211以下的浮栅205侧壁和浮栅介质层206侧壁处形成第三介质层208。
[0105] 湿法腐蚀剂为稀释的氢氟酸溶液，所述氢氟酸与水的体积比为1∶200至1∶50。在湿法腐蚀的过程中，经氩离子注入对第三介质层208进行注入后，浮栅顶部尖端211、第一侧墙204和源极线207表面的第三介质层208接近离子注入的正入射方向，注入深度最大，湿法腐蚀的速度也就比较快。
[0106] 其它实施例中，在与所述字线区相邻的浮栅顶部尖端211以下的浮栅205侧壁和浮栅介质层206侧壁处形成第三介质层208的其它方法也适用于本发明。
[0107] 图22是本发明实施例的对第三介质层采用氩离子注入的方法来增强第三介质层湿法蚀刻速率的实验数据图。
[0108] 实验数据是通过对第三介质层208进行湿法腐蚀的腐蚀结果来实现的。参考图22，当没有进行氩离子注入，直接对第三介质层208进行腐蚀时，湿法腐蚀第一个5min后的腐蚀厚度为74.7埃，腐蚀速度为14.9埃/分钟；湿法腐蚀第二个5min后的腐蚀厚度为
73.9埃，腐蚀速度为14.8埃/分钟。当对第三介质层208进行氩离子注入后，再对第三介质层208进行腐蚀时，湿法腐蚀第一个5min后的腐蚀厚度为210.1埃，腐蚀速度为42.0埃/分钟；湿法腐蚀第二个5min后的腐蚀厚度为80.9埃，腐蚀速度为16.2埃/分钟。
73.9埃，腐蚀速度为14.8埃/分钟。当对第三介质层208进行氩离子注入后，再对第三介质层208进行腐蚀时，湿法腐蚀第一个5min后的腐蚀厚度为210.1埃，腐蚀速度为42.0埃/分钟；湿法腐蚀第二个5min后的腐蚀厚度为80.9埃，腐蚀速度为16.2埃/分钟。
[0109] 上述数据更加充分的说明，对第三介质层208进行氩离子注入后，在注入深度以内的第三介质层208特性会发生改变，从而在后续的湿法腐蚀步骤中显示增强近三倍的腐蚀速度。
[0110] 具体为，覆盖半导体衬底200、第一侧墙204、浮栅顶部尖端211处和源极线207表面的第三介质层208的湿法腐蚀速度较快，而在浮栅介质层206和浮栅205侧壁处的第三介质层208的湿法腐蚀速度较慢。因此，经过湿法刻蚀后，覆盖半导体衬底200、第一侧墙204、浮栅顶部尖端211处和、源极线207和字线区的衬底表面的第三介质层208被去除，浮栅介质层206和浮栅205侧壁处的第三介质层208的厚度减薄，为大于等于50埃且小于等于300埃，浮栅介质层206和浮栅205侧壁处的第三介质层208的高度低于浮栅顶部尖端
211，使得浮栅顶部尖端211露出即可。
211，使得浮栅顶部尖端211露出即可。
[0111] 在与所述字线区306相邻的浮栅顶部尖端211以下的浮栅205侧壁和浮栅介质层206侧壁形成第三介质层208的作用为：
[0112] 此处的第三介质层208增加了浮栅205与后续字线之间的距离，在浮栅205、后续形成的字线间的电容有效面积不变的情况下，降低了浮栅205与后续字线之间的电容C12，降低了字线与浮栅的耦合系数CR，从而提高了后续字线和浮栅205之间的电压差V12，提高了字线和浮栅之间的电场强度，因此，提高了自对准分栅快闪存储器的擦除效率，而且可以降低施加在字线上的电压，也能达到自对准分栅快闪存储器原有的擦除效率，从而降低自对准分栅快闪存储器的功耗。
[0113] 需要说明的是，在增加浮栅205与后续形成字线之间的距离的同时，浮栅顶部尖端211处于完全露出状态，保留了浮栅尖端部分的局部电场增强效应，在通过降低耦合系统提高有效擦除电压的情况下也不影响尖端放电效应。因此，本发明能确保擦除性能的提升。
[0114] 接着，参考图23，执行图9中的步骤S17，形成隧穿介质层209，覆盖半导体衬底200、第三介质层208、浮栅205、第一侧墙204和源极线207表面。
[0115] 隧穿介质层209的材料为氧化硅，形成的隧穿介质层209的工艺和厚度和现有技术一样，属于本领域技术人员熟知领域，在此不再赘述。
[0116] 需要说明的是，本发明提供了一种实现局部增加浮栅和字线间介质层厚度的方法。具体为在浮栅205、后续形成的字线之间具有隧穿介质层209与第三介质层，因此，浮栅205与后续形成的字线之间的电容有效面积是通过浮栅205与隧穿介质层209、浮栅205与第三介质层208的接触面积、后续形成的字线与隧穿介质层的接触面积来实现的。
[0117] 接着，参考图24，执行图9中的步骤S18，在字线区306的隧穿介质层209上形成字线210。
[0118] 字线210的材料为多晶硅，形成字线210的工艺也属于本领域技术人员熟知领域，在此不再赘述。
[0119] 其它实施例中，浮栅顶部尖端211也可以不突出于第一侧墙204，并且浮栅顶部尖端211的角度可以为直角。具体形成方法与本实施例的不同之处为：
[0120] 执行步骤S11时，在所述浮栅层202上形成分立的第二介质层203后，可以不采用各向同性刻蚀的方法刻蚀相邻的第二介质层之间的浮栅层202，使得相邻的第二介质层203之间的浮栅层202不形成弧形表面。
[0121] 接着执行步骤S12至步骤S14。
[0122] 形成源极线207后，执行步骤S15时，去除第二介质层203、及第二介质层203下面的浮栅层202至半导体衬底200，形成浮栅205和浮栅介质层206。其中去除第二介质层203、及第二介质层203下面的浮栅层202至半导体衬底200的方法可以为干法刻蚀。尤其对第二介质层203下面的第一介质层201的刻蚀也采用干法刻蚀，并且和第二介质层203及浮栅层202一起进行。这样就不需要额外增加湿法腐蚀的步骤来去除第二介质层203下面的第一介质层201，同时，也不会对第一侧墙204进行回刻，因此，不会形成突出于第一侧墙204，并且突出的顶部尖端211的角度为锐角的浮栅结构。而是形成顶部尖端为直角的浮栅结构，并且顶部尖端不突出于第一侧墙。
[0123] 后续的步骤与上一实施例相同。
[0124] 其它实施例中，不限于在自对准分栅快闪存储器中在与所述字线区相邻的浮栅顶部尖端处以下的浮栅205侧壁和浮栅介质层206侧壁形成第三介质层，以提高擦除电压，进而提高擦除性能和减小器件能耗。
[0125] 需要说明的是，本发明不限于上一实施例的分栅快闪存储器，其它类型的分栅快闪存储器也同样适用于本发明，例如，在浮栅上形成栅间介质层和控制栅结构的分栅快闪存储器也适用于本发明，参考图25，在浮栅205上形成栅间介质层214和控制栅213。其中，栅间介质层214的可以为氧化硅层或者是氮化硅-氧化硅-氮化硅层(ONO)。在浮栅上形成栅间介质层214和控制栅213的方法如下：
[0126] 执行步骤S21，提供半导体衬底200，在所述半导体衬底200上依次形成有第一介质层、浮栅层、栅间介质层214和控制栅213的材料层。在所述控制栅213的材料层上形成分立的第二介质层。栅间介质层214可以为氧化硅层或者是氮化硅-氧化硅-氮化硅层(ONO)，控制栅213的材料可以为多晶硅。具体步骤可以参考步骤S11。
[0127] 接着，执行步骤S22，在第二介质层的周围形成第一侧墙204，相邻两个第一侧墙204之间的区域为源极线区305。具体请参考步骤S12.
[0128] 接着，执行步骤S23，以第一侧墙204为掩膜，刻蚀所述控制栅213的材料层至半导体衬底200。所述刻蚀为干法刻蚀。具体请参考步骤S13，与步骤S13的不同之处为，采用干法刻蚀所述控制栅213的材料层至衬底，而不是只刻蚀步骤S13中的浮栅层和第一介质层至衬底。
[0129] 接着，执行步骤S24，在源极线区305形成源极线207。具体请参考步骤S14。
[0130] 接着，执行步骤S25，去除第二介质层及第二介质层下面的各层至半导体衬底200，形成控制栅213、栅间介质层214、浮栅205和浮栅介质层206。具体方法请参考步骤S15。与步骤S15不同之处是，第二介质层和浮栅层之间还有控制栅213的材料层、栅间介质层214，因此，在步骤S15中去除第二介质层下面的浮栅层和第一介质层时，可以将第二介质层和浮栅层之间的控制栅213的材料层、栅间介质层214去除。
[0131] 后续步骤请参考步骤S15至步骤S18。
[0132] 其它实施例中，只要满足多晶硅材料与多晶硅材料之间根据F-N隧穿效应机制进行擦除(Poly to Poly F-N Erase)的分栅快闪存储器都适用于本发明。
[0133] 另外，参考图24，本发明还提供了一种分栅快闪存储器，包括：
[0134] 半导体衬底200；
[0135] 位于所述半导体衬底200上的浮栅结构，位于所述浮栅结构上的第一侧墙204，相邻两个浮栅结构、两个第一侧墙204之间的区域为源极线区305；相邻两个浮栅结构、两个第一侧墙204与所述源极线区305相对的一侧为字线区306，所述浮栅结构包括浮栅介质层206和位于浮栅介质层上的浮栅205；
[0136] 介质层208(该介质层即为以上方法部分中形成的第三介质层)，位于与所述字线区相邻的浮栅205侧壁和浮栅介质层206侧壁，所述介质层208的上表面低于所述浮栅205的上表面；
[0137] 位于源极线区305的源极线207；
[0138] 隧穿介质层209，覆盖衬底、介质层208表面、浮栅、第一侧墙204表面和源极线207表面；
[0139] 位于所述字线区306上的隧穿介质层209为字线介质层，及位于字线介质层上的字线210。
[0140] 其中，所述介质层208的厚度为大于等于50埃且小于等于300埃。所述介质层208的材料为氧化硅。
[0141] 其它类型的分栅快闪存储器也适用于本发明，例如，在浮栅上形成栅间介质层和控制栅的分栅快闪存储器。参考图25，与图24中的结构不同之处为：
[0142] 该实施例中，还具有控制栅结构，位于所述浮栅结构上，所述控制栅结构包括栅间介质层214和位于栅间介质层214上的控制栅213。相应的，第一侧墙204位于控制栅结构上的，相邻两个控制栅结构、两个浮栅结构、两个第一侧墙204之间的区域为源极线区305；相邻两个控制栅结构、两个浮栅结构、两个第一侧墙204与所述源极线区305相对的一侧为字线区306。其他结构与图24表示的实施例相同。
[0143] 需要说明的是，本发明中的术语“第一侧墙位于浮栅上”并不是指第一侧墙直接位于浮栅上，允许在浮栅和第一侧墙之间插入其他结构，比如控制栅结构。
[0144] 采用本发明制作方法形成的分栅快闪存储器能够降低分栅快闪存储器的字线与浮栅之间的耦合系数CR，从而能够提高擦除电压差V12，进而可以提高分栅快闪存储器的擦除性能，而且可以在确保擦除性能的前提下，一定程度地降低施加在字线上的电压。其中，耦合系数CR能够降低三分之一。施加在字线上的电压可以减小8％～15％，节省分栅快闪存储器的能耗。
[0145] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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