专利汇可以提供低介电常数电介质与铜线的制造方法专利检索,专利查询,专利分析的服务。并且一种降低阻容 迟滞 (RC delay)以改善集成 电路 的性能的方法性能。根据本 发明 的 实施例 ,在蚀刻低 介电常数 电介质 之后,在灰化(ash)/冲洗(flush) 等离子体 工艺中添加 反应性 蚀刻气体,以去除在蚀刻低介电常数电介质期间所形成的变质层。,下面是低介电常数电介质与铜线的制造方法专利的具体信息内容。
1.一种形成集成电路的制造方法,该方法包括:
形成低介电常数介电层于晶片上;
图案化所述低介电常数介电层;
将一反应性蚀刻气体用于蚀刻所述低介电常数介电层,使得该低介电常数介电层表面上形成碳氟化合物层,所述反应性蚀刻气体选自于由CxFy、CHxFy、SF6、NF3、F2及其任意组合所组成的族群;
对所述低介电常数介电层表面上的该碳氟化合物层执行灰化/冲洗等离子体工艺,加入混合的灰化/冲洗气体以去除替代该碳氟化合物层的变质层,其中该变质层是一层碳耗损层并具有硅的悬空键,而硅悬空键会吸收周围的湿气形成该变质层,该灰化/冲洗气体包括标准灰化/冲洗气体和该反应性蚀刻气体,其中所述标准灰化/冲洗气体选自于由O2、CO、N2、N2/H2、NH3及其任意组合所组成的族群;以及
执行后续工艺,以完成该晶片的集成电路图案的制造。
2.根据权利要求1所述的形成集成电路的制造方法,其中所述混合的灰化/冲洗气体包括标准灰化/冲洗气体与百分比为1%-20%的该反应性蚀刻气体混合而成。
3.根据权利要求2所述的形成集成电路的制造方法,其中所述灰化/冲洗等离子体工艺的高频功率频率小于27兆赫。
4.根据权利要求2所述的形成集成电路制造方法,其中所述灰化/冲洗等离子体工艺的压力小于100毫托,且所述该混合的灰化/冲洗气体的流速大于每分钟150立方厘米。
5.根据权利要求2所述的形成集成电路的制造方法,其中该蚀刻与该灰化/冲洗等离子体工艺在同一等离子体腔中执行。
6.一种在半导体晶片上金属镶嵌的工艺方法,该方法包括:
在所述晶片表面沉积低介电常数介电层;
图案化所述低介电常数介电层,以进行所述金属镶嵌工艺;
将一反应性蚀刻气体用于蚀刻所述低介电常数介电层,使得该低介电常数介电层表面上形成碳氟化合物层,其中所述反应性蚀刻气体选自于由CxFy、CHxFy、SF6、NF3、F2及其任意组合所组成的族群;以及
对所述低介电常数介电层表面上的该碳氟化合物层执行一灰化/冲洗等离子体工艺,加入混合的灰化/冲洗气体以去除替代该碳氟化合物层的变质层,其中该变质层是一层碳耗损层并具有硅的悬空键,而硅悬空键会吸收周围的湿气形成该变质层,该混合的灰化/冲洗气体包括标准灰化/冲洗气体和该反应性蚀刻气体,其中所述标准灰化/冲洗气体选自于由O2、CO、N2、N2/H2、NH3及其任意组合所组成的族群。
7.根据权利要求6所述的在半导体晶片上金属镶嵌工艺方法,其中所述混合的灰化/冲洗气体包括标准灰化/冲洗气体与百分比为1%-20%的该反应性蚀刻气体混合而成。
8.根据权利要求7所述的在半导体晶片上金属镶嵌工艺方法,其中该灰化/冲洗等离子体工艺的高频功率频率小于27兆赫。
9.根据权利要求7所述的在半导体晶片上金属镶嵌的工艺方法,其中所述灰化/冲洗等离子体工艺的压力小于100毫托,且所述混合之灰化/冲洗气体之气体流速大于每分钟150立方厘米。
10.根据权利要求7所述的在半导体晶片上金属镶嵌工艺方法,其中所述蚀刻与该灰化/冲洗等离子体工艺在同一等离子体腔中执行。
11.一种在半导体晶片上进行金属双镶嵌的工艺方法,该方法包括:
在所述晶片上沉积一层低介电常数介电层;
图案化所述低介电常数介电层;
将一反应性蚀刻气体用于蚀刻所述低介电常数电介质层,使得该低介电常数介电层表面上形成碳氟化合物层,其中所述反应性蚀刻气体选自于由CxFy、CHxFy、SF6、NF3、F2及其任意组合所组成的族群;以及
以等离子体处理该低介电常数介电层表面上的该碳氟化合物层,该等离子体的气体源为混合的灰化/冲洗气体以去除替代该碳氟化合物层的变质层,其中该变质层是一层碳耗损层并具有硅的悬空键,而硅悬空键会吸收周围的湿气形成该变质层,所述混合的灰化/冲洗气体包括标准灰化/冲洗气体和该反应性蚀刻气体,其中所述标准灰化/冲洗气体选自于由O2、CO、N2、N2/H2、NH3及其任意组合所组成的族群。
12.根据权利要求11所述的在半导体晶片上进行金属双镶嵌的工艺方法,其中所述混合的灰化/冲洗气体包括标准灰化/冲洗气体与百分比为1%-20%的该反应性蚀刻气体混合而成。
本发明涉及集成电路,特别涉及一种减少因蚀刻低介电常数电介质而造成损害的方法。
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