在集成电路设计期间快速模拟制造影响的设备、方法和系
统
技术领域
[0001] 本
发明一般涉及模拟和设计集成电路的方法、设备以及
计算机程序产品，更具体而言，涉及在设计阶段期间模拟制造工艺对集成电路的电学性能的影响的方法、设备以及计算机程序产品。
背景技术
[0002] 随着CMOS技术持续按比例缩小，集成电路设计日益受到后段制程中的差异性的影响。为了实现可接受的设计
质量，应该很好地了解这些差异，以便可在电路和版图设计流程中将它们的影响考虑进去。
[0003] 化学机械平面化(“CMP”)是为了建立可靠的多级
铜互连而对版图表面进行平面化的基本技术，并且构成典型的
半导体制造工艺中的一个或多个步骤。在现代制造工艺中，在随同绝缘
电介质一起在先前材料层上沉积新的材料层之后，化学机械
抛光步骤利用化学制剂和机械
力的组合而去除多余的材料且平面化目标表面。为了保持随后步骤的
光刻聚焦深度且为了确保建立可靠的多级铜互连，平滑的表面是必要的。
[0004] 然而，由于凹陷和侵蚀，在CMP工艺之后仍存在厚度差异。芯片内铜互连差异可以为20-40％的量级。为了捕捉CMP工艺之后的厚度差异，已提出了大量CMP模拟程序，并且若干个EDA提供商已研发出用于模拟CMP工艺的工业工具(综合模拟工具)。
[0005] 随着特征尺寸降到90nm以下，设计与制造之间的边界变得模糊，可制造性设计(“DFM”)已被确定为纳米电路设计中的重要概念。非常希望在版图和设计中并入CMP工艺的影响，以便可在设计阶段期间精确地捕捉CMP导致的铜厚度差异，这种铜厚度差异会影响线路
电阻和电容，且进一步导致计时(timing)变化。在“2D”中，RC提取器(extractor)必须设定大的保守全芯片保护带(约±20％)，以涵盖铜互连中的系统性的和随机性的厚度差异。
[0006] 公知全芯片CMP建模可以精确地预测金属层中的系统性差异，且有助于消除系统性差异保护带而仅留下相对小的随机性差异保护带。这有助于降低对计时估算的悲观态度，且提高总的净延迟精确度。参考文献表明，当比较最差情况的分析时，与传统方法相比，具有CMP-觉察计时(CMP-aware timing)的总电容减小高达电容量的12％。传统方法不考虑CMP影响。此外，当在计时期间考虑CMP影响时，93％的关键路径的延迟被降低。因此，CMP模拟可以有助于改善计时分析，且使得主动式设计成为可能。然而，虽然存在若干个精确的CMP模型，但由于以下三个原因，在将这些模型应用于设计阶段时仍存在巨大的挑战。
[0007] 首先，建模必须反映虚填充的影响。为了得到精确的CMP预测，所提出的模型需要这样的全面设计，其不仅包括设计中的每个组件，还包括虚填充。然而，在大规模集成电路设计中，广泛采用分级方法，以致设计者仅分析研究部分设计，而无法得到全面的芯片信息。此外，几乎所有的加工厂都需要虚填充，以用于局域金属
密度调整。(某些加工厂还对垫孔(cheesing hole)有要求。)通常在产品版图后设计阶段中插入填充和开孔，并且填充(开孔)对版图平滑度具有很大的影响。模拟结果表明，铜互连厚度差异的标准偏差可由于虚填充的并入而改变58％。简言之，精确的CMP预测需要具有填充和开孔的全面设计。
[0008] 其次，全面芯片CMP预测的执行时间很长，其以小时来衡量。然而，设计过程是
迭代(iterative)的过程，且需要多次迭代来细化和优化设计。这意味着可能多次调用CMP铜互连模型。因此，CMP模型的运行时间必须足够短，以便于紧凑、及时的设计进度。CMP模型的长执行时间可大大地限制其在设计阶段中的应用。
[0009] 在设计阶段晚期，为了承兑已有设计同时改善性能且应对设计变化，非常需要渐增优化。通常，这些渐增操作仅应用于设计的小的局部区域，而设计的大部分保持不变。理想情况下，应当仅对那些已改变的区域更新CMP预测。然而，CMP模型必须考虑长范围影响，且仍然为了全面芯片预测而取得全面芯片信息，这要花费很长时间才能完成。
[0010] 因此，本领域技术人员寻求克服
现有技术的这些限制的方法、设备和计算机程序产品。
发明内容
[0011] 根据本发明的以下
实施例，克服了上述和其他问题，并实现其他优点。
[0012] 本发明的第一实施例是一种方法，其包括以下步骤：产生集成电路的设计；在产生所述集成电路的设计时，使用简化的模型来预测所述集成电路的由所述集成电路的制造期间将要使用的处理步骤而引起的至少一个物理特性，其中所述简化的模型源于在使用综合模拟程序的设计产生活动之前进行的模拟，所述综合模拟程序用于对所述物理特性进行建模；使用所述预测的物理特性来预测所述集成电路的性能；以及根据所述性能预测来调整所述集成电路的设计。
[0013] 本发明的第二实施例是一种方法，包括以下步骤：选择代表性集成电路；使用综合模拟工具来预测所述代表性集成电路的由特定制造工艺的制造步骤而引起的物理特性；将版图分割为网格拼
块(grid tile)且基于拼块尺度(tile metrics)而将所述拼块分类为多个级别；使用所述综合模拟程序的所述预测来为每个拼块级别产生由所述制造步骤引起的所述物理特性的简化的模型；以及在集成电路设计期间使用从所述代表性集成电路产生的所述物理特性的所述简化的模型中的至少一个替代所述综合模拟程序，来调整集成电路设计。
[0014] 本发明的第三实施例是一种计算机程序产品，包括计算机可读
存储器介质，所述计算机可读存储器介质有形地具体化计算机程序，通过数字处理设备可执行所述计算机程序，其中当执行所述程序时，所述计算机程序被配置为：产生集成电路的设计；使用简化的模型来预测所述集成电路的由在所述集成电路的制造期间将要使用的处理步骤而引起的至少一个物理特性；使用所预测的物理特性来预测所述集成电路的性能；以及根据所述性能预测来调整所述集成电路的设计。
[0015] 本发明的第四实施例是一种计算机程序产品，包括计算机可读存储器介质，所述计算机可读存储器介质有形地具体化计算机程序，通过数字处理设备可执行所述计算机程序，其中当执行所述程序时，所述计算机程序被配置为：将代表性集成电路分割为网格拼块且基于拼块尺度而将所述拼块分类为多个级别；使用综合模拟工具来预测所述代表性集成电路的由特定制造工艺的制造步骤而引起的物理特性；使用所述综合模拟程序的所述预测来为每个拼块级别产生由所述制造步骤引起的所述物理特性的简化的模型；以及在电路设计期间使用从所述代表性集成电路产生的所述物理特性的所述简化的模型中的至少一个来调整集成电路设计。
[0016] 本发明的第五实施例是一种设备，包括：存储器，其存储计算机程序；以及处理设备，其耦合到所述存储器，且被配置为执行所述计算机程序，其中当执行所述计算机程序时，进行操作，所述操作包括：产生集成电路的设计，在产生所述集成电路的设计时，使用简化的模型来预测所述集成电路的由在所述集成电路的制造期间将要使用的处理步骤而引起的至少一个物理特性，其中所述简化的模型源于在使用综合模拟程序的设计产生活动之前进行的模拟，所述综合模拟程序用于对所述物理特性进行建模；使用所述预测的物理特性来预测所述集成电路的性能；以及根据所述性能预测来调整所述集成电路的设计。
[0017] 总之，本发明的实施例的上述概要是示例性的，而非限制性的。例如，本领域普通技术人员将理解，一个实施例中的一个或多个方面或步骤可以与另一实施例中的一个或多个方面或步骤相结合，以产生在本发明范围内的新实施例。此外，本领域技术人员将认识到，方法实施例的步骤可以作为设备实施例中的功能而实施，反之亦然。
附图说明
[0018] 当结合附图进行阅览时，这些教导的上述和其他方面在下面的具体实施方式中将更加显而易见。
[0019] 图1示出在制造期间产生的集成电路的特征；
[0020] 图1A示出没有凹陷或侵蚀的
单层理想情况；
[0022] 图1C示出具有累积的不一致性的情况‘
[0023] 图2示出根据本发明的系统；
[0025] 图4示出根据本发明的方法的流程图；以及
[0026] 图5示出根据本发明的另一方法的流程图。
具体实施方式
[0027] 为了在现有的CMP模型中解决这些问题，本发明基于从工业CMP分析工具产生的模拟结果而使用第一经验CMP模型，其基于拼块尺度(例如，密度、布线宽度、布线间距、布线长度等)而进行CMP预测。本发明的快速新模型成功地解决了上述三个困难。该新模型接收作为输入的填充前(开孔前)设计，且产生用于铜互连的填充(开孔)后厚度布局图。因此，可以对每个拼块计算铜互连厚度。这允许很好地捕捉且容易地更新局部变化。
[0028] 在本发明中，使用工业CMP分析工具来产生用于特定制造工艺的CMP模拟数据，该工业CMP分析工具精确地提供用于铜ECD和CMP的全面的芯片多级表面形貌预测。对于这种类型的CMP模拟程序(simulator)，针对65nm的Cu CMP工艺，模拟精确度可高于90％。来自CMP模拟程序的模拟数据形成研发根据本发明的简化的CMP模型的起点。
[0029] CMP平面化不仅受到制造工艺的影响，还与设计本身明显有关。例如，宽的布线倾向于“凹陷”，而薄的密布线倾向于侵蚀，如图1所示。图1A是没有凹陷和侵蚀的理想情况的图示。图1B是具有凹陷和侵蚀的情况的图示。图1C示出较高金属层上的累积的不均匀性如何增加了厚度差异。
[0030] 实验表明：该差异可以与设计本身中的图形相关性非常精确地发生关联。为了更好的版图平面性和成品率优化，几乎所有的加工厂都要求满足有效的金属密度。为了调整局域图形密度，在加工厂工业中使用虚填充(有时称为垫孔)。虚填充是电学无效特征。它们被插入稀疏区域中，以提高局域图形密度。另一方面，在宽布线中制作垫孔，以降低局部图形密度且减轻凹陷程度。简言之，虚填充和垫孔二者都被设计为改善版图平滑度。
[0031] 虚填充和垫孔二者对版图平滑度都具有很大影响。利用已验证的65nm Cu模型对两种设计的模拟结果表明：在没有填充和开孔的情况下，Cu厚度差异动态地增加。例如，作为虚填充的并入的结果，Cu厚度差异的标准偏差可以改变58％。而作为不包括虚填充和垫孔的结果，差异加倍。简言之，为了得到合理的CMP预测，必须将填充(开孔)包括进去。否则，需要严格地以基本准则限制金属密度和宽度(即，消除开孔)。
[0032] 在本发明的一个实施例中的校准后的CMP模型的计算是基于设计的图形相关性。为了表征设计图形，将整个版图分割成网格拼块。计算不同的拼块尺度，以反映每个拼块的设计图形。可以逐个拼块地获得这些拼块尺寸(即，拼块独立)，且这些拼块尺度支持渐增更新。因此，可以独立地获得针对给定拼块的拼块尺度。
[0033] 虽然来自综合CMP模拟程序的已验证的CMP 65nm Cu模型是精确的，本发明中进行的几点改进提高了其在设计流程中的有用性：这些改进解决了现实世界的设计需要插入填充(开孔)且由此必须在模型中反映这些填充(开孔)的情况；非渐增计算；以及综合CMP模拟工具的长执行时间。
[0034] 在本发明的实施例中解决了这些问题中的每一个问题。为了解决第一个问题，模型的代表性实施例取得从填充前(开孔前)设计得到的输入拼块尺度，即，这些拼块尺度是从没有填充和开孔的设计中直接计算出的。然而，本发明的输出模型是在插入有填充和开孔的同一设计上的每个拼块的Cu厚度。换言之，根据本发明制作的模型同时预测拼块尺度和填充开孔插入对Cu厚度的影响。假设：贯穿该设计而应用一组标准填充(开孔)插入规则，并且可以预测这些规则对Cu厚度的影响而不需知晓这些规则的细节。在大型工业设计中已验证了该假设。
[0035] 为了解决第二个问题，根据本发明的模型独立地预测每个拼块的Cu厚度且忽略相邻拼块之间的相互作用。在迭代设计流程中，该特征允许针对在一个设计阶段中改变的拼块对Cu厚度进行渐增更新，而不影响其他未改变的拼块。公认相邻拼块在一定程度上彼此影响，但这仅仅是一个次要因素。对于大多数工业设计而言，拼块尺度跨相邻拼块逐渐变化，且拼块的Cu厚度主要由该拼块本身的特性决定。类似地，为了简化，在本发明的模型中不考虑多级影响。注意：该模型旨在被应用于设计阶段中，而大多数工业CMP模拟程序被用于设计后的阶段中。另外，验证结果证明，对于大型工业应用而言，本发明的模型在独立地考虑拼块的同时给出对Cu厚度的精确预测。
[0036] 为了解决第三个问题，采用
机器学习方法来训练黑箱功能，从而直接捕捉拼块尺度和填充(开孔)插入对Cu厚度的影响，而不像现有技术那样经历耗时的CMP模拟步骤。启示该工作的构思是这样的推测，即，在填充(开口)插入之后使用填充前(开孔前)拼块尺度及其对应的Cu厚度的形式的充分
训练数据，可以学习数学模型而精确地预测先前看不到的设计的Cu厚度。
[0037] 将CMP模拟程序用于产生数据以训练本发明的模型。给定填充前(开孔前)设计D，将专用工业强度工具用于插入填充和开孔以产生详细的设计H。然后将H馈送到CMP模拟程序中，且记录所预测的Cu厚度 。对于本发明的模型，使用 作为输出训练数据，且使用填充前(开孔前)设计D作为输入训练数据。从D提取用于CMP预测的CMP模拟程序所使用的一组拼块尺度(例如，密度、布线宽度、布线间距、布线长度等等)。为了示例，假设：该组包括三个拼块尺度： 和 。假设设计D具有总共n个拼块。这里 和 ：是n维列矢量，其中每个元素ti、ai、bi和ci(1≤i≤n)对应于拼块的日期(date)。假设Cu厚度是拼块尺度 和 的二次函数：
[0038]
[0039]
[0040] 其中εi是预测误差，β1，β2，...，β10是将要训练的模型参数。
[0041] 使用以下符号：
[0042]
[0043]
[0044]
[0045]
[0046] 这里 是模型参数矢量。 误差矢量。 是与第i个拼块的第i个拼块尺度对应的10维矢量，其中1≤i≤n。X是表示所有的n个拼块的拼块尺度的n乘10的矩阵。
[0047] 式(2)是式(1)的矩阵形式。其捕捉n个拼块的Cu厚度与拼块尺度之间的关系。
[0048]
[0049] 使用最小二乘分析的线性回归的目的是找到使误差的平方的和最小化的[0050]
[0051] 可以看出，该优化问题具有式4形式的封闭形式的解 。假设误差εi正态分布，则该解也是参数矢量 的最大似然估算。
[0052]
[0053] 将由CMP模拟程序产生的训练数据用于计算 ，该 反过来又用于预测先前看不到的设计的Cu厚度。对于新的拼块S，提取其三个拼块尺度as、bs和cs。然后形成输入矢量 ，且如下地预测其Cu厚度ts：
[0054]
[0055]
[0056] 上述简化讨论假设：单个统一模型可以预测所有拼块的Cu厚度。然而，拼块可能具有显著不同的特性，因此需要复杂的模型来预测所有种类的拼块的Cu厚度。另一方面，公知复杂模型具有诸如过度拟合(overfitting)和难于训练的很多问题。
[0057] 通过使分类与数据回归组合，在本发明的实施例中杠杆化域(domain)知识以解决该挑战。可以将拼块基于其特性而分类为不同的级别，并且可以建立单独的模型来预测每个级别内的Cu厚度。级别的总数是小的恒量。因此，模型的数目也很少。对于Cu厚度预测的具体问题，发现基于由域专家(domain expert)创立的规则的分类器非常有效。例如，基于拼块尺度a、b和c，我们可以如下定义这些规则。三个级别为LOW、HIGH和NORM。AL、AM、AH、BH和CL是由域专家规定或由分类器学习得到的恒量。
[0058] IF(a＜AL)THEN{class＝LOW}
[0059] ELSE IF(a＞AH)THEN{class＝HIGH}
[0060] ELSE IF(b＞BH||c＜CL){
[0061] THEN IF(a＜AM)THEN{class＝LOW}
[0062] ELSE{class＝HIGH}
[0063] }
[0064] ELSE{class＝NORM}
[0065] 首先，由于不同的金属层具有不同的厚度要求，来自不同金属层的拼块落入不同的级别中。在每个金属层内，基于其拼块尺度a、b和c，将拼块分配给三个级别中的一个。基于金属层和上述规则，将训练数据中的拼块分配给不同的级别，并且使用同一级别内的训练数据来训练该级别的模型(参见式4)。给定新的拼块s，首先基于其金属层和上述规则来找到其对应的级别，然后使用该级别的模型来预测其Cu厚度(参见式6)。
[0066] 为了验证所提出的方法，将来自包括种类繁多的图形结构的测试芯片的M1和M2分别选择作为用于M1和Mx的样品数据。此外，使用其他五种65nm真实设计来检验所提出的CMP模型的精确度。将来自该模型的每个拼块的Cu厚度与CMP模拟程序预测结果相比较。对于M1和Mx预测二者而言，从该模型得到的结果非常接近于从CMP模拟程序得到的结果，其中平均误差小于1.6％。对于M1，由于该模型和CMP模拟程序模型二者都不需要考虑多层影响，M1模型具有更小的平均误差(＜0.3％)。对于Mx模型，CMP模拟程序将多层影响纳入预测计算，而本发明的模型为简化起见而忽略该因素。
[0067] 图2示出能够实施根据本发明的方法的根据本发明而配置的系统。系统200包括计算机210。计算机210接收来自用户输入211的输入和命令。计算机210的处理器212被耦合到存储器213。处理器212被配置为执行复杂的CMP模拟程序220，以产生模拟结果，该模拟结果形成用于研发根据本发明的简化的CMP模型的起点。将模拟结果221保存到存储器213。处理器212使用所保存的数据以研发简化的CMP模型。在VLSI设计活动期间由VLSI设计工具222使用该简化的CMP模型223，以模拟诸如CMP的制造步骤对现实世界的性能的影响，从而可以在设计期间调整VLSI设计。
[0068] 可以将所提出的快速简单的CMP Cu模型整合到设计流程中。如根据本发明操作的图3中所示的方法中所示，该方法始于310处。然后，在320处，进行布置。接着，在330处，进行路径选择和优化。接着，在340处，使用根据本发明而构造的简化的模型来进行CMP觉察计时分析。然后，在350处，判定设计是否已完成。如果没有完成，则方法返回到330。如果已完成，则方法转到360，在该处进行处理后填充(开孔)插入。接着，在步骤370处，进行标准CMP模拟。然后，在380，进行热点固定和计时签核(signoff)。该方法停止于390处。
[0069] 在当前实践中，由于没有可行的CMP模型可以使用，因此计时计算对于整个层采取相同的Cu厚度。这导致用于RC提取的大的保护带，以涵盖厚度差异。在具有该快速CMP模型的情况下，可以相当合理地捕捉系统性厚度差异，并且这有助于降低对计时估算的悲观态度，且提高总的净延迟精确度。在完成该设计之后，虚填充(和开孔)被插入设计后处理中。在该阶段，可以将精确地CMP模拟程序模型应用于计时签核和热点固定。
[0070] 本发明的模型成功地解决了现有的CMP模型的三个缺点。所提出的模型的输入不需要虚填充(开孔)插入信息，而所预测的拼块Cu厚度预示出填充(开孔)后的操作法。因此，该模型可以用于在设计阶段期间的CMP觉察计时分析。本发明的模型是基于可在路径选择阶段期间快速计算出的拼块特性(例如，密度、布线宽度、间距等)。基于这些拼块特性，模型预测计算为每个拼块仅仅花费恒定的时间。快速运行时间允许在设计迭代期间多次应用该模型。并且，模型计算与拼块不相关。因此，可以逐个拼块地很好地捕捉设计变化，并且其适于渐增设计。对于特定的CMP工艺，仅仅需要一组模型(即，一个模型用于一个级别)，并且可以遵循所提出的方法预先计算出这些模型。一旦建立了模型，当对先前看不到的数据进行预测时，该方法计算随着输入拼块特性变化的输出拼块特性，并且可以将它们用于使用对应的CMP工艺的所有设计。
[0071] 由此，已经描述了基于从工业CMP模拟程序产生的精确模拟的快速有效的CMP模型。实验结果验证了该模型具有高精确度。本发明的该快速模型克服了当前复杂的CMP模型的三个主要缺点(即，全面设计输入、长运行时间和非渐增预测)，并且其可以容易地被整合到用于优化的多次迭代的设计中。
[0072] 简言之，图4和图5是示出根据本发明操作的方法的流程图。图4的方法始于步骤410处。然后，在420处，响应于用户命令且响应于用户输入而执行的设计程序产生集成电路的设计。接着，在430处，该设计程序使用简化的模型来预测集成电路的由将要在集成电路的制造期间使用的处理步骤而引起的至少一个物理特性，其中该简化的模型源于在使用综合模拟程序的设计活动之前进行的模拟，所述综合模拟程序用于对所述物理特性进行建模。然后，在440处，该设计程序使用所预测的物理特性来预测所设计的集成电路的性能。
接着，在450处，该设计程序根据该性能预测来调整集成电路的设计。
[0073] 在图4示出的方法的一种变型中，物理特性是布线厚度。
[0074] 在图4示出的方法的另一种变型中，处理步骤是
化学机械抛光。
[0075] 在图4示出的方法的又一种变型中，处理步骤是电化学沉积。
[0076] 在图4示出的方法的再一种变型中，简化的模型反映出为了改善制造容易性而将要对集成电路的设计做出的
修改的影响。
[0077] 在图4示出的方法的再一种变型中，该修改包括修改为调整所述设计的局域金属密度而进行的填充。
[0078] 在图4示出的方法的再一种变型中，该修改包括为调整所述设计的局域金属密度而添加的开孔。
[0079] 图5的方法始于510处，然后，在520处，根据本发明操作的程序选择代表性集成电路。接着，在530处，该程序使用综合模拟工具来预测代表性电路的由特定制造工艺的制造步骤引起的物理特性。接着，在540处，该程序将版图分割成网格拼块且基于拼块尺寸将这些拼块分类为不同级别。然后该程序使用综合模拟程序的预测来针对每个拼块级别产生由制造步骤引起的物理特性的简化的模型。然后，在550处，在集成电路设计期间该程序使用由代表性集成电路产生的物理特性的简化的模型中的至少一个来替代综合模拟程序，以调整集成电路设计。
[0080] 在图5示出的方法的一种变型中，物理特性是布线厚度。
[0081] 在图5示出的方法的另一种变型中，制造步骤是化学机械抛光。
[0082] 在图5示出的方法的又一种变型中，制造步骤是电化学沉积。
[0083] 在图5示出的方法的再一种变型中，该方法还包括：将版图分割成拼块且根据拼块尺寸将这些拼块分类为多个级别。
[0084] 在图5示出的方法的再一种变型中，该方法还包括：接收所提出的集成电路设计；将所提出的集成电路设计分割成拼块；针对所提出的集成电路设计的每个拼块，选择与该拼块最精确匹配的级别；以及使用该拼块级别的对应的简化的模型来对该特定拼块的物理特性进行建模。
[0085] 由此可以看出，前述说明已通过代表性且非限制性实例提供了对由本
发明人当前所预期的用于在集成电路设计期间实施对制造影响的快速模拟的最好的装置和方法的全面且富含信息的描述。本领域技术人员将理解，可以单独地、与一个或多个在此描述的其他实施例组合地、或者与不同于在此描述的方法和装置组合地实施在此描述的各种实施例。此外，本领域技术人员将理解，本发明可以通过除了所描述的实施例之外的其他实施例而得以实施；这些所描述的实施例是为了示例而非限制的目的而给出的；以及，本发明因此仅受限于下面的
权利要求。
