技术领域
[0001] 本
发明涉及液晶领域，特别是涉及一种GOA电路及液晶显示器。
背景技术
[0002] 现有的GOA(Gate driver on array)电路在搭配All Gate On功能时，由于自举电容的存在，GOA电路中的栅极驱动
信号在All Gate On功能完成后，不会
马上变为无效电平，从而存在产生冗余的栅极驱动信号、进而导致电路出现失效的可能。
[0003] 其中，All Gate On功能是指将GOA电路中的所有栅极驱动信号设置为有效电平以同时对所有
水平扫描线进行充电，从而清除液晶显示器中每个
像素点残存的电荷以解决
开关机时出现残影的问题。
发明内容
[0004] 本发明主要解决的技术问题是提供一种GOA电路及液晶显示器，能够避免在第一个栅极驱动信号输出之前在水平扫描线上产生冗余的脉冲信号，从而保证GOA电路的正常工作。
[0005] 为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液晶显示器，该GOA电路包括级联的多个GOA单元，每一GOA单元用于在第一级传时钟、第二级传时钟、第一控制时钟、第二控制时钟的驱动下对显示区域中对应的水平扫描线进行充电，第一级传时钟、第二级传时钟用于控制GOA单元的级传信号的输入以及栅极驱动信号的产生，第一控制时钟、第二控制时钟用于控制栅极驱动信号处于预定电平，其中，级传信号为启动脉冲信号或相邻的GOA单元的栅极驱动信号；GOA电路进一步包括控
制模块，
控制模块用于在GOA电路对所有水平扫描线同时充电后，屏蔽第一级传时钟、第二级传时钟，以使第一控制时钟、第二控制时钟控制水平扫描线上的栅极驱动信号放电至预定电平，从而避免在第一个栅极驱动信号输出之前在水平扫描线上产生冗余的脉冲信号。
[0006] 其中，控制模块包括第一控制晶体管和第二控制晶体管，第一控制晶体管、第二控制晶体管的第一端相互连接后接收使能信号，第一控制晶体管、第二控制晶体的第二端对应连接第一级传时钟、第二级传时钟，第一控制晶体管、第二控制晶体管的第三端连接GOA单元，其中，在GOA电路对所有水平扫描线同时充电后，使能信号控制第一控制晶体管、第二控制晶体管截止以屏蔽第一级传时钟、第二级传时钟，从而使得第一控制时钟、第二控制时钟控制所有水平扫描线上的栅极驱动信号放电至预定电平。
[0007] 其中，第一控制晶体管、第二控制晶体管为PMOS管，第一控制晶体管、第二控制晶体管的第一端、第二端、第三端对应PMOS管的栅极、漏极和源极；其中，当使能信号为
高电平信号时，第一控制晶体管、第二控制晶体管截止。
[0008] 其中，第一控制晶体管、第二控制晶体管为NMOS管，第一控制晶体管、第二控制晶体管的第一端、第二端、第三端对应NMOS管的栅极、漏极和源极；其中，当使能信号为低电平信号时，第一控制晶体管、第二控制晶体管截止。
[0009] 其中，GOA电路接收第一
时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，其中，第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号在GOA电路的工作周期依次分时有效；GOA电路包括奇数级的GOA单元级联形成的第一GOA子电路，第一GOA子电路在第一级传时钟、第二级传时钟、第一控制时钟、第二控制时钟的驱动下对奇数级的水平扫描线进行充电；其中，在第一GOA子电路中，第一级传时钟、第二级传时钟对应第一时钟信号、第三时钟信号，第一控制时钟、第二控制时钟对应第二时钟信号、第四时钟信号；GOA电路进一步包括与第一GOA子电路对应的控制模块，记为第一控制模块，第一控制模块用于在第一GOA子电路中，屏蔽第一时钟信号、第三时钟信号，以使第二时钟信号、第四时钟信号控制奇数级的水平扫描线上的栅极驱动信号放电至预定电平。
[0010] 其中，GOA电路进一步包括偶数级的GOA单元级联形成的第二GOA子电路，第二GOA子电路在第一级传时钟、第二级传时钟、第一控制时钟、第二控制时钟的驱动下对偶数级的水平扫描线进行充电；其中，在第二GOA子电路中，第一级传时钟、第二级传时钟对应第二时钟信号、第四时钟信号，第一控制时钟、第二控制时钟对应第一时钟信号、第三时钟信号；GOA电路进一步包括与第二GOA子电路对应的控制模块，记为第二控制模块，第二控制模块用于在第二GOA子电路中，屏蔽第二时钟信号、第四时钟信号，以使第一时钟信号、第三时钟信号控制偶数级的水平扫描线上的栅极驱动信号放电至预定电平。
[0011] 其中，GOA单元包括正反扫描单元、输入控制单元、上拉维持单元、输出控制单元、GAS信号作用单元和自举电容单元；其中，正反扫描单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管的栅极接收第一扫描
控制信号，第一晶体管的源极接收下一级GOA单元输出的栅极驱动信号，第二晶体管的栅极接收第二扫描控制信号，第二晶体管的源极接收上一级GOA单元输出的栅极驱动信号，第一晶体管和第二晶体管的漏极相互连接后与输入控制单元连接，第三晶体管的栅极接收第一扫描控制信号，第三晶体管的源极接收第三控制时钟，第四晶体管的栅极接收第二扫描控制信号，第四晶体管的源极接收第四控制时钟，第三晶体管和第四晶体管的漏极相互连接后与上拉维持单元连接；输入控制单元包括第五晶体管，第五晶体管的栅极接收第三级传时钟，第五晶体管的源极与第一晶体管、第二晶体管的漏极连接，第五晶体管的漏极与栅极信号点连接；上拉维持单元包括第六晶体管、第七晶体管、第九晶体管、第十晶体管和第一电容，第六晶体管的栅极与公共信号点连接，第六晶体管的源极与第五晶体管的漏极连接，第六晶体管的漏极与第一恒压源连接，第七晶体管的栅极与第五晶体管的漏极连接，第七晶体管的源极与公共信号点连接，第七晶体管的漏极与第一恒压源连接，第九晶体管的栅极与第三晶体管、第四晶体管的漏极连接，第九晶体管的源极与第二恒压源连接，第九晶体管的漏极与公共信号点连接，第十晶体管的栅极与公共信号点连接，第十晶体管的源极与栅极驱动信号连接，第十晶体管的漏极与第一恒压源连接，第一电容的一端与第一恒压源连接，第一电容的另一端与公共信号点连接；输出控制单元包括第十一晶体管和第二电容，第十一晶体管的栅极与栅极信号点连接，第十一晶体管的漏极与栅极驱动信号连接，第十一晶体管的源极接收第四级传时钟，第二电容的一端与栅极信号点连接，第二电容的另一端与栅极驱动信号连接；GAS信号作用单元包括第十三晶体管和第十四晶体管，第十三晶体管的栅极、第十四晶体管的栅极和漏极接收GAS信号，第十三晶体管的漏极连接第一恒压源，第十三晶体管的源极连接公共信号点，第十四晶体管的源极连接栅极驱动信号；自举电容单元包括自举电容，自举电容的一端与栅极驱动信号连接，自举电容的另一端与地信号连接；
[0012] 其中，第三级传时钟、第四级传时钟对应第一级传时钟、第二级传时钟或第二级传时钟、第一级传时钟，第三控制时钟、第四控制时钟对应第一控制时钟、第二控制时钟或第二控制时钟、第一控制时钟。
[0013] 其中，GOA单元进一步包括稳压单元，稳压单元包括第八晶体管，第八晶体管串接于第五晶体管的漏极与栅极信号点之间，第八晶体管的栅极与第二恒压源连接，第八晶体管的漏极与第五晶体管的漏极连接，第八晶体管的源极与栅极信号点连接。
[0014] 其中，GOA单元进一步包括上拉辅助单元，上拉辅助单元包括第十二晶体管，第十二晶体管的栅极与第一晶体管、第二晶体管的漏极连接，第十二晶体管的源极与公共信号点连接，十二晶体管的漏极与第一恒压源连接。
[0015] 为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶显示器，包括了上述GOA电路。
[0016] 本发明的有益效果是：本发明的GOA电路及液晶显示器通过GOA电路对所有水平扫描线同时充电后，屏蔽第一级传时钟、第二级传时钟，以使第一控制时钟、第二控制时钟控制水平扫描线上的栅极驱动信号放电至预定电平，从而能够避免在第一个栅极驱动信号输出之前在水平扫描线上产生冗余的脉冲信号，进而保证了GOA电路的正常工作。
附图说明
[0017] 图1是本发明第一
实施例的GOA电路的结构示意图；
[0018] 图2是本发明第二实施例的GOA电路的结构示意图；
[0019] 图3是本发明第二实施例的GOA电路中GOA单元的电路原理图；
[0020] 图4是本发明第二实施例的GOA电路中第一GOA子电路的工作时序图。
具体实施方式
[0021] 在
说明书及
权利要求书当中使用了某些词汇来指称特定的组件，所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。下面结合附图和实施例对本发明进行详细说明。
[0022] 图1是本发明第一实施例的GOA电路的结构示意图。如图1所示，GOA电路10包括级联的多个GOA单元11和控制模块12。
[0023] 每一GOA单元11用于在第一级传时钟CK_A1、第二级传时钟CK_A2、第一控制时钟CK_B1、第二控制时钟CK_B2的驱动下对显示区域中对应的水平扫描线进行充电。其中，第一级传时钟CK_A1、第二级传时钟CK_A2用于控制GOA单元11的级传信号CON_1的输入以及栅极驱动信号GATE(N)(N为自然数)的产生，第一控制时钟CK_B1、第二控制时钟CK_B2用于控制栅极驱动信号GATE(N)处于预定电平也即无效电平，其中，级传信号CON_1为启动脉冲信号或相邻的GOA单元11的栅极驱动信号。
[0024] 控制模块12分别与第一级传时钟CK_A1、第二级传时钟CK_A2和各个GOA单元11连接，用于在GOA电路10对水平扫描线同时充电也即完成All Gate on功能后，屏蔽第一级传时钟CK_A1、第二级传时钟CK_A2，以使第一控制时钟CK_B1、第二控制时钟CK_B2控制水平扫描线上的栅极驱动信号GATE(N)放电至预定电平也即无效电平，从而避免在第一个栅极驱动信号GATE(1)输出之前在水平扫描线上产生冗余的脉冲信号。
[0025] 图2是本发明第二实施例的GOA电路的结构示意图。如图2所示，GOA电路20包括奇数级GOA单元21级联形成的第一GOA子电路201、偶数级GOA单元21级联形成的第二GOA子电路202、与第一GOA子电路201对应的第一控制模块22A以及与第二GOA子电路202对应的第二控制模块22B。
[0026] 其中，第一GOA子电路201由奇数级GOA单元21级联形成是指第一GOA子电路201由第一级、第三级、第五级、…第2N+1(N为自然数)级GOA单元21级联形成。第二GOA子电路202由偶数级GOA单元21级联形成是指第二GOA子电路201由第二级、第四级、第六级、…第2N+2(N为自然数)级GOA单元21级联形成。
[0027] GOA电路20接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4，其中，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4在GOA电路20的一个工作周期依次分时有效。
[0028] 第一GOA子电路201和第二GOA子电路202位于液晶显示器的显示区域的两侧。第一GOA子电路201在第一级传时钟CK_LA1、第二级传时钟CK_LA2、第一控制时钟CK_LB1、第二控制时钟CK_LB2的驱动下对奇数级的水平扫描线进行充电。第二GOA子电路202在第一级传时钟CK_RA1、第二级传时钟CK_RA2、第一控制时钟CK_RB1、第二控制时钟CK_RB2的驱动下对偶数级的水平扫描线进行充电。
[0029] 在第一GOA子电路201中，第一级传时钟CK_LA1、第二级传时钟CK_LA2对应第一时钟信号CK1、第三时钟信号CK3，第一控制时钟CK_LB1、第二控制时钟CK_LB2对应第二时钟信号CK2、第四时钟信号CK4。
[0030] 也就是说，第一时钟信号CK1、第三时钟信号CK3用于控制GOA单元21的级传信号的输入以及栅极驱动信号G(2N+1)(N为自然数)的产生，第二时钟信号CK2、第四时钟信号CK4用于控制栅极驱动信号G(2N+1)处于预定电平也即无效电平。其中，当GOA电路20为正向驱动电路时(如图中实线所示)，第一级GOA单元21的级传信号为启动脉冲信号STV，第三级GOA单元21的级传信号为第一级GOA单元21的栅极驱动信号G(1)，第五级GOA单元21的级传信号为第三级GOA单元21的栅极驱动信号G(3)，依次类推。当GOA电路20为反向驱动电路时(如图中虚线所示)，第一级GOA单元21的级传信号为第三级GOA单元21的栅极驱动信号G(3)，第三级GOA单元21的级传信号为第五级GOA单元21的栅极驱动信号G(5)，依次类推，其中，最后一级GOA单元21的级传信号为启动脉冲信号STV。
[0031] 在第二GOA子电路202中，第一级传时钟CK_RA1、第二级传时钟CK_RA2对应第二时钟信号CK2、第四时钟信号CK4。第一控制时钟CK_RB1、第二控制时钟CK_RB2对应第一时钟信号CK1、第三时钟信号CK3。
[0032] 也就是说，第二时钟信号CK2、第四时钟信号CK4用于控制GOA单元21的级传信号的输入以及栅极驱动信号G(2N+2)(N为自然数)的产生，第一时钟信号CK1、第三时钟信号CK3用于控制栅极驱动信号G(2N+2)处于预定电平也即无效电平。其中，当GOA电路20为正向驱动电路时(如图中实线所示)，第二级GOA单元21的级传信号为启动脉冲信号STV，第四级GOA单元21的级传信号为第二级GOA单元21的栅极驱动信号G(2)，第六级GOA单元21的级传信号为第四级GOA单元21的栅极驱动信号G(4)，依次类推。当GOA电路20为反向驱动电路时(如图中虚线所示)，第二级GOA单元21的级传信号为第四级GOA单元21的栅极驱动信号G(4)，第四级GOA单元21的级传信号为第六级GOA单元21的栅极驱动信号G(6)，依次类推，其中，最后一级GOA单元21的级传信号为启动脉冲信号STV。
[0033] 第一控制模块22A分别与第一时钟信号CK1、第三时钟信号CK3和第一GOA子电路201连接，用于在GOA电路20对所有水平扫描线同时充电后，屏蔽第一时钟信号CK1、第三时钟信号CK3，以使第二时钟信号CK2、第四时钟信号CK4控制奇数级的水平扫描线上的栅极驱动信号G(2N+1)放电至预定电平，从而避免在第一个栅极驱动信号GATE(1)输出之前在水平扫描线上产生冗余的脉冲信号。
[0034] 具体来说，第一控制模块22A包括第一控制晶体管T1和第二控制晶体管T2，第一控制晶体管T1、第二控制晶体管T2的第一端相互连接后接收使能信号EN。第一控制晶体管T1、第二控制晶体管T2的第二端对应连接第一时钟信号CK1、第三时钟信号CK3。第一控制晶体管T1、第二控制晶体管T2的第三端连接GOA单元21，用于输出第一级传时钟CK_LA1、第二级传时钟CK_LA2。其中，在GOA电路20对所有扫描线同时充电后，使能信号EN控制第一控制晶体管T1、第二控制晶体管T2截止以屏蔽第一时钟信号CK1、第三时钟信号CK3，从而使得第二时钟信号CK2、第四时钟信号CK4控制奇数级的水平扫描线上的栅极驱动信号G(2N+1)放电至预定电平。
[0035] 第二控制模块22B分别与第二时钟信号CK2、第四时钟信号CK4和第二GOA子电路202连接，用于在GOA电路20对所有水平扫描线同时充电后，屏蔽第二时钟信号CK2、第四时钟信号CK4，以使第一时钟信号CK1、第三时钟信号CK3控制偶数级的水平扫描线上的栅极驱动信号G(2N+2)放电至预定电平，从而避免在第一个栅极驱动信号GATE(1)输出之前在水平扫描线上产生冗余的脉冲信号。
[0036] 具体来说，第二控制模块22B包括第三控制晶体管T3和第四控制晶体管T4，第三控制晶体管T3、第四控制晶体管T4的第一端相互连接后接收使能信号EN。第三控制晶体管T3、第四控制晶体管T4的第二端对应连接第二时钟信号CK2、第四时钟信号CK4。第三控制晶体管T3、第四控制晶体管T4的第三端连接GOA单元21，用于输出第一级传时钟CK_RA1、第二级传时钟CK_RA2。其中，在GOA电路20对所有水平扫描线同时充电后，使能信号EN控制第三控制晶体管T3、第四控制晶体管T4截止以屏蔽二时钟信号CK2、第四时钟信号CK4，从而使得第一时钟信号CK1、第三时钟信号CK3控制偶数级的水平扫描线上的栅极驱动信号G(2N+2)放电至预定电平。
[0037] 在本实施例中，第一控制晶体管T1、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4为PMOS管，第一控制晶体管T1、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4的第一端、第二端、第三端对应PMOS管的栅极、漏极和源极。其中，当使能信号EN为高电平信号时，第一控制晶体管T1、第二控制晶体管T2截止。
[0038] 在其它实施例中，第一控制晶体管T1、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4也可以为NMOS管，第一控制晶体管T1、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4的第一端、第二端、第三端对应NMOS管的栅极、漏极和源极。其中，当使能信号EN为低电平信号时，第一控制晶体管T1、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4截止。
[0039] 图3是本发明第二实施例的GOA电路中GOA单元的电路原理图。如图3所示，GOA单元21包括正反扫描单元100、输入控制单元200、上拉维持单元300、输出控制单元400、GAS信号作用单元500和自举电容单元600。
[0040] 以位于第一GOA子电路201的第2N+1级GOA单元21为例，以第2N+1级GOA单元21为PMOS电路为例来说：
[0041] 第一正反扫描单元100用于控制GOA电路20的正向驱动或反向驱动，并在第三控制时钟CK_D1或第四控制时钟CK_D2的控制下，控制公共信号点P(2N+1)保持低电平。其中，第三控制时钟CK_D1、第四控制时钟CK_D2对应为第一控制时钟CK_LB1、第二控制时钟CK_LB2或者对应为第二控制时钟CK_LB2、第一控制时钟CK_LB1。
[0042] 输入控制单元200用于根据第三级传时钟CK_C1控制级传信号的输入以完成对栅极信号点Q(2N+1)(N为自然数)的充电。其中，第三级传时钟CK_C1对应为第一级传时钟CK_LA1或对应为第二级传时钟CK_LA2。
[0043] 上拉维持单元300用于根据公共信号点P(2N+1)控制栅极信号点Q(2N+1)在非作用期间保持预定电平也即无效电平。
[0044] 输出控制单元400用于根据第四级传时钟CK_C2控制与栅极信号点Q(2N+1)对应的栅极驱动信号G(2N+1)的输出。其中，第四级传时钟CK_C2对应为第一级传时钟CK_LA1或对应为第二级传时钟CK_LA2。
[0045] GAS信号作用单元500用于控制栅极驱动信号G(2N+1)处于有效电平，以实现GOA单元21对应的水平扫描线的充电。
[0046] 自举电容单元600用于对栅极信号点Q(2N+1)的
电压进行再次抬升。
[0047] 具体来说，以GOA单元为PMOS电路为例来说，正反扫描单元100包括第一晶体管PT0、第二晶体管PT1、第三晶体管PT2和第四晶体管PT3，第一晶体管PT0的栅极接收第一扫描控制信号也即反向扫描控制信号D2U，第一晶体管PT0的源极接收下一级GOA单元21输出的栅极驱动信号G(2N+3)，第二晶体管PT1的栅极接收第二扫描控制信号也即正向扫描控制信号U2D，第二晶体管PT1的源极接收上一级GOA单元输出的栅极驱动信号G(2N-1)，第一晶体管PT0和第二晶体管PT1的漏极相互连接后与输入控制单元200连接，第三晶体管PT2的栅极接收第一扫描控制信号也即反向扫描控制信号D2U，第三晶体管PT2的源极接收第三控制时钟CK_D1，第四晶体管PT3的栅极接收第二扫描控制信号也即正向扫描控制信号U2D，第四晶体管PT3的源极接收第四控制时钟CK_D2，第三晶体管PT2和第四晶体管PT3的漏极相互连接后与上拉维持单元300连接。
[0048] 其中，在第一级GOA单元中，第二晶体管PT1的源极接收启动脉冲信号STV。在最后一级GOA单元中，第一晶体管PT0的源极接收启动脉冲信号STV。
[0049] 输入控制单元200包括第五晶体管PT4，第五晶体管PT4的栅极接收第三级传时钟CK_C1，第五晶体管PT4的源极与第一晶体管PT0、第二晶体管PT1的漏极连接，第五晶体管PT4的漏极与栅极信号点Q(2N+1)连接。
[0050] 上拉维持单元300包括第六晶体管PT5、第七晶体管PT6、第九晶体管PT8、第十晶体管PT9和第一电容C1，第六晶体管PT5的栅极与公共信号点P(2N+1)连接，第六晶体管PT5的源极与第五晶体管PT4的漏极连接，第六晶体管PT5的漏极与第一恒压源也即
正压恒压源VGH连接，第七晶体管PT6的栅极与第五晶体管PT4的漏极连接，第七晶体管PT6的源极与公共信号点P(2N+1)连接，第七晶体管PT6的漏极与第一恒压源也即正压恒压源VGH连接，第九晶体管PT8的栅极与第三晶体管PT2、第四晶体管PT3的漏极连接，第九晶体管PT8的源极与第二恒压源也即
负压恒压源VGL连接，第九晶体管PT8的漏极与公共信号点P(2N+1)连接，第十晶体管PT9的栅极与公共信号点P(2N+1)连接，第十晶体管PT9的源极与栅极驱动信号G(2N+1)连接，第十晶体管PT9的漏极与第一恒压源也即正压恒压源VGH连接，第一电容C1的一端与第一恒压源也即正压恒压源VGH连接，第一电容C1的另一端与公共信号点(2N+1)连接。
[0051] 输出控制单元400包括第十一晶体管PT10和第二电容C2，第十一晶体管PT10的栅极与栅极信号点Q(2N+1)连接，第十一晶体管PT10的漏极与栅极驱动信号Q(2N+1)连接，第十一晶体管PT10的源极接收第四级传时钟CK_C2，第二电容C2的一端与栅极信号点Q(2N+1)连接，第二电容C2的另一端与栅极驱动信号G(2N+1)连接；
[0052] GAS信号作用单元500包括第十三晶体管PT12和第十四晶体管PT13，第十三晶体管PT12的栅极、第十四晶体管PT13的栅极和漏极接收GAS信号GAS，第十三晶体管PT12的漏极连接第一恒压源也即正压恒压源VGH，第十三晶体管PT12的源极连接公共信号点P(2N+1)，第十四晶体管PT12的源极连接栅极驱动信号G(2N+1)。
[0053] 自举电容单元600包括自举电容Cload，自举电容Cload的一端与栅极驱动信号G(2N+1)连接，自举电容Cload的另一端与地信号GND连接。
[0054] 优选地，GOA单元21进一步包括稳压单元700，稳压单元700用于实现栅极信号点Q(2N+1)的稳压以及栅极信号点Q(2N+1)的漏电防治。具体来说，稳压单元700包括第八晶体管PT7，第八晶体管PT7串接于第五晶体管PT4的漏极与栅极信号点Q(2N+1)之间，第八晶体管PT7的栅极与第二恒压源也即负压恒压源VGL连接，第八晶体管PT7的漏极与第五晶体管PT4的漏极连接，第八晶体管PT7的源极与栅极信号点Q(2N+1)连接。
[0055] 优选地，GOA单元21进一步包括上拉辅助单元800，上拉辅助单元800用于防止第五晶体管PT4和第六晶体管PT5在对栅极信号点Q(2N+1)进行充电的过程中出现漏电的问题。具体来说，上拉辅助单元800包括第十二晶体管PT11，第十二晶体管PT11的栅极与第一晶体管PT0、第二晶体管PT1的漏极连接，第十二晶体管PT11的源极与公共信号点P(2N+1)连接，第十二晶体管PT11的漏极与第一恒压源也即正压恒压源VGH连接。
[0056] 在第一GOA子电路201中，在第一级、第五级、…第4N+1(N为自然数)级GOA单元21中，第三级传时钟CK_C1为第一级传时钟CK_LA1也即第一时钟信号CK1，第四级传时钟CK_C2为第二级传时钟CK_LA2也即第三时钟信号CK3，第三控制时钟CK_D1为第一控制时钟CK_LB1也即第二时钟信号CK2，第四控制时钟CK_D2为第二控制时钟CK_LB2也即为第四时钟信号CK4。在第三级、第七级、…第4N+3(N为自然数)级GOA单元21中，第三级传时钟CK_C1为第二级传时钟CK_LA2也即第三时钟信号CK3，第四级传时钟CK_C2为第一级传时钟CK_LA1也即第一时钟信号CK1，第三控制时钟CK_D1为第二控制时钟CK_LB2也即第四时钟信号CK4，第四控制时钟CK_D2为第一控制时钟CK_LB2也即第二时钟信号CK2。
[0057] 本领域的技术人员可以理解，当GOA单元为NMOS电路时，上述所有晶体管为NMOS晶体管，第一扫描控制信号对应正向扫描控制信号U2D，第二扫描控制信号对应反相扫描控制信号D2U，第一恒压源对应负压恒压源VGL，第二恒压源对应正压恒压源VGH。
[0058] 本领域的技术人员可以理解，当第一GOA子电路中的GOA单元为PMOS电路，对应的第一控制模块22A第一控制晶体管T1和第二控制晶体管T2为PMOS管。第一GOA子电路中的GOA单元为NMOS电路，对应的第一控制模块22A第一控制晶体管T1和第二控制晶体管T2为NMOS管。
[0059] 位于第二GOA子电路202的第2N+2级GOA单元21与位于第一GOA子电路202的第2N+1级GOA单元21类似，为简单起见，在此不再详述。其中，第2N+2级GOA单元21中的第一级传时钟CK_RA1、第二级传时钟CK_RA2、第一控制时钟CK_RB1、第二控制时钟CK_RB2对应于第2N+1级GOA单元21中的第一级传时钟CK_LA1、第二级传时钟CK_LA2、第一控制时钟CK_LB1、第二控制时钟CK_LB2。
[0060] 图4是本发明第二实施例的GOA电路中第一GOA子电路的工作时序图。如图4所示，以第一GOA子电路为PMOS电路为例来说，当GAS信号GAS有效也即为低电平信号时，GOA电路20实现All Gate On功能，与各奇数级水平扫描线对应的栅极驱动信号G(2N+1)输出低电平信号。当GOA电路20完成All Gate On功能后，由于自举电容Cload的存在，与各奇数级水平扫描线对应的栅极驱动信号G(2N+1)不会马上变为高电平，而会保持Cload holding的低电平信号。
[0061] 以GOA电路20为正向驱动为例，如果与奇数级水平扫描线对应的栅极驱动信号在第三时钟信号CK3有效之前不能放电至高电平，则除第一级水平扫描线以外，其它奇数级水平扫描线上会产生冗余的脉冲信号。具体来说，第一级水平扫描线由第一级GOA单元驱动，由于第一级GOA单元的级传信号为启动脉冲信号STV，第一级GOA单元正常驱动，不会产生冗余的脉冲信号。第三级水平扫描线由第三级GOA单元驱动，而第三级GOA单元的级传信号为第一级GOA单元的栅极驱动信号G(1)，当第一时钟信号CK1为低电平时，由于栅极驱动信号G(1)保持Cload holding的低电平信号，则栅极驱动信号G(1)的低电平信号会传递至第三级GOA单元的栅极信号点Q(3)，使得第三级GOA单元21先于第一级GOA单元21工作，并使得第三级GOA单元21输出的栅极驱动信号G(3)产生一个冗余的脉冲，这个冗余的脉冲会继续影响下一级GOA单元21的栅极驱动信号。基于相同的理由，在第一时钟信号CK1有效时，第七级、第十一级、…第4N+3级GOA单元的栅极驱动信号均会产生冗余的脉冲。
[0062] 为了避免上述问题的产生，如图4所示，在第一时钟信号CK1开始有效时，设置使能信号EN为高电平且保持一个工作周期，此时，第一控制晶体管T1、第二控制晶体管T2截止，第一时钟信号CK1和第三时钟信号CK3无法输送至第一级传时钟CK_LA1、第二级传时钟CK_LA2，此时，第一GOA子电路中的GOA单元在第一控制时钟CK_LB1、第二控制时钟CK_LB2(也即第二时钟信号CK2、第四时钟信号CK4)的控制下使公共信号点P(2N+1)处于低电平信号，进而使得栅极驱动信号G(2N+1)在第三时钟信号CK3有效之前处于高电平信号，从而避免产生冗余的脉冲信号。随后，保持正常的第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4的驱动顺序对第一GOA子电路201进行驱动，从而实现对水平扫描线的正常充电。其中，一个工作周期是指第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4依次有效所持续的时间周期。
[0063] 在第二实施例中，第二GOA子电路202的工作时序与第一GOA子电路201的工作时序类似，为简约起见，在此不再赘述。
[0064] 本发明进一步提供一种液晶显示器，包括了上述GOA电路。
[0065] 本发明的有益效果是：本发明的GOA电路及液晶显示器通过GOA电路对所有水平扫描线同时充电后，屏蔽第一级传时钟、第二级传时钟，以使第一控制时钟、第二控制时钟控制水平扫描线上的栅极驱动信号放电至预定电平，从而能够避免在第一个栅极驱动信号输出之前在水平扫描线上产生冗余的脉冲信号，进而保证了GOA电路的正常工作。
[0066] 以上所述仅为本发明的实施方式，并非因此限制本发明的
专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
