技术领域
[0001] 本
发明涉及
半导体技术领域，特别涉及一种GaN基
发光二极管外延片的生长方法。
背景技术
[0002] 发光二极管(英文：Light Emitting Diodes，简称：LED)具有体积小、
颜色丰富多彩、使用寿命长等优点，是信息光
电子新兴产业中极具影响
力的新产品，广泛应用于照明、显示屏、
信号灯、
背光源、玩具等领域。GaN是制作LED的理想材料，一方面以GaN为代表的Ⅲ族氮化物是直接带隙的
宽禁带半导体，具有导热率高、
发光效率高、物理化学性质稳定、能实现P型或N型掺杂的优点，另一方面GaN的多元
合金InGaN和GaN构成的
量子阱结构，不仅发光
波长可
覆盖整个可见光区域，而且具有较高的内
量子效率。
[0003] 随着近年来经济的不断发展和人力成本的不断提高，LED芯片厂商已经逐步朝大尺寸外延工艺(大于2英寸的外延片)发展，以提高生产效率和LED芯片产能(如6英寸外延片分别为4英寸外延片的2倍、3英寸外延片的3～4倍、2英寸外延片的8～9倍)，降低生产成本。
[0004] 在实现本发明的过程中，
发明人发现
现有技术至少存在以下问题：
[0005] GaN基外延片与蓝
宝石衬底之间存在晶格失配，造成高
密度缺陷和
热膨胀系数大，
应力释放不充分，进而导致外延片表面不平整。相比于小尺寸外延片，大尺寸外延片具有更高的
翘曲度，很容易破片，严重制约了大尺寸外延技术的发展。
发明内容
[0006] 为了解决现有技术的问题，本发明
实施例提供了一种GaN基发光二极管外延片的生长方法。所述技术方案如下：
[0007] 本发明实施例提供了一种GaN基发光二极管外延片的生长方法，所述生长方法包括：
[0008] 提供一衬底；
[0009] 在所述衬底上依次生长
缓冲层、未掺杂GaN层、n型层、应力释放层、多量子阱层、p型电子阻挡层、p型层和p型
接触层；
[0010] 所述应力释放层包括依次生长在所述n型层上的第一子层、第二子层、第三子层，所述第一子层为掺Si的InxGa1-xN层，0≤x＜1，所述第二子层包括交替层叠的InyGa1-yN层和GaN层，0＜y＜1，所述第三子层为掺Si的InzGa1-zN层，0≤z＜1；所述第二子层的生长压力低于所述第一子层的生长压力，所述第三子层的生长压力低于所述第一子层的生长压力。
[0011] 可选地，所述第一子层的生长压力为300～900mbar，所述第二子层的生长压力为50～200mbar，所述第三子层的生长压力为50～200mbar。
[0012] 可选地，所述第三子层的生长压力高于所述第二子层的生长压力。
[0013] 可选地，所述第二子层的生长
温度低于所述第一子层的生长温度，所述第三子层的生长温度高于所述第二子层的生长温度。
[0014] 优选地，所述第三子层的生长温度高于所述第一子层的生长温度。
[0015] 优选地，所述第二子层的生长温度与所述第一子层的生长温度相同，所述第三子层的生长温度与所述第一子层的生长温度不同。
[0016] 可选地，所述第二子层的厚度与所述第一子层的厚度相同或者不同，所述第三子层的厚度与所述第一子层的厚度相同或者不同。
[0017] 优选地，所述第二子层的厚度大于所述第一子层的厚度，所述第三子层的厚度大于所述第一子层的厚度。
[0018] 可选地，所述第三子层中Si的掺杂浓度与所述第一子层中Si的掺杂浓度相同或者不同。
[0019] 优选地，所述第三子层中Si的掺杂浓度大于所述第一子层中Si的掺杂浓度。
[0020] 本发明实施例提供的技术方案带来的有益效果是：
[0021] 通过在n型层上依次生长第一子层、第二子层、第三子层，第一子层为掺Si的InxGa1-xN层，0≤x＜1，第二子层包括交替层叠的InyGa1-yN层和GaN层，0＜y＜1，第三子层为掺Si的InzGa1-zN层，0≤z＜1；后续生长的第二子层和第三子层的生长压力较低，生长速率较快，V型缺陷密度增加，使由衬底向上进行
外延生长产生的应力得到释放，设置在衬底底部的基盘可以将热量及时沿着外延生长的方向均匀传递，减小了后续生长过程中外延片的中心与边缘的温差，缓解了外延片的凹形形变，大尺寸外延片周边的温度也可以达到要求温度，大尺寸外延片的晶体
质量和光电性能均得到了大幅度提高；同时最先生长的第一子层的生长压力较高，有利于从应力较大的n型层缓慢过渡到后续生长的第二子层和第三子层。
附图说明
[0022] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0023] 图1是本发明实施例一提供的一种GaN基发光二极管外延片的生长方法的
流程图；
[0024] 图2是本发明实施例一提供的应力释放层的结构示意图；
[0025] 图3是本发明实施例二提供的一种GaN基发光二极管外延片的生长方法的流程图。
具体实施方式
[0026] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0027] 实施例一
[0028] 本发明实施例提供了一种GaN基发光二极管外延片的生长方法，参见图1，该生长方法包括：
[0029] 步骤101：提供一衬底。
[0030] 在本实施例中，衬底可以为蓝宝石衬底。
[0031] 步骤102：在衬底上生长缓冲层。
[0032] 在本实施例中，缓冲层可以为GaN层。
[0033] 步骤103：在缓冲层上生长未掺杂GaN层。
[0034] 步骤104：在未掺杂GaN层上生长n型层。
[0035] 在本实施例中，n型层可以为掺杂Si的GaN层。
[0036] 步骤105：在n型层上生长应力释放层。
[0037] 在本实施例中，参见图2，应力释放层包括依次生长在n型层上的第一子层11、第二子层12、第三子层13。第一子层11为掺Si的InxGa1-xN层，0≤x＜1；第二子层12包括交替层叠的InyGa1-yN层12a和GaN层12b，0＜y＜1；第三子层13为掺Si的InzGa1-zN层，0≤z＜1。第二子层12的生长压力低于第一子层11的生长压力，第三子层13的生长压力低于第一子层11的生长压力。
[0038] 可选地，第一子层的生长压力可以为300～900mbar，第二子层的生长压力可以为50～200mbar，第三子层的生长压力可以为50～200mbar。
[0039] 可选地，第三子层的生长压力可以与第二子层的生长压力相同，也可以与第二子层的生长压力不同。
[0040] 优选地，第三子层的生长压力可以高于第二子层的生长压力，此时静电释放(Electro-Static Discharge，简称ESD)抗静
电能力较好。
[0041] 可选地，第二子层的生长温度可以与第一子层的生长温度相同，也可以与第一子层的生长温度不同；第三子层的生长温度可以与第二子层的生长温度相同，也可以与第二子层的生长温度不同。
[0042] 优选地，第二子层的生长温度可以低于第一子层的生长温度，第三子层的生长温度可以高于第二子层的生长温度，此时反向
电压Vr较好。
[0043] 优选地，第三子层的生长温度可以高于第一子层的生长温度，此时ESD抗静电的能力较好。
[0044] 可选地，第二子层的厚度可以与第一子层的厚度相同，也可以与第一子层的厚度不同；第三子层的厚度可以与第一子层的厚度相同，也可以与第一子层的厚度不同。
[0045] 优选地，第二子层的厚度可以大于第一子层的厚度，此时应力释放较好；第三子层的厚度可以大于第一子层的厚度，此时ESD抗静电能力较好。
[0046] 可选地，第三子层中Si的掺杂浓度可以与第一子层中Si的掺杂浓度相同，也可以与第一子层中Si的掺杂浓度不同。
[0047] 优选地，第三子层中Si的掺杂浓度可以大于第一子层中Si的掺杂浓度，此时正向电压Vf较低，ESD抗静电能力较好。
[0048] 步骤106：在应力释放层上生长多量子阱层。
[0049] 在本实施例中，多量子阱层包括交替层叠的InGaN量子阱层和GaN量子垒层。
[0050] 步骤107：在多量子阱层上生长p型电子阻挡层。
[0051] 在本实施例中，p型电子阻挡层可以为Mg掺杂的AlGaN层。
[0052] 步骤108：在p型电子阻挡层上生长p型层。
[0053] 在本实施例中，p型层可以为Mg掺杂的GaN层。
[0054] 步骤109：在p型层上生长p型接触层。
[0055] 在本实施例中，p型接触层可以为Mg掺杂的GaN层。
[0056] 本发明实施例通过在n型层上依次生长第一子层、第二子层、第三子层，第一子层为掺Si的InxGa1-xN层，0≤x＜1，第二子层包括交替层叠的InyGa1-yN层和GaN层，0＜y＜1，第三子层为掺Si的InzGa1-zN层，0≤z＜1；后续生长的第二子层和第三子层的生长压力较低，生长速率较快，V型缺陷密度增加，使由衬底向上进行外延生长产生的应力得到释放，设置在衬底底部的基盘可以将热量及时沿着外延生长的方向均匀传递，减小了后续生长过程中外延片的中心与边缘的温差，缓解了外延片的凹形形变，大尺寸外延片周边的温度也可以达到要求温度，大尺寸外延片的晶体质量和光电性能均得到了大幅度提高；同时最先生长的第一子层的生长压力较高，有利于从应力较大的n型层缓慢过渡到后续生长的第二子层和第三子层。
[0057] 实施例二
[0058] 本发明实施例提供了一种GaN基发光二极管外延片的生长方法，本实施例提供的生长方法是实施例一提供的生长方法的具体实现。本实施例在生长GaN基发光二极管外延片时，以高纯氢(H2)或氮气(N2)作为载气，以三甲基镓(TMGa)、三甲基
铝(TMAl)、三甲基铟(TMIn)和
氨气(NH3)分别作为Ga、Al、In和N源，用
硅烷(SiH4)、二茂镁(Cp2Mg)分别作为n、p型
掺杂剂。
[0059] 具体地，参见图3，该生长方法包括：
[0060] 步骤201：将衬底先升温到500℃，再升温到800℃并稳定30s，再升温到1000℃并稳定30s，再升温到1230℃并稳定10min，在纯氢气气氛下进行
热处理。
[0061] 需要说明的是，热处理的目的是清洁衬底表面。
[0062] 步骤202：降低温度至630℃，沉积一层厚度为30nm的GaN层，形成缓冲层。
[0063] 步骤203：进行多个阶段的升温直到1255℃，生长2.5μm的未掺杂GaN层。
[0064] 在本实施例中，同一阶段的温度恒定，且不同阶段的温度随时间的增长而升高。例如，先升温到800℃并稳定30s，再升温到1000℃并稳定30s，再升温到1255℃并稳定300s。
[0065] 步骤204：生长厚度为2μm的掺杂Si的GaN层，形成n型层。
[0066] 步骤205：生长应力释放层。
[0067] 在本实施例中，应力释放层包括依次生长在n型层上的第一子层、第二子层、第三子层。第一子层为掺Si的InxGa1-xN层，0≤x＜1；第二子层包括交替层叠的InyGa1-yN层和GaN层，0＜y＜1；第三子层为掺Si的InzGa1-zN层，0≤z＜1。第二子层生长压力低于第一子层的生长压力，第三子层的生长压力低于第一子层的生长压力。
[0068] 可选地，第一子层的生长压力可以为300～900mbar，第二子层的生长压力可以为50～200mbar，第三子层的生长压力可以为50～200mbar。
[0069] 可选地，第三子层的生长压力可以与第二子层的生长压力相同，也可以与第二子层的生长压力不同。
[0070] 优选地，第三子层的生长压力可以高于第二子层的生长压力，此时ESD抗静电能力较好。
[0071] 可选地，第二子层的生长温度可以与第一子层的生长温度相同，也可以与第一子层的生长温度不同；第三子层的生长温度可以与第二子层的生长温度相同，也可以与第二子层的生长温度不同。
[0072] 优选地，第二子层的生长温度可以低于第一子层的生长温度，第三子层的生长温度可以高于第二子层的生长温度，此时反向电压Vr较好。
[0073] 优选地，第三子层的生长温度可以高于第一子层的生长温度，此时ESD抗静电的能力较好。
[0074] 可选地，第二子层的厚度可以与第一子层的厚度相同，也可以与第一子层的厚度不同；第三子层的厚度可以与第一子层的厚度相同，也可以与第一子层的厚度不同。
[0075] 优选地，第二子层的厚度可以大于第一子层的厚度，此时应力释放较好；第三子层的厚度可以大于第一子层的厚度，此时正向电压Vf较低，ESD抗静电能力较好。
[0076] 可选地，第三子层中Si的掺杂浓度可以与第一子层中Si的掺杂浓度相同，也可以与第一子层中Si的掺杂浓度不同。
[0077] 优选地，第三子层中Si的掺杂浓度可以大于第一子层中Si的掺杂浓度，此时正向电压Vf较低，ESD抗静电能力较好。
[0078] 例如，控制生长温度为965℃，生长压力为600mbar，生长Si的掺杂浓度为6.0*18 -3
10 cm 、厚度为150nm的GaN层，形成第一子层；控制生长温度为965℃，生长压力为
200mbar，交替生长5层厚度为17nm的InGaN层和5层厚度为200nm的GaN层，形成第二子层；控制生长温度为975℃，生长压力为100mbar，生长Si的掺杂浓度为3.0*1018cm-3、厚度为450nm的In0.15Ga0.85N层，形成第三子层。
[0079] 步骤206：生长多量子阱层。
[0080] 在本实施例中，多量子阱层包括交替层叠的InGaN量子阱层和GaN量子垒层。其中，InGaN量子阱层的生长温度为880℃，厚度为3nm；GaN量子垒层的生长温度为960℃，厚度为12nm；InGaN量子阱层的层数为9层，GaN量子垒层的层数为9层。
[0081] 步骤207：在970℃的温度下，生长50nm的掺杂Mg的AlGaN层，形成p型电子阻挡层。
[0082] 步骤208：在1090℃的温度下，生长200nm的生长掺杂Mg的GaN层，形成p型层。
[0083] 步骤209：在1120℃的温度下，生长10nm的生长掺杂Mg的GaN层，形成p型接触层。
[0084] 在本实施例中，p型接触层的厚度小于p型层的厚度。
[0085] 本发明实施例通过在n型层上依次生长第一子层、第二子层、第三子层，第一子层为掺Si的InxGa1-xN层，0≤x＜1，第二子层包括交替层叠的InyGa1-yN层和GaN层，0＜y＜1，第三子层为掺Si的InzGa1-zN层，0≤z＜1；后续生长的第二子层和第三子层的生长压力较低，生长速率较快，V型缺陷密度增加，使由衬底向上进行外延生长产生的应力得到释放，设置在衬底底部的基盘可以将热量及时沿着外延生长的方向均匀传递，减小了后续生长过程中外延片的中心与边缘的温差，缓解了外延片的凹形形变，大尺寸外延片周边的温度也可以达到要求温度，大尺寸外延片的晶体质量和光电性能均得到了大幅度提高；同时最先生长的第一子层的生长压力较高，有利于从应力较大的n型层缓慢过渡到后续生长的第二子层和第三子层。
[0086] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
