接触孔的形成方法
阅读：193发布：2020-11-26
专利汇可以提供接触孔的形成方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种 接触 孔的形成方法，包括步骤：提供 半导体 基底，所述半导体基底包括 电极 、 覆盖 电极的介电层、覆盖介电层的掩膜层，所述掩膜层中具有第一开口，所述第一开口的 位置 对应于所述电极的位置；在第一 温度 下，沿所述第一开口 刻蚀 所述介电层，在部分厚度的介电层中形成第二开口；在第二温度下，沿所述第二开口刻蚀剩余厚度的介电层，在剩余厚度的介电层中形成第三开口，所述第三开口暴露所述电极，所述第二温度大于所述第一温度，从而可以减小接触孔的尺寸。，下面是接触孔的形成方法专利的具体信息内容。
1.一种接触孔的形成方法，其特征在于，包括步骤：
提供半导体基底，所述半导体基底包括电极、覆盖电极的介电层、覆盖介电层的掩膜层，所述掩膜层中具有第一开口，所述第一开口的位置对应于所述电极的位置；
在第一温度下，沿所述第一开口刻蚀所述介电层，在部分厚度的介电层中形成第二开口；
在第二温度下，沿所述第二开口刻蚀剩余厚度的介电层，在剩余厚度的介电层中形成第三开口，所述第三开口暴露所述电极，所述第二温度大于所述第一温度。
2.根据权利要求1所述的接触孔的形成方法，其特征在于，所述在第一温度下的刻蚀和第二温度下的刻蚀在不同的刻蚀腔室进行。
3.根据权利要求1所述的接触孔的形成方法，其特征在于，所述介电层包括位于所述电极上的刻蚀停止层和位于所述刻蚀停止层上的层间介质层。
4.根据权利要求3所述的接触孔的形成方法，其特征在于，所述层间介质层的材料为低温氧化物，厚度小于2000埃；所述刻蚀停止层的材料为氮化硅、氮氧化硅、二氧化硅或其组合，厚度为100埃～800埃。
5.根据权利要求4所述的接触孔的形成方法，其特征在于，所述部分厚度为所述层间介质层厚度的1/4～1/2。
6.根据权利要求3所述的接触孔的形成方法，其特征在于，所述介电层还包括覆盖所述层间介质层的碳原子层和覆盖碳原子层的抗反射层。
7.根据权利要求1所述的接触孔的形成方法，其特征在于，0摄氏度≤所述第一温度≤10摄氏度；10摄氏度＜所述第二温度≤50摄氏度。
8.根据权利要求1所述的接触孔的形成方法，其特征在于，所述电极的材料为金属硅化物。
9.根据权利要求1所述的接触孔的形成方法，其特征在于，所述掩膜层为光刻胶层。
接触孔的形成方法
技术领域
背景技术
[0002] 随着超大规摸集成电路ULSI(Ultra Large Scale Integration)的飞速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，元件的关键尺寸不断变小，芯片单位面积内的元件数量不断增加，平面布线已难以满足高密度分布的要求，只能采用多层布线技术，利用芯片的垂直空间，进一步提高器件的集成密度。在各层布线之间需要用导电通孔进行电连接。
[0004] 如图1所示，在包含驱动电路等结构的半导体衬底10上形成电极11，在电极11上形成介电层12，用于膜层间的隔离；在介电层12表面形成抗反射层13，用以后续曝光工艺中保护下面的膜层免受光的影响；在抗反射层13上旋涂光刻胶层14。
[0005] 如图2所示，将光掩模版上的接触孔图案通过光刻技术转移至光刻胶层14上，形成光刻胶开口图形15。
[0007] 但是随着半导体制造工艺中特征尺寸(CD)的减小，接触孔的特征尺寸(CD)也需要越来越小，因此利用上述传统方法形成的接触孔不能满足小尺寸工艺的要求。
发明内容
[0008] 本发明解决的问题是提供一种接触孔的形成方法，从而可以减小接触孔的尺寸。
[0009] 为了解决上述问题，本发明提供了一种接触孔的形成方法，包括步骤：
[0011] 在第一温度下，沿所述第一开口刻蚀所述介电层，在部分厚度的介电层中形成第二开口；
[0012] 在第二温度下，沿所述第二开口刻蚀剩余厚度的介电层，在剩余厚度的介电层中形成第三开口，所述第三开口暴露所述电极，所述第二温度大于所述第一温度。
[0013] 可选的，所述在第一温度下的刻蚀和第二温度下的刻蚀在不同的刻蚀腔室进行。
[0014] 可选的，所述介电层包括位于所述电极上的刻蚀停止层和位于所述刻蚀停止层上的层间介质层。
[0015] 可选的，所述部分厚度为所述层间介质层厚度的1/2。
[0018] 可选的，0摄氏度≤所述第一温度≤10摄氏度；10摄氏度＜所述第二温度≤50摄氏度。
[0019] 可选的，所述电极的材料为金属硅化物。
[0020] 可选的，所述掩膜层为光刻胶层。
[0021] 与现有技术相比，本发明主要具有以下优点：
[0022] 本发明通过将接触孔的刻蚀步骤分为两步，第一步在较低的第一温度下刻蚀，可以生成较多的聚合物来减小CD，但是低温下对介电层的刻蚀作用较弱，不能充分的打开介电层，第二步在较高的第二温度下刻蚀，由于温度较高，对介电层的刻蚀作用更强，从而可以将电极上的介电层刻蚀干净，充分的打开介电层，形成接触良好的接触孔，而且本发明借助第一步的刻蚀有效的缩小了孔径，使得接触孔的CD得到减小。
附图说明
[0023] 通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
[0024] 图1至图3是一种现有的接触孔的形成方法示意图；
[0025] 图4是本发明的接触孔的形成方法的流程图；
[0026] 图5至图7是本发明的接触孔的形成方法的示意图。
具体实施方式
[0027] 由背景技术可知，随着半导体制造工艺中特征尺寸(CD)的减小，接触孔的特征尺寸(CD)也需要越来越小，因此利用上述传统方法形成的接触孔就不能满足小尺寸工艺的要求。
[0028] 本发明的发明人经过大量的研究，认为在刻蚀步骤中，随着温度的降低化学反应变慢，从而刻蚀的过程中生成的聚合物增多，通过控制刻蚀的温度可以控制聚合物的生成量，而聚合物可以附着在刻蚀孔的侧壁上，从而有利于减小刻蚀孔的CD。发明人通过上述研究得到了一种接触孔的形成方法，其中通过将接触孔的刻蚀步骤分为两步，第一步在较低的第一温度下刻蚀，可以生成较多的聚合物来减小CD，但是低温下对介电层的刻蚀作用较弱，不能充分的打开介电层，第二步在较高的第二温度下刻蚀，由于温度较高，对介电层的刻蚀作用更强，从而可以将电极上的介电层刻蚀干净，充分的打开介电层，形成接触良好的接触孔，而且本发明借助第一步的刻蚀有效的缩小了孔径，使得接触孔的CD得到减小。
[0029] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0030] 图4是本发明的接触孔的形成方法的流程图，如图4所示，本发明的接触孔的形成方法包括步骤：
[0031] S101，提供半导体基底，所述半导体基底包括电极、覆盖电极的介电层、覆盖介电层的掩膜层，所述掩膜层中具有第一开口，所述第一开口的位置对应于所述电极的位置；
[0032] S103，在第一温度下，沿所述第一开口刻蚀所述介电层，在部分厚度的介电层中形成第二开口；
[0033] S105，在第二温度下，沿所述第二开口刻蚀剩余厚度的介电层，在剩余厚度的介电层中形成第三开口，所述第三开口暴露所述电极，所述第二温度大于所述第一温度。
[0034] 图5至图7是本发明的接触孔的形成方法的示意图，下面结合图4至图7对本发明的一具体实施例进行详细说明。在本实施例中，所述接触孔为位于两个MOS晶体管之间的源极或漏极上的接触孔，因此MOS晶体管的栅极侧墙层为刻蚀停止层，电极为源极或者漏极上的金属硅化物，当然在其它实施例中所述接触孔也可以是其它任何位置的接触孔。
[0035] 首先，执行步骤S101，具体的参考图5，所述半导体基底100包括衬底101，位于衬底101上的电极103，覆盖电极103的介电层107、覆盖介电层107的掩膜层109，所述掩膜层109中具有第一开口111，所述第一开口111暴露出所述介电层107对应于所述电极103的区域，即第一开口111位于所述电极103的上方。
[0036] 其中，在一具体实现中，所述衬底101可以是单晶硅、多晶硅或非晶硅；所述衬底101也可以是硅、锗、砷化镓或硅锗化合物；该衬底101还可以具有外延层或绝缘体上硅(SOI)结构；所述的衬底101还可以是其它半导体材料，这里不再一一列举。
[0037] 所述介电层107包括刻蚀停止层105和位于刻蚀停止层105上的层间介质层106。所述层间介质层106的材料可以为低温氧化物(LTO)、SiO2或者掺杂的SiO2，例如USG(Undoped silicon glass，未掺杂的硅酸盐玻璃)、BPSG(Borophosphosilicate glass，掺杂硼磷的硅酸盐玻璃)、BSG(borosilicate glass，掺杂硼的硅酸盐玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅酸盐玻璃)等，所述层间介质层106的厚度小于或等于2000埃。所述刻蚀停止层105的材料可以为氮化硅、氮氧化硅、二氧化硅或其组合，例如为ONO(氧化硅-氮化硅-氧化硅)结构的栅极侧墙层，厚度为100埃～800埃，例如所述层间介质层106为二氧化硅，则刻蚀停止层105为氮化硅，因为刻蚀停止层起到刻蚀停止的作用，因此其材料和层间介质层的材料的刻蚀选择比不同。所述介电层107还可以包括覆盖所述层间介质层106的碳原子层104和覆盖碳原子层104的抗反射层108。所述电极103的材料可以为金属硅化物。所述掩膜层109可以为光刻胶层。
[0038] 接着，执行步骤103，具体的参考图6，将半导体基底放入一腔室中，对所述基底进行刻蚀。该腔室利用加热底盘对半导体基底进行加热，所述加热底盘具有恒定的温度，可以将半导体基底加热到第一温度，其中，0摄氏度≤所述第一温度≤10摄氏度，例如在本实施例中优选的为0摄氏度，在该温度下对上述介电层107中的抗反射层108和二氧化硅材料的层间介质层106刻蚀的时候可以生成较多的聚合物，从而聚合物附着在刻蚀的第二开口113的侧壁上，使得第二开口113的CD减小。为了保证第二开口113的CD减小不至于过小，并且还可以满足对第二开口113CD减小的需求，在本实施例中该步刻蚀仅去除层间介质层上的膜层，并且刻蚀停止在层间介质层106厚度的1/2处。在本实施例中，二氧化硅材料的层间介质层106的厚度为2000埃，该步刻蚀停止在1000埃。如图6中所示形成的第二开口113的侧壁为倾斜状，且底部CD小于顶部CD，例如底部CD比顶部CD减小5nm～30nm。
由于温度越低，生成的刻蚀聚合物越多，因此使得底部CD比顶部CD减小的越多。在本实施例中在0摄氏度下，刻蚀掉1000埃厚度的低温氧化物材料的层间介质层，使得第二开口底部CD比顶部CD减小了20nm。而剩余的1000埃的层间介质层在步骤105中在较高的温度下刻蚀，从而使得电极上层间介质层可以被刻蚀干净。当然在其它实施例中，第一温度下的刻蚀也可以停止在层间介质层的1/4～1/2处。
由于温度越低，生成的刻蚀聚合物越多，因此使得底部CD比顶部CD减小的越多。在本实施例中在0摄氏度下，刻蚀掉1000埃厚度的低温氧化物材料的层间介质层，使得第二开口底部CD比顶部CD减小了20nm。而剩余的1000埃的层间介质层在步骤105中在较高的温度下刻蚀，从而使得电极上层间介质层可以被刻蚀干净。当然在其它实施例中，第一温度下的刻蚀也可以停止在层间介质层的1/4～1/2处。
[0039] 另外如果层间介质层的材料和厚度发生变化，所述第一温度下刻蚀停止的位置也可以发生变化，例如对于低温氧化物材料的层间介质层，层间介质层如果变厚，则所述第一温度下刻蚀停止的位置可以深于层间介质层的1/2处，层间介质层如果变薄，则所述第一温度下刻蚀停止的位置可以浅于层间介质层的1/2处。
[0040] 该步刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F6或者C4F8中的一种或者几种作为反应气体。
[0041] 刻蚀的工艺可以为等离子体刻蚀工艺，具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括C4F6、O2以及Ar，C4F6、O2、Ar流量比为20∶1000∶20至20∶1000∶15。其中氩气Ar起到稀释刻蚀气体的作用，其流量可以为500sccm～10000sccm。起刻蚀作用的气体中，C4F6的流量为10sccm～200sccm；O2的流量为5sccm～150sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为
100W～1000W，偏置电压源的输出功率为100W～1000W。反应室内的压力设置为5mTorr～
20mTorr。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
100W～1000W，偏置电压源的输出功率为100W～1000W。反应室内的压力设置为5mTorr～
20mTorr。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
[0042] 接着，执行步骤S105，具体的参考图7，将半导体基底100放入另一腔室中，对所述半导体基底100进行刻蚀。该腔室利用加热底盘对半导体基底进行加热，所述加热底盘具有恒定的温度，可以将半导体基底加热到第二温度，10摄氏度＜所述第二温度≤50摄氏度，例如在本实施例中优选的为20摄氏度，在该温度下对上述介电层107中剩余厚度的二氧化硅材料的层间介质层106以及氮化硅材料的刻蚀停止层105刻蚀的时候，由于温度较高因此生成的聚合物较少，因此形成的第三开口115的侧壁比较垂直，形态好，并且这样会克服低温下刻蚀刻蚀停止层不易打开的问题，从而充分的打开刻蚀停止层，使得可以在后续过程中可以在第二开口113和第三开口115构成的接触孔中形成良好的互连接触。
[0043] 在本实施例中，二氧化硅材料的层间介质层106的厚度为2000埃，该步刻蚀刻蚀掉1000埃，刻蚀停止层的厚度为100埃～800埃。如图6中所示形成的第三开口115的侧壁垂直性好，有利于后续向其中填充导电材料。
[0044] 该步刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F6或者C4F8中的一种或者几种作为反应气体。
[0045] 刻蚀的工艺可以为等离子体刻蚀工艺，具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括C4F6、O2以及Ar，C4F6、O2、Ar流量比为20∶1000∶20至20∶1000∶15。其中氩气Ar起到稀释刻蚀气体的作用，其流量可以为500sccm～10000sccm。起刻蚀作用的气体中，C4F6的流量为10sccm～200sccm；O2的流量为5sccm～150sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为
100W～1000W，偏置电压源的输出功率为100W～1000W。反应室内的压力设置为5mTorr～
20mTorr。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。所述第二开口和第三开口构成接触孔。
100W～1000W，偏置电压源的输出功率为100W～1000W。反应室内的压力设置为5mTorr～
20mTorr。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。所述第二开口和第三开口构成接触孔。
[0046] 本实施例中采用了更换刻蚀腔室，而不是在一个腔室中调节温度，这样使得每个腔室的温度可以恒定不变，从而保证了对不同半导体基底进行刻蚀的时候可以保持刻蚀的可控性和稳定性更好。在其他实施例，也可以是在同一腔室中进行。
[0047] 本实施例中是在65nm工艺下，形成的接触孔的顶部CD为70nm，底部CD为50nm2800埃，而且在其它实施例中，接触孔的深度可以达到3000nm，这是利用传统技术中
65nm下很难做到的，但是利用本发明的接触孔形成方法形成了深宽比很大的接触孔，并且接触孔的质量也比较高。当然本发明还可以进一步结合其它缩小孔径的工艺进一步的减小接触孔CD。
65nm下很难做到的，但是利用本发明的接触孔形成方法形成了深宽比很大的接触孔，并且接触孔的质量也比较高。当然本发明还可以进一步结合其它缩小孔径的工艺进一步的减小接触孔CD。
[0048] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
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