LV/MV超级结沟槽功率MOSFET的制备方法
阅读：292发布：2023-01-22
专利汇可以提供LV/MV超级结沟槽功率MOSFET的制备方法专利检索，专利查询，专利分析的服务。并且本 发明 的各个方面提出了一种用于低压或中压器件的超级结沟槽MOSFET器件及其类似器件的制备方法。依据本发明的各个方面，该超级结沟槽MOSFET器件包含一个有源晶胞区和一个端接区，端接区位于有源晶胞区外围。有源晶胞区包含带有超级结结构的器件晶胞的一个阵列。端接区由一个端接结构构成。在一个 实施例 中，端接结构包含在本征 外延 层中的保护环。在一个实施例中，端接结构包含浮动P立柱的一个阵列。在另一个实施例中，端接结构包含浮动P立柱和浮动端接沟槽的一个阵列。，下面是LV/MV超级结沟槽功率MOSFET的制备方法专利的具体信息内容。
1.一种沟槽金属-氧化物-半导体场效应晶体管器件，其特征在于，其工作电压低于
500V，包含：
一个有源晶胞区，包含若干个超级结MOSFET，其中每个超级结MOSFET都包含：
a）一个第一导电类型的轻掺杂半导体外延层，位于相同导电类型的重掺杂的半导体衬底上方；
b）一个与第一导电类型相反的第二导电类型的本体区，形成在轻掺杂半导体外延层顶部中；
c）一个栅极电极，形成在栅极沟槽中，在本体区和轻掺杂半导体外延层中延伸，其中栅极沟槽的间距尺寸小于8微米；
d）一个第一导电类型的重掺杂源极区，形成在本体区顶部中；
e）一个源极接头，在源极接触沟槽中，延伸到两个邻近的栅极沟槽之间的本体区；
f）一个第二导电类型的掺杂立柱，形成在每个源极接触沟槽底部附近；以及一个端接区，位于有源晶胞区外围，端接区包含一个包围着有源晶胞区的端接结构，其中端接结构包含一个或若干个保护环，形成在重掺杂半导体衬底上方的本征半导体外延层中。
2.如权利要求1所述的器件，其特征在于，所述有源晶胞区包含栅极沟槽的一个阵列以及掺杂立柱的一个阵列，其中掺杂立柱的阵列垂直于栅极沟槽的阵列排布。
3.如权利要求2所述的器件，其特征在于，所述掺杂立柱的间距与栅极沟槽的间距尺寸不相同。
4.如权利要求1所述的器件，其特征在于，一个或若干个所述保护环包含一个第一类型的保护环和一个第二类型的保护环，其中第一类型的保护环与源极区电连接，第二类型的保护环具有在端接区中的浮动电压。
5.如权利要求1所述的器件，其特征在于，若干个所述超级结MOSFET是屏蔽栅沟槽MOSFET。
6.如权利要求1所述的器件，其特征在于，该器件的工作电压在8V至40V之间。
7.如权利要求1所述的器件，其特征在于，所述栅极沟槽的间距尺寸在1至2微米之间。
8.一种沟槽金属-氧化物-半导体场效应晶体管器件，其特征在于，其工作电压小于
500V，包含：
一个有源晶胞区，包含若干个超级结MOSFET，其中每个超级结MOSFET都包含：
a）一个第一导电类型的轻掺杂半导体外延层，位于相同导电类型的重掺杂的半导体衬底上方；
b）一个与第一导电类型相反的第二导电类型的本体区，形成在轻掺杂半导体外延层顶部中；
c）一个栅极电极，形成在栅极沟槽中，在本体区和轻掺杂半导体外延层中延伸，其中栅极沟槽的间距尺寸小于8微米；
d）一个第一导电类型的重掺杂源极区，形成在本体区顶部中；
e）一个源极接头，在源极接触沟槽中，延伸到两个邻近的栅极沟槽之间的本体区；
f）一个第二导电类型的掺杂立柱，形成在每个源极接触沟槽底部附近；以及一个端接区，位于有源晶胞区外围，端接区包含一个包围着有源晶胞区的端接结构，其中端接结构包含第二导电类型的浮动掺杂立柱的一个阵列，形成在轻掺杂半导体外延层中。
9.如权利要求8所述的器件，其特征在于，所述浮动掺杂立柱的间距尺寸与有源晶胞区中掺杂立柱的间距尺寸不相同。
10.如权利要求8所述的器件，其特征在于，所述端接结构还包含浮动端接沟槽，每个浮动端接沟槽都位于两个邻近的浮动掺杂立柱之间。
11.如权利要求10所述的器件，其特征在于，所述浮动端接沟槽的间距尺寸与有源晶胞区中栅极沟槽的间距尺寸不相同。
12.如权利要求8所述的器件，其特征在于，所述有源晶胞区包含栅极沟槽的一个阵列和掺杂立柱的一个阵列，其中掺杂立柱的阵列垂直于栅极沟槽的阵列排布。
13.一种制备沟槽MOSFET器件的方法，其特征在于，包含：
a）制备一个本征半导体外延层，在相同导电类型的重掺杂半导体衬底上方；
b）利用一个栅极沟槽掩膜，在有源晶胞区中的本征半导体外延层中制备若干个栅极沟槽，器件晶胞就位于有源晶胞区中，其中栅极沟槽掩膜包含限定若干个栅极沟槽位置的开口，其中若干个栅极沟槽中的每个栅极沟槽都具有小于8微米的间距；
c）利用一个覆盖着位于有源晶胞区外围的端接区的本体掩膜，在本征半导体外延层顶部制备一个第二导电类型的本体区；
d）利用覆盖着端接区的注入闭锁掩膜，注入第一导电类型的掺杂物，在有源晶胞区中形成一个掺杂的半导体外延层；
e）在本体区顶部，制备一个第一导电类型的源极区；
f）在有源晶胞区中制备第二导电类型的立柱，其中每个第二导电类型的立柱都形成在若干个栅极沟槽中的每两个栅极沟槽之间；
g）在端接区中的本征半导体外延层中，制备一个端接结构，其中端接结构包含一个或若干个保护环。
14.如权利要求13所述的方法，其特征在于，对于25V的器件来说，第一导电类型的注入掺杂物使用小于2.4MeV的离子能量。
15.如权利要求13所述的方法，其特征在于，有源晶胞区中的掺杂半导体外延层的掺杂浓度范围为1e17/cm3至2e17/cm3左右。
16.如权利要求13述的方法，其特征在于，在有源晶胞区中制备第二导电类型的一个立柱，是在制备本体区和制备源极区的步骤之后进行。
17.如权利要求13所述的方法，其特征在于，在有源晶胞区中制备第二导电类型的一个立柱是利用自对准的多离子注入工艺进行。
18.如权利要求13所述的方法，其特征在于，有源晶胞区中第二导电类型的立柱阵列垂直于若干个栅极沟槽的阵列排布。
19.一种沟槽MOSFET器件的制备方法，其特征在于，包含：
a）在第一导电类型的重掺杂半导体衬底上方制备一个半导体外延层；
b）利用一个栅极沟槽掩膜，在有源晶胞区中的半导体外延层中制备若干个栅极沟槽，器件晶胞就位于有源晶胞区中，其中栅极沟槽掩膜含有限定若干个栅极沟槽位置的开口，其中若干个栅极沟槽中的每个栅极沟槽都具有小于8微米的间距；
c）利用一个覆盖着位于有源晶胞区外围的端接区的本体掩膜，在有源晶胞区中的半导体外延层顶部制备一个第二导电类型的本体区；
d）在有源晶胞区中的本体区顶部，制备一个第一导电类型的源极区；
e）在有源晶胞区中制备第二导电类型的立柱，在端接区中制备第二导电类型的端接立柱，其中每个第二导电类型的立柱都形成在有源晶胞区中若干个栅极沟槽中的每两个相邻栅极沟槽之间。
20.如权利要求19所述的方法，其特征在于，制备半导体外延层包含制备一个本征半导体外延层，并且在制备栅极沟槽之后注入第一导电类型的掺杂物，在有源晶胞区和端接区中形成掺杂的半导体外延层。
21.一种沟槽MOSFET器件的制备方法，其特征在于，包含：
a）在第一导电类型的重掺杂半导体衬底上方制备一个半导体外延层；
b）利用一个沟槽掩膜，在有源晶胞区中的半导体外延层中制备若干个沟槽，其中若干个沟槽包含有源晶胞区中的多个栅极沟槽，器件晶胞就位于有源晶胞区中，端接区中的若干个浮动端接沟槽位于有源晶胞区外围，其中沟槽掩膜含有限定若干个沟槽位置的开口，其中若干个沟槽中的每个沟槽都具有小于4微米的间距；
c）利用一个覆盖着位于端接区的本体掩膜，在有源晶胞区中的本征半导体外延层顶部制备一个第二导电类型的本体区；
d）在有源晶胞区中的本体区顶部，制备一个第一导电类型的源极区；
e）在有源晶胞区中制备第二导电类型的立柱，在端接区中制备第二导电类型的端接立柱，其中每个第二导电类型的立柱都形成在有源晶胞区中多个栅极沟槽中的每两个栅极沟槽之间，每个第二导电类型的端接立柱都形成在端接区中多个浮动端接沟槽中每两个邻近的浮动端接沟槽之间。
22.如权利要求21所述的方法，其特征在于，制备半导体外延层包含制备一个本征半导体外延层，并且在制备栅极沟槽之后注入第一导电类型的掺杂物，在有源晶胞区和端接区中形成掺杂的半导体外延层。
LV/MV超级结沟槽功率MOSFET的制备方法
技术领域
背景技术
[0002] 微处理器和存储器件等集成电路包含多个金属-氧化物-半导体场效应晶体管（MOSFET），提供基本的开关功能，以配置逻辑栅极、数据存储和功率开关等。功率MOSFET通常用在需要功率开关和功率放大的应用中。
[0003] 在一个功率MOSFET中，要求必须具有很高的击穿电压（BV）。器件的击穿电压表示器件在反向电压情况下承受击穿的能力。在一个典型的晶体管中，大多数的击穿电压由漂流区承载。为了降低漂流区的电导率，并提供较高的击穿电压，必须增大漂流区的厚度，或者减少漂流区的杂质浓度。
[0004] 对于功率MOSFET来说，还需要降低导电时器件的电阻（即导通电阻Rds-on）。导通电阻Rds-on由通道的电阻和漂流区的电阻决定。确切地说，漂流区的电阻由漂流区的杂质浓度和漂流区的厚度决定。换言之，虽然可以通过降低漂流区的电导率来提高击穿电压，但是导通电阻Rds-on将会产生不良影响。因此，在传统的晶体管中，导通电阻和击穿电压之间的优化存在取舍关系。
[0005] 超级结结构提供了一种降低功率MOSFET器件导通电阻Rds-on而不会对其击穿电压产生不良影响的方法。确切地说，该方法包含在漂流区中制备交替的P-型和N-型掺杂立柱。如果栅极结构上加载了反向偏压的话，器件会进入断开状态，耗尽区可以在立柱之间的P-N结处扩散。由于交替的P和N型立柱基本处于电荷平衡状态，因此这些立柱相互耗尽，使得器件可以承受很高的击穿电压。对于超级结结构来说，导通电阻Rds-on与击穿电压BV成正比例增大，比传统的半导体结构中的击穿电压增大地略缓。因此，对于相同的高击穿电压（BV）来说，超级结结构的导通电阻Rds-on低于传统的MOSFET器件（或者反之，对于指定的导通电阻Rds-on来说，其BV远高于传统的MOSFET）。
[0007] 正是在这一前提下，提出了本发明的各种实施例。
发明内容
[0008] 本发明提供一种LV/MV超级结沟槽功率MOSFET器件和制备方法，降低大电场带来损坏的风险。
[0009] 为实现上述目的，本发明提供一种沟槽金属-氧化物-半导体场效应晶体管器件，其特点是，其工作电压低于500V，包含：一个有源晶胞区，包含若干个超级结MOSFET，其中每个超级结MOSFET都包含：
a）一个第一导电类型的轻掺杂半导体外延层，位于相同导电类型的重掺杂的半导体衬底上方；
b）一个与第一导电类型相反的第二导电类型的本体区，形成在轻掺杂半导体外延层顶部中；
c）一个栅极电极，形成在栅极沟槽中，在本体区和轻掺杂半导体外延层中延伸，其中栅极沟槽的间距尺寸小于8微米；
d）一个第一导电类型的重掺杂源极区，形成在本体区顶部中；
e）一个源极接头，在源极接触沟槽中，延伸到两个邻近的栅极沟槽之间的本体区；
f）一个第二导电类型的掺杂立柱，形成在每个源极接触沟槽底部附近；以及一个端接区，位于有源晶胞区外围，端接区包含一个包围着有源晶胞区的端接结构，其中端接结构包含一个或若干个保护环，形成在重掺杂半导体衬底上方的本征半导体外延层中。
a）一个第一导电类型的轻掺杂半导体外延层，位于相同导电类型的重掺杂的半导体衬底上方；
b）一个与第一导电类型相反的第二导电类型的本体区，形成在轻掺杂半导体外延层顶部中；
c）一个栅极电极，形成在栅极沟槽中，在本体区和轻掺杂半导体外延层中延伸，其中栅极沟槽的间距尺寸小于8微米；
d）一个第一导电类型的重掺杂源极区，形成在本体区顶部中；
e）一个源极接头，在源极接触沟槽中，延伸到两个邻近的栅极沟槽之间的本体区；
f）一个第二导电类型的掺杂立柱，形成在每个源极接触沟槽底部附近；以及一个端接区，位于有源晶胞区外围，端接区包含一个包围着有源晶胞区的端接结构，其中端接结构包含一个或若干个保护环，形成在重掺杂半导体衬底上方的本征半导体外延层中。
[0010] 上述有源晶胞区包含栅极沟槽的一个阵列以及掺杂立柱的一个阵列，其中掺杂立柱的阵列垂直于栅极沟槽的阵列排布。
[0011] 上述掺杂立柱的间距与栅极沟槽的间距尺寸不相同。
[0012] 一个或若干个上述保护环包含一个第一类型的保护环和一个第二类型的保护环，其中第一类型的保护环与源极区电连接，第二类型的保护环具有在端接区中的浮动电压。
[0013] 若干个上述超级结MOSFET是屏蔽栅沟槽MOSFET。
[0014] 上述器件的工作电压在8V至40V之间。
[0015] 上述栅极沟槽的间距尺寸在1至2微米之间。
[0016] 一种沟槽金属-氧化物-半导体场效应晶体管器件，其特点是，其工作电压小于500V，包含：
一个有源晶胞区，包含若干个超级结MOSFET，其中每个超级结MOSFET都包含：
a）一个第一导电类型的轻掺杂半导体外延层，位于相同导电类型的重掺杂的半导体衬底上方；
b）一个与第一导电类型相反的第二导电类型的本体区，形成在轻掺杂半导体外延层顶部中；
c）一个栅极电极，形成在栅极沟槽中，在本体区和轻掺杂半导体外延层中延伸，其中栅极沟槽的间距尺寸小于8微米；
d）一个第一导电类型的重掺杂源极区，形成在本体区顶部中；
e）一个源极接头，在源极接触沟槽中，延伸到两个邻近的栅极沟槽之间的本体区；
f）一个第二导电类型的掺杂立柱，形成在每个源极接触沟槽底部附近；以及一个端接区，位于有源晶胞区外围，端接区包含一个包围着有源晶胞区的端接结构，其中端接结构包含第二导电类型的浮动掺杂立柱的一个阵列，形成在轻掺杂半导体外延层中。
一个有源晶胞区，包含若干个超级结MOSFET，其中每个超级结MOSFET都包含：
a）一个第一导电类型的轻掺杂半导体外延层，位于相同导电类型的重掺杂的半导体衬底上方；
b）一个与第一导电类型相反的第二导电类型的本体区，形成在轻掺杂半导体外延层顶部中；
c）一个栅极电极，形成在栅极沟槽中，在本体区和轻掺杂半导体外延层中延伸，其中栅极沟槽的间距尺寸小于8微米；
d）一个第一导电类型的重掺杂源极区，形成在本体区顶部中；
e）一个源极接头，在源极接触沟槽中，延伸到两个邻近的栅极沟槽之间的本体区；
f）一个第二导电类型的掺杂立柱，形成在每个源极接触沟槽底部附近；以及一个端接区，位于有源晶胞区外围，端接区包含一个包围着有源晶胞区的端接结构，其中端接结构包含第二导电类型的浮动掺杂立柱的一个阵列，形成在轻掺杂半导体外延层中。
[0017] 上述浮动掺杂立柱的间距尺寸与有源晶胞区中掺杂立柱的间距尺寸不相同。
[0018] 上述端接结构还包含浮动端接沟槽，每个浮动端接沟槽都位于两个邻近的浮动掺杂立柱之间。
[0019] 上述浮动端接沟槽的间距尺寸与有源晶胞区中栅极沟槽的间距尺寸不相同。
[0020] 上述有源晶胞区包含栅极沟槽的一个阵列和掺杂立柱的一个阵列，其中掺杂立柱的阵列垂直于栅极沟槽的阵列排布。
[0021] 一种制备沟槽MOSFET器件的方法，其特点是，包含：a）制备一个本征半导体外延层，在相同导电类型的重掺杂半导体衬底上方；
b）利用一个栅极沟槽掩膜，在有源晶胞区中的本征半导体外延层中制备若干个栅极沟槽，器件晶胞就位于有源晶胞区中，其中栅极沟槽掩膜包含限定若干个栅极沟槽位置的开口，其中若干个栅极沟槽中的每个栅极沟槽都具有小于8微米的间距；
c）利用一个覆盖着位于有源晶胞区外围的端接区的本体掩膜，在本征半导体外延层顶部制备一个第二导电类型的本体区；
d）利用覆盖着端接区的注入闭锁掩膜，注入第一导电类型的掺杂物，在有源晶胞区中形成一个掺杂的半导体外延层；
e）在本体区顶部，制备一个第一导电类型的源极区；
f）在有源晶胞区中制备第二导电类型的立柱，其中每个第二导电类型的立柱都形成在若干个栅极沟槽中的每两个栅极沟槽之间；
g）在端接区中的本征半导体外延层中，制备一个端接结构，其中端接结构包含一个或若干个保护环。
b）利用一个栅极沟槽掩膜，在有源晶胞区中的本征半导体外延层中制备若干个栅极沟槽，器件晶胞就位于有源晶胞区中，其中栅极沟槽掩膜包含限定若干个栅极沟槽位置的开口，其中若干个栅极沟槽中的每个栅极沟槽都具有小于8微米的间距；
c）利用一个覆盖着位于有源晶胞区外围的端接区的本体掩膜，在本征半导体外延层顶部制备一个第二导电类型的本体区；
d）利用覆盖着端接区的注入闭锁掩膜，注入第一导电类型的掺杂物，在有源晶胞区中形成一个掺杂的半导体外延层；
e）在本体区顶部，制备一个第一导电类型的源极区；
f）在有源晶胞区中制备第二导电类型的立柱，其中每个第二导电类型的立柱都形成在若干个栅极沟槽中的每两个栅极沟槽之间；
g）在端接区中的本征半导体外延层中，制备一个端接结构，其中端接结构包含一个或若干个保护环。
[0022] 对于25V的器件来说，第一导电类型的注入掺杂物使用小于2.4MeV的离子能量。
[0023] 有源晶胞区中的掺杂半导体外延层的掺杂浓度范围为1e17/cm3至2e17/cm3左右。
[0024] 在有源晶胞区中制备第二导电类型的一个立柱，是在制备本体区和制备源极区的步骤之后进行。
[0025] 在有源晶胞区中制备第二导电类型的一个立柱是利用自对准的多离子注入工艺进行。
[0026] 有源晶胞区中第二导电类型的立柱阵列垂直于若干个栅极沟槽的阵列排布。
[0027] 一种沟槽MOSFET器件的制备方法，其特点是，包含：a）在第一导电类型的重掺杂半导体衬底上方制备一个半导体外延层；
b）利用一个栅极沟槽掩膜，在有源晶胞区中的半导体外延层中制备若干个栅极沟槽，器件晶胞就位于有源晶胞区中，其中栅极沟槽掩膜含有限定若干个栅极沟槽位置的开口，其中若干个栅极沟槽中的每个栅极沟槽都具有小于8微米的间距；
c）利用一个覆盖着位于有源晶胞区外围的端接区的本体掩膜，在有源晶胞区中的半导体外延层顶部制备一个第二导电类型的本体区；
d）在有源晶胞区中的本体区顶部，制备一个第一导电类型的源极区；
e）在有源晶胞区中制备第二导电类型的立柱，在端接区中制备第二导电类型的端接立柱，其中每个第二导电类型的立柱都形成在有源晶胞区中若干个栅极沟槽中的每两个相邻栅极沟槽之间。
b）利用一个栅极沟槽掩膜，在有源晶胞区中的半导体外延层中制备若干个栅极沟槽，器件晶胞就位于有源晶胞区中，其中栅极沟槽掩膜含有限定若干个栅极沟槽位置的开口，其中若干个栅极沟槽中的每个栅极沟槽都具有小于8微米的间距；
c）利用一个覆盖着位于有源晶胞区外围的端接区的本体掩膜，在有源晶胞区中的半导体外延层顶部制备一个第二导电类型的本体区；
d）在有源晶胞区中的本体区顶部，制备一个第一导电类型的源极区；
e）在有源晶胞区中制备第二导电类型的立柱，在端接区中制备第二导电类型的端接立柱，其中每个第二导电类型的立柱都形成在有源晶胞区中若干个栅极沟槽中的每两个相邻栅极沟槽之间。
[0028] 制备半导体外延层包含制备一个本征半导体外延层，并且在制备栅极沟槽之后注入第一导电类型的掺杂物，在有源晶胞区和端接区中形成掺杂的半导体外延层。
[0029] 一种沟槽MOSFET器件的制备方法，其特点是，包含：a）在第一导电类型的重掺杂半导体衬底上方制备一个半导体外延层；
b）利用一个沟槽掩膜，在有源晶胞区中的半导体外延层中制备若干个沟槽，其中若干个沟槽包含有源晶胞区中的多个栅极沟槽，器件晶胞就位于有源晶胞区中，端接区中的若干个浮动端接沟槽位于有源晶胞区外围，其中沟槽掩膜含有限定若干个沟槽位置的开口，其中若干个沟槽中的每个沟槽都具有小于4微米的间距；
c）利用一个覆盖着位于端接区的本体掩膜，在有源晶胞区中的本征半导体外延层顶部制备一个第二导电类型的本体区；
d）在有源晶胞区中的本体区顶部，制备一个第一导电类型的源极区；
e）在有源晶胞区中制备第二导电类型的立柱，在端接区中制备第二导电类型的端接立柱，其中每个第二导电类型的立柱都形成在有源晶胞区中多个栅极沟槽中的每两个栅极沟槽之间，每个第二导电类型的端接立柱都形成在端接区中多个浮动端接沟槽中每两个邻近的浮动端接沟槽之间。
b）利用一个沟槽掩膜，在有源晶胞区中的半导体外延层中制备若干个沟槽，其中若干个沟槽包含有源晶胞区中的多个栅极沟槽，器件晶胞就位于有源晶胞区中，端接区中的若干个浮动端接沟槽位于有源晶胞区外围，其中沟槽掩膜含有限定若干个沟槽位置的开口，其中若干个沟槽中的每个沟槽都具有小于4微米的间距；
c）利用一个覆盖着位于端接区的本体掩膜，在有源晶胞区中的本征半导体外延层顶部制备一个第二导电类型的本体区；
d）在有源晶胞区中的本体区顶部，制备一个第一导电类型的源极区；
e）在有源晶胞区中制备第二导电类型的立柱，在端接区中制备第二导电类型的端接立柱，其中每个第二导电类型的立柱都形成在有源晶胞区中多个栅极沟槽中的每两个栅极沟槽之间，每个第二导电类型的端接立柱都形成在端接区中多个浮动端接沟槽中每两个邻近的浮动端接沟槽之间。
[0030] 制备半导体外延层包含制备一个本征半导体外延层，并且在制备栅极沟槽之后注入第一导电类型的掺杂物，在有源晶胞区和端接区中形成掺杂的半导体外延层。
[0032] 阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见：图1A表示依据本发明的各个方面，沿图1B的线A-A’，一部分沟槽MOSFET器件的剖面示意图；
图1B表示依据本发明的各个方面，一部分沟槽MOSFET器件的俯视示意图；
图2A-2M表示依据本发明的各个方面，图1A所示沟槽MOSFET器件制备方法的剖面示意图；
图3A表示依据本发明的各个方面，沿图3B所示A-A’线，一部分沟槽MOSFET的剖面示意图；
图3B表示依据本发明的各个方面，一部分沟槽MOSFET器件的俯视示意图；
图4A-4I表示依据本发明的各个方面，图3A所示沟槽MOSFET器件制备方法的剖面示意图；
图5A表示依据本发明的各个方面，沿图5B所示的A-A’线，一部分沟槽MOSFET器件的剖面示意图；
图5B表示依据本发明的各个方面，一部分沟槽MOSFET器件的俯视示意图；
图6A-6I表示依据本发明的各个方面，图5A所示沟槽MOSFET器件制备方法的剖面示意图。
图1B表示依据本发明的各个方面，一部分沟槽MOSFET器件的俯视示意图；
图2A-2M表示依据本发明的各个方面，图1A所示沟槽MOSFET器件制备方法的剖面示意图；
图3A表示依据本发明的各个方面，沿图3B所示A-A’线，一部分沟槽MOSFET的剖面示意图；
图3B表示依据本发明的各个方面，一部分沟槽MOSFET器件的俯视示意图；
图4A-4I表示依据本发明的各个方面，图3A所示沟槽MOSFET器件制备方法的剖面示意图；
图5A表示依据本发明的各个方面，沿图5B所示的A-A’线，一部分沟槽MOSFET器件的剖面示意图；
图5B表示依据本发明的各个方面，一部分沟槽MOSFET器件的俯视示意图；
图6A-6I表示依据本发明的各个方面，图5A所示沟槽MOSFET器件制备方法的剖面示意图。
具体实施方式
[0033] 在以下详细说明中，参照附图，构成典型实施例的一部分，经由典型实施例的说明，可以实施本发明。本文所用的掺杂物浓度小于1016/cm3可以称为“轻掺杂”，掺杂物浓度大于1017/cm3可以称为“重掺杂”。本文所用的高压器件是指工作电压500V以上的器件。中压器件是指工作电压在40V至500V之间的器件，低压器件是指工作电压小于40V，一般在8V至40V之间的器件。
[0034] 引言人们已经提出了在500V以上的高压器件中，具有超级结结构的某些设计。Blanchard发明的美国专利公开号2002/0066924，Kim发明的20120018800A1以及Henson Worley发明的美国专利号6,979,862，特此引用，提出了在有源晶胞区中制备超级结结构。Yedinak等人发明的美国专利号8,772,868，Hsieh发明的8,575,690，特此引用，提出了在端接区中制备超级结结构。这些设计都用于高压器件，需要在工艺中用到额外的掩膜（例如对于深端接沟槽来说）。
[0035] 本发明的各个方面提出了一种用于抵押或中压器件的超级结沟槽MOSFET器件。中压器件具有40V至500V左右的工作电压，低压器件具有40V以下的工作电压，一般在8V至40V左右之间。依据本发明的各个方面，超级结沟槽MOSFET器件包含一个有源晶胞区和一个端接区，端接区位于有源晶胞区的外围。有源晶胞区包含一个带有超级结结构的器件晶胞阵列。端接区包含一个端接结构。在一个实施例中，端接结构包含本征半导体外延层中的保护环。在一个实施例中，端接结构包含浮动P立柱的一个阵列。在另一个实施例中，端接结构包含浮动P立柱和浮动端接沟槽的一个阵列。依据本发明的各个方面，由于存在超级结结构，使得超级结沟槽MOSFET器件可提供很低的导通电阻Rds-on。由于大电场被拉低到P-立柱结构，从而释放了栅极沟槽底部的电场，因此它还提供鲁棒的负载开关性能。另外，依据本发明的各个方面，超级结沟槽MOSFET器件的制备工艺并不需要额外的掩膜，例如用于端接沟槽的掩膜。此外，依据本发明的各个方面，用于沟槽MOSFET器件的制备工艺窗口，很容易利用高精度的离子注入来控制。
[0036] 在以下实施例中，MOSFET器件作为N-型超级结沟槽MOSFET器件，其中用于器件晶胞的源极区和漏极区具有N型导电类型，本体区具有P型导电类型。要注意的是，这些导电类型可以互换，以制备P型超级结沟槽MOSFET。要注意的是，依据本发明的各个方面，MOSFET器件可以是一个单独的多MOSFET器件或一个屏蔽栅沟槽MOSFET器件。
[0037] 实施例1图1A和1B表示依据本发明的各个方面，沟槽MOSFET器件100的一部分。图1A表示沿图1B的A-A’线，沟槽MOSFET器件100的剖面图。图1B表示相应的那部分俯视图。
[0038] N-型超级结沟槽MOSFET器件100包含一个有源晶胞区102和一个端接区104，端接区位于有源晶胞区102的外围。有源晶胞区102可以包含器件晶胞的一个阵列。每个器件晶胞都包含在重掺杂N-型半导体衬底110上方的一个N-型轻掺杂漂流区120a，以及形成在漂流区120a顶部附近的一个P-型本体区140。另外，器件晶胞包含一个形成在栅极沟槽130中的栅极电极134，在本体区140和漂流区120a中延伸，以及一个重掺杂N-型源极区150，形成在源极接触沟槽170对边上本体区140顶部附近。形成在源极接触沟槽170中的源极接头（图中没有表示出），提供了一个到源极区150的外部接头。栅极电极134通过电介质层160，与源极接头（图中没有表示出）电绝缘。在源极接触沟槽170下方，P立柱182位于相邻的栅极沟槽130之间的轻掺杂漂流区120a中。另外，N立柱184位于漂流区120a中，在栅极沟槽130底部下方或附近。交替的P立柱182和N立柱184构成一个超级结结构。
[0039] 对于自对准的超级结，如果漂流区120a是一个本征（即未掺杂的）外延层的话，那么P立柱和N立柱注入物都需要。还可选择，如果漂流区120a是一个掺杂合适浓度的外延层的话，那么只需要P立柱注入物。在这种情况下，自对准方法不是必须的。
[0040] 端接区104包含一个端接结构和一个通道终止环194。在一个实施例中，端接结构包含一个或多个保护环（192a和192b），包围着有源晶胞区102，如图1B所示。多个保护环（192a和192b）以及通道终止环194形成在半导体衬底110上方的漂流区120中。多个保护环包含一个第一类型保护环192a以及一个或多个第二类型保护环192b。第一类型保护环192a与源极区150相连接。第二类型保护环192b是浮动保护环，在端接区104中具有浮动电压。通道终点194连接到端接外面的硅上，防止从外部端接到有源区形成通道。漂流区120为本征半导体外延层（即未掺杂的层）。由于端接区104中的漂流区120是本征半导体，因此可以在端接区104中获得较高的击穿电压。依据本实施例，对于MOSFET器件来说，端接区中的击穿电压约为42.8V，可用于25V和30V的器件。
[0041] 对于低压器件（8V到40V左右）来说，栅极沟槽130的间距和P立柱182的间距约为1至2微米。对于中压（40V到500V左右）来说，栅极沟槽130的间距和P立柱182的间距约为2至8微米。在一些实施例中，可以使用直角的P立柱阵列布局。确切地说，P立柱阵列布局垂直于栅极沟槽阵列。因此，栅极沟槽阵列具有很窄的间距尺寸，P立柱的间距尺寸不同于栅极沟槽的间距尺寸。直角P立柱的间距尺寸可以小于非直角P立柱。这种直角方法有助于进一步降低导通电阻值。
[0042] 实施例1的制备工艺图2A-2M表示依据本发明的各个方面，图1A所示的沟槽MOSFET器件的制备工艺的剖面示意图。
[0043] 参见图2A，该工艺使用第一导电类型的半导体衬底210作为初始材料。在一个实施例中，半导体衬底210是重掺杂的N-型半导体衬底。本征半导体外延层220位于半导体衬底210上方。在本征外延层220上使用的沟槽掩膜（图中没有表示出），含有开口，以限定MOSFET器件的沟槽晶体管多个栅极沟槽的位置。在图2A中，进行刻蚀工艺，刻蚀掉下方本征外延层
220相应的部分，以构成多个栅极沟槽230。对于低压器件（例如8V至40V左右）来说，栅极沟槽230的间距约为1至2微米。对于中压（例如40V至500V左右）来说，栅极沟槽230的间距约为
2至8微米。一旦沟槽230形成，并且除去沟槽掩膜的话，可以生长牺牲氧化层（图中没有表示出）并除去，以改善硅表面。
220相应的部分，以构成多个栅极沟槽230。对于低压器件（例如8V至40V左右）来说，栅极沟槽230的间距约为1至2微米。对于中压（例如40V至500V左右）来说，栅极沟槽230的间距约为
2至8微米。一旦沟槽230形成，并且除去沟槽掩膜的话，可以生长牺牲氧化层（图中没有表示出）并除去，以改善硅表面。
[0044] 参见图2B，在外延层220的顶面上，沿栅极沟槽230的内表面，形成一个绝缘层（例如栅极氧化物）232。在图2C中，在栅极氧化层232上方沉积导电材料，然后通过回刻工艺或化学-机械平整化（CMP）工艺，在栅极沟槽230中制备栅极电极234。在一些实施例中，导电材料可以是原位掺杂的或未掺杂的多晶硅。
[0045] 参见图2D，在本征外延层220上使用本体掩膜（图中没有表示出），本征外延层覆盖了端接区204，留下有源晶胞区202和保护环未被覆盖。在有源晶胞区202中进行本体注入。掺杂离子的导电类型与半导体衬底210的掺杂相反。在一些实施例中，对于N-型器件来说，掺杂离子可以是硼离子。在一些实施例中，对于P-型器件来说，可以使用磷或砷离子。利用热进行本体驱进，激活掺杂原子，驱使掺杂物扩散，形成本体区240。然后，除去本体掩膜。
[0046] 在图2E中，在本征外延层220上使用另一个掩膜，掩膜覆盖端接区204，保留有源晶胞区202不被覆盖。
[0047] 本体掩膜不同于N-型注入掩膜层。对于本征外延层220来说，使用N-型注入掩膜层，闭锁端接区中的N-型注入。当端接区未掺杂时，通过本体掩膜层形成的本体保护环，可以实现很高的端接击穿电压。
[0048] 进行注入，在有源晶胞区202中形成存在的半导体外延层220a。在一些实施例中，这种注入可以使用多离子注入。对于N-型器件来说，掺杂离子可以是磷或砷离子。作为示例，但不作为局限，对于外延注入，25V器件使用的最高的离子能量约为2.2MeV。作为示例，但不作为局限，有源晶胞区102中掺杂外延层120a的掺杂浓度范围为1e17/cm3至2e17/cm3左右。
[0049] 参见图2F，进行源极注入，然后进行源极区扩散。确切地说，掺杂离子的导电类型与半导体衬底210的掺杂相同。在一些实施例中，对于N-型器件来说，掺杂离子可以是磷或砷离子。然后，通过源极区扩散，在本体区240中形成一个掺杂的源极区250。在这种情况下，使用源极注入掩膜，其原因在于源极并没有注入到各处。
[0050] 形成源极区250之后，在轻掺杂漂流区220a中形成P立柱。在一些实施例中，P立柱是通过自对准工艺制成的。图2G-2L表示通过多离子注入，制备自对准的P-型和N-型立柱的自对准工艺。
[0051] 参见图2G，在有源晶胞区202中的掺杂外延层220a上方，沉积一层多晶硅281，端接区204中的本征外延层220带有光致抗蚀剂层283，在多晶硅层281上方。多晶硅层281和光致抗蚀剂层283沉积在有源晶胞区和端接区上方。但是仅在有源晶胞区中，形成多晶硅的图案，并刻蚀掉它。闭锁端接区不进行P立柱和N立柱注入。
[0052] 在光致抗蚀剂层283上使用超级结掩膜（图中没有表示出），光致抗蚀剂层283上带有开口，限定N-型沟槽MOSFET器件有源晶胞区202中多个P立柱282的位置。然后，进行刻蚀工艺，向下刻蚀下方多晶硅层281的相应部分，刻蚀到掺杂外延层220a上方绝缘层232的顶面。进行超级结P-型注入，形成P立柱282，如图2G所示。对于非直角P立柱来说，P立柱282的间距与栅极沟槽间距大致相同。对于本例中所述的自对准超级结来说，需要进行N立柱注入。作为示例，但不作为局限，一旦形成P立柱282，并且除去掩膜之后，可以在有源晶胞区202中的未掺杂外延层220a以及端接区204中的本征外延层220上方，沉积一层氧化物285，如图2H所示。
[0053] 利用CMP工艺，除去一部分氧化层285，如图2I所示。然后，通过刻蚀工艺，除去剩余的多晶硅层281。剩余的氧化层285作为掩膜，通过超级结N-型注入，形成N-立柱，如图2J所示。在图2K中，进行退火工艺，然后除去剩余的氧化层285。
[0054] 接下来，在有源晶胞区202的掺杂外延层220a以及端接区204中的本征外延层220上方，沉积一个平整的电介质层260，如图2L所示。在一些实施例中，通过低温氧化物沉积工艺，利用含有硼酸的硅玻璃（BPSG），形成电介质层260。
[0055] 在电介质层260上，使用一个接触掩膜（图中没有表示出），它的图案在接触沟槽的位置上带有开口。通过刻蚀工艺，除去电介质层260未被覆盖的部分，并形成接触沟槽270，穿过本体区240中的源极区250，如图2M所示。利用传统的金属化工艺（图中没有表示出），完成了超级结沟槽MOSFET器件的制备。在本例中，保护环是通过本体掩膜层形成的。通道终点由源极掩膜层的源极注入而形成。
[0056] 实施例2图3A和图3B表示依据本发明的各个方面，另一种沟槽MOSFET器件300的一部分。图3A表示沿图3B中的A-A’线，沟槽MOSFET器件300的剖面图。图3B表示该部分器件相应的俯视图。
[0057] N-型超级结沟槽MOSFET器件300包含一个有源晶胞区302和一个端接区304，端接区304位于有源晶胞区302外围。有源晶胞区302包含器件晶胞的一个阵列。每个器件晶胞都包含一个N-型轻掺杂漂流区320a，在重掺杂N-型半导体衬底310上方，P-型本体区340形成在漂流区320a顶部附近。另外，器件晶胞包含一个栅极电极334，形成在栅极沟槽330中，栅极沟槽330在本体区340和漂流区320a中延伸，重掺杂N-型源极区350形成在源极接触沟槽370对边上本体区340顶部附近。形成在源极接触沟槽370中的源极接头（图中没有表示出），提供了到源极区350的外部接头。栅极电极334通过电介质层360，与源极接头（图中没有表示出）电绝缘。在源极接触沟槽370下方，P立柱382位于邻近的栅极沟槽330之间的轻掺杂漂流区320a中。轻掺杂N-型漂流区320a中的P立柱283构成了一个超级结结构。P立柱382可以相互隔开一段距离S1。
[0058] 端接区304包含一个端接结构和一个通道终止环394，它们可以在制备源极350的注入过程中形成。在一个实施例中，端接结构包含一个浮动P立柱392的阵列，包围着有源晶胞区302，如图3B所示。端接区304中最里面的P立柱392，可以与有源晶胞区302中最外面的P立柱382隔开一段等于S1的距离。有源晶胞区304中P立柱382的末端，可以与端接区304中最里面的P立柱392的内边缘隔开一段距离S2，S2为S1的一半。P立柱392和通道终止环394形成在轻掺杂的N-型漂流区320a中，在重掺杂的N-型半导体衬底310上方。通道终点394连接到端接区外面的硅上。通道终点394防止在端接区和有源晶胞区之间形成通道。
[0059] 实施例2的制备工艺图4A-4I表示依据本发明的各个方面，图3A所示的沟槽MOSFET器件的制备方法的剖面示意图。
[0060] 参见图4A，该工艺使用第一导电类型的半导体衬底410，作为初始材料。在一个实施例中，半导体衬底410为重掺杂的N-型半导体衬底。本征半导体外延层420位于半导体衬底410上方。位于本征外延层420上的沟槽掩膜（图中没有表示出）含有开口，限定了MOSFET器件沟槽晶体管的多个栅极沟槽的位置。在图4A中，进行刻蚀工艺，刻蚀掉下方本征外延层420的相应部分，形成多个栅极沟槽430。对于低压器件（8V至40V左右）来说，栅极沟槽430的基极约为1至2微米。对于中压（40V至500V左右）来说，栅极沟槽430的间距约为2至8微米。一旦形成沟槽430并除去沟槽掩膜之后，就可以生长一个牺牲氧化层（图中没有表示出）并除去，以改善硅表面。
[0061] 参见图4B，在外延层420的顶面上，沿栅极沟槽430的内表面，形成一个绝缘层（例如栅极氧化物）432。在图4C中，在栅极氧化层432上方沉积导电材料，然后通过回刻工艺或化学-机械平整化（CMP）工艺，在栅极沟槽430中形成栅极电极434。在一些实施例中，导电材料可以是原位掺杂的或未掺杂的多晶硅。
[0062] 参见图4D，在本征外延层420上使用一个本体掩膜（图中没有表示出），覆盖端接区404，保留有源晶胞区402未被覆盖。在有源晶胞区402中进行本体注入。掺杂离子的导电类型与半导体衬底410的掺杂导电类型相反。在一些实施例中，对于N-型器件来说，掺杂离子可以是硼离子。在一些实施例中，对于P型器件来说，可以使用磷或砷离子。利用热进行本体驱进，激活掺杂原子，驱使掺杂物扩散，形成本体区440。然后，除去本体掩膜。
[0063] 在图4E中，在本征外延层420上进行掺杂离子（例如对于N-型器件来说是N-型离子）的全面注入，在有源晶胞区402和端接区404中形成掺杂半导体外延层420a。在一些实施例中，这种注入可以使用多离子注入工艺。对于N型器件来说，掺杂离子可以是磷或砷离子。作为示例，但不作为局限，外延注入使用的最高离子能量约为几MeV。作为示例，但不作为局限，掺杂外延层420a的掺杂浓度范围为1e17/cm3至2e17/cm3左右。要注意的是，对于N-型MOSFET器件来说，本征外延层420上的N-型离子注入可以在本体驱进之前或之后进行。对于P-型MOSFET器件来说，当使用一个单独的本征外延层时，本征外延层420上的P型多离子注入最好在本体驱进之后进行。还可选择，当使用多个本征层时，在沟槽形成之前进行P-型离子注入。
[0064] 参见图4F，进行源极注入，然后扩散源极区。确切地说，掺杂离子的导电类型与半导体衬底410的掺杂导电类型相同。在一些实施例中，对于N-型器件来说，可以注入磷或砷离子。通过源极扩散，在本体区440中形成一个掺杂的源极区450。
[0065] 利用源极掩膜，在有源晶胞区中选择性地注入源极掺杂物，形成源极区450和通道终止区494。
[0066] 形成源极区450之后，在轻掺杂的漂流区420a中形成P立柱，在有源晶胞区402（即P-立柱482）和端接区404（即浮动P-立柱492）中，如图4G所示。要注意的是，端接区404中的P立柱492的阵列是浮动立柱。浮动P立柱阵列构成一个端接结构。在一些实施例中，P立柱482和492可以通过多离子注入形成。对于多离子注入，可以使用高达900keV的高能，制备P立柱。
[0067] 除了多离子注入工艺之外，P立柱可以通过首先生长一个厚度1.5μm左右的薄本征半导体外延层，然后进行P-型和N-型离子注入，形成第一个电荷平衡层。在第一个电荷平衡层上生长另一个薄本征半导体外延层，然后进行N-型和P-型注入，形成第二个电荷平衡层，带有交替的P-型和N-型掺杂的立柱阵列。此后，在第二个电荷平衡层上方形成器件。换言之，在沟槽形成之前进行立柱注入，本方法需要较宽的间距。在上述示例中，需要使用较宽的P立柱间距。对于非直角方法来说，沟槽间距以及P立柱间距是相同的。对于直角方法来说，只有P立柱间距较宽。
[0068] 在这种方法下，N-型和P-型注入都需要较小的离子注入能量。
[0069] 对于非直角P立柱类似，P立柱482的间距与栅极沟槽间距大致相同。对于直角P立柱类似，P立柱482的间距可以与栅极沟槽间距不相同。另外，端接区404中P立柱492的间距可以与有源晶胞区402中P立柱结构482的间距不相同，以便在端接区404中获得高BV。
[0070] P立柱间距决定了端接中的击穿电压。通常来说，端接处的P立柱间距与含有间距的有源晶胞区相同。但是也可以是不同的。P立柱间距是决定击穿电压的关键因素。P立柱间距不必间隔相同的距离。
[0071] 因此，在有源晶胞区402中的掺杂半导体外延层420a上方和端接区404中，沉积一个平整的电介质层460，如图4H所示。在一些实施例中，电介质层460是通过低温氧化物沉积工艺，使用含有硼酸的硅玻璃（BPSG）材料制成的。
[0072] 在电介质层460上使用一个接触掩膜（图中没有表示出），其图案在接触沟槽的位置上带有开口。进行刻蚀工艺，除去电介质层460未被覆盖的部分，形成接触沟槽470，穿过源极区450进入本体区440，如图4I所示。通过传统的金属化工艺，完成超级结沟槽MOSFET器件的制备。在源极注入过程中，通过源极掩膜层的开口，注入合适的掺杂物，形成通道终点494。
[0073] 实施例3图5A和图5B表示依据本发明的各个方面，另一种沟槽MOSFET器件500的一部分。图5A表示沿图5B所示的A-A’线，沟槽MOSFET器件500的剖面图。图5B表示器件相应部分的俯视图。
[0074] N-型超级结沟槽MOSFET器件500包含一个有源晶胞区502以及一个端接区504，端接区504位于有源晶胞区502的外围。有源晶胞区502包含器件晶胞的一个阵列。每个器件晶胞都包含一个N-型轻掺杂的漂流区520a，在重掺杂的N-型半导体衬底510上方，以及一个P-型本体区540，形成在漂流区520a顶部附近。另外，器件晶胞包含一个栅极电极534，形成在栅极沟槽530中，在本体区540和漂流区520a中延伸，以及一个重掺杂的N-型源极区550，形成在源极接触沟槽570对边上的本体区540顶部附近。形成在源极接触沟槽570中的源极接头（图中没有表示出）提供到源极区550的外部接头。栅极电极534通过电介质层560，与源极接头（图中没有表示出）电绝缘。在源极接触沟槽570下方，一个P立柱582位于轻掺杂的漂流区520中。
[0075] 端接区504包含一个端接结构和一个沟槽通道终止环594。在一个实施例中，端接结构包含浮动P立柱592和浮动端接沟槽530a的一个阵列，包围着有源晶胞区502，如图5B所示。端接结构和沟槽通道终止环594形成在轻掺杂的N-型漂流区520a中，在重掺杂的N-型半导体衬底510上方。沟槽通道终点594通过金属或多晶硅接头，连接到端接区504外部的硅上。
[0076] 实施例3的制备工艺图6A-6I表示依据本发明的各个方面，图5A所示的沟槽MOSFET器件制备方法的剖面示意图。
[0077] 参见图6A，该工艺使用第一导电类型的半导体衬底610，作为初始材料。在一个实施例中，半导体衬底610为重掺杂的N-型半导体衬底。本征半导体外延层620位于重掺杂的N-型半导体衬底610上方。在本征外延层620上使用的沟槽掩膜（图中没有表示出）含有开口，为MOSFET器件的沟槽晶体管，限定有源晶胞区中多个栅极沟槽以及端接区中浮动沟槽的位置。在图6A中，通过刻蚀工艺，刻蚀掉下方本征外延层620相应的部分，在有源晶胞区602中形成多个栅极沟槽630，并且在端接区604中形成浮动沟槽630a。对于低压器件（8V至
40V左右）来说，栅极沟槽630的间距约为1至2微米。对于中压（40V至500V左右）来说，栅极沟槽630的间距约为2至8微米。要注意的是，端接区604中浮动沟槽630a的间距可以与有源晶胞区602中栅极沟槽630的间距不相同，以获得很高的端接击穿电压。浮动沟槽的间距可以等于端接区中沟槽的有效间距。根据P立柱和N-型掺杂外延层掺杂浓度，浮动沟槽的间距可以大于或小于有源晶胞的间距。浮动沟槽可以在端接区中均匀分布。
40V左右）来说，栅极沟槽630的间距约为1至2微米。对于中压（40V至500V左右）来说，栅极沟槽630的间距约为2至8微米。要注意的是，端接区604中浮动沟槽630a的间距可以与有源晶胞区602中栅极沟槽630的间距不相同，以获得很高的端接击穿电压。浮动沟槽的间距可以等于端接区中沟槽的有效间距。根据P立柱和N-型掺杂外延层掺杂浓度，浮动沟槽的间距可以大于或小于有源晶胞的间距。浮动沟槽可以在端接区中均匀分布。
[0078] 一旦形成沟槽630并且除去沟槽掩膜之后，就可以生长一个牺牲氧化层（图中没有表示出）然后除去，以改善硅表面。
[0079] 参见图6B，沿栅极沟槽630的内表面，形成一个绝缘层（例如栅极氧化物）632。在图6C中，在栅极氧化层632上方沉积导电材料，然后通过回刻工艺或化学-机械平整化（CMP）工艺，在有源晶胞区602和浮动电极634a中形成栅极电极634。在一些实施例中，导电材料可以是原位掺杂的或未掺杂的多晶硅。
[0080] 参见图6D，进行全面本体注入，在有源晶胞区602和端接区604中形成一个本体区640。掺杂物离子的的导电类型与半导体衬底610的掺杂导电类型相反。在一些实施例中，对于n-型器件来说，掺杂离子可以是硼离子。在一些实施例中，对于p-型器件来说，可以使用磷或砷离子。利用热进行本体驱进，以激活掺杂原子，驱使掺杂物扩散，形成本体区640。当端接区中使用浮动沟槽和P立柱时，不需要使用本体掩膜层。
[0081] 在图6E中，在本征外延层620上进行掺杂离子（例如对于N型器件来说，使用N-型离子）的全面注入，以便在有源晶胞区602和端接区604中形成掺杂的半导体外延层620a。在一些实施例中，这种注入可以使用多离子注入。对于n-型器件来说，掺杂物离子可以是磷或砷离子。作为示例，但不作为局限，用于注入的最高离子能量可以是几MeV。作为示例，但不作为局限，掺杂外延层620a的掺杂浓度范围为1e17/cm3至2e17/cm3左右。要注意的是，对于N-型MOSFET器件来说，本征外延层620上的N-型离子注入可以在本体驱进之前或之后进行。对于P-型MOSFET器件来说，当使用一个单独的本征半导体外延层时，本征外延层620上的P型多离子注入最好是在本体驱进之后进行。还可选择，当使用多个本征层时，在沟槽形成之前进行P-型离子注入。
[0082] 参见图6F，进行源极注入，然后进行源极区扩散。确切地说，掺杂物离子的导电类型与半导体衬底610掺杂的导电类型相同。在一些实施例中，对于N-通道器件来说，可以使用磷或砷离子。随后通过源极区扩散，在本体区640中形成一个掺杂的源极区650。由于源极不会注入到各个地方，因此需要再次使用源极注入掩膜层。
[0083] 形成源极区650之后，在轻掺杂的漂流区620a中形成P立柱，在有源晶胞区602（即P-立柱682）和端接区604（即浮动P-立柱692）中，如图6G所示。确切地说，有源晶胞区602中的P立柱682形成在源极接触沟槽下方两个邻近的栅极沟槽之间，源极接触沟槽将在后续步骤中制备。端接区604中的浮动P立柱692形成在两个邻近的浮动沟槽630a之间。在一些实施例中，p-型立柱结构682可以由多离子注入形成。对于制备P立柱的多离子注入工艺来说，可以使用高达900keV的能量。
[0084] 在其他实施例中，P-型立柱结构可以通过先生长一个厚度1.5μm左右的薄本征外延层，再进行p-型和n-型的离子注入，形成第一个电荷平衡层。在第一个电荷平衡层上生长一个很薄的本征半导体外延层，然后进行n-型和p-型注入，形成第二个电荷平衡层，带有交替的p-型和n-型掺杂立柱阵列。然后，在第二个电荷平衡层上方，制备器件。在这种方法下，对于n-型和p-型层来说，需要较小的离子注入能量。
[0085] 对于非直角P立柱来说，P立柱682的间距与栅极沟槽间距大致相同。对于直角P立柱来说，P立柱682的间距可以与栅极沟槽间距不相同。另外，端接区604中的P立柱692的间距可以与有源晶胞区602中P立柱结构682的间距不相同，以便在端接区604中获得很高的BV。端接区中P立柱692的间距可以与有源晶胞区中P立柱682的间距相同。P立柱可以均匀分布。但是与有源晶胞不同，可以分布地不均匀。作为示例，但不作为局限，浮动P立柱间距的变化范围可以是+/-0.5μm。
[0086] 因此，在掺杂的外延层620a上方沉积平整的电介质层660，在有源晶胞区602和端接区604中，如图6H所示。在一些实施例中，电介质层660是通过低温氧化物沉积工艺，用含有硼酸的硅玻璃（BPSG）材料制成的。
[0087] 然后，在电介质层660上使用接触光致抗蚀剂（图中没有表示出），其图案在接触沟槽的位置上带有一个开口。进行刻蚀工艺，除去电介质层660未被覆盖的部分，形成接触沟槽670，穿过源极区650，进入本体区640，如图6I所示。然后，通过传统的金属化工艺（图中没有表示出），完成超级结沟槽MOSFET器件的制备。
[0088] 在一些实施例中，端接区中可以使用一个沟槽通道终点。通道终点可以包含一个最末端（即最外面）的沟槽以及一个沟槽接头。金属层可以连接外面的沟槽接头和最末端沟槽中的多晶硅。
[0089] 尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。权利要求书中没有进行特定功能的精确指明“意义是”的任何项目，都不应理解为美国§ 112, ¶ 6中35所述的“意义”或“步骤”。
[0090] 尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
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