在一些实施例中，基于差错的电源调节可用来调节芯片中的电 路或一组电路的电源电平(例如电压、VCC、电流、功率)。例如，中 央处理器(CPU)的电源电压可根据来自与CPU相关联的高速缓冲存 储器的监测差错信息来控制。高速缓存可能是差错监测的良好候选 者，因为它通常是在VCC降低时第一个出故障的电路。另外，对于 许多常用的CPU装置，高速缓存可能已经具有随时可用于监测的差 错信息。
高速缓存体系结构可具有检错以及纠错电路。注意，术语“高 速缓存”一般表示处理器芯片中使用的随机存取存储器(RAM)结构。 它可包括采用诸如所谓的1T、2T、4T或6T单元(仅列举几个)等任 何适当单元结构来实现的动态或静态RAM。单比特、双比特和其它 纠错方案通常是已知的。对于单比特方案，每条线一个差错位(BPL) 是可纠正的，以及两个差错BPL是可检测的。同样，在双比特方案 中，两个BPS是可纠正的，以及三个BPL是可检测的。采用这类方 案的高速缓存系统一般可提供差错信息，例如已纠正的比特的数量、 实际纠正的比特位置(单元)和/或已检测的比特差错的数量。
在高速缓冲存储系统中，每个高速缓存线单比特通常远早于每 个高速缓存线多个比特开始出故障。实际上，差错通常在很大程度 上是随机的。因此，例如，如果电源电平下降到千分之一的高速缓 存线具有单比特差错，则一百万条线中大约一条具有两个不良比特(或 单元)是相当可能的。由于单比特差错(每个高速缓存线)通常是可纠 正的(例如在采用单比特纠正或更高的系统中)，因此，电压可安全地 降低到每条线的单比特开始出故障的点之下。实际上，通过使电压 保持为正好高到足以将高速缓存中驻留的单比特纠正的总数限制为 某个预定极限，可使遇到不可纠正差错的概率变为任意小。
可控制静态或者动态电源。(静态电源是在工作中不另外改变的 电源，而动态电源则是可在工作中改变的电源，例如根据工作模式 来改变，以例如增强工作效率。)对于任一种情况，电源可根据差错 信息来动态调节(除了已针对动态电源而被动态调节的电源之外)，以 例如增强操作效率。它还可用于响应随时间发生的差错改变而改变 最小允许电源电平(通常称作“防护频带”)，以具有较低防护频带—— 至少在芯片的生存周期开始时要这样做。
参照图1，示出CPU芯片100的电路105。电源调节器电路105 根据来自与CPU相关联的高速缓存的差错反馈信息来调节CPU的电 源电压。它一般包括差错处理电路107、CPU电源调节器109以及高 速缓冲存储器111。CPU电源调节器109耦合在差错处理电路107与 高速缓存111之间以提供一个或多个经调节的电源电压(VCC)，其中 至少一个用于对高速缓存111供电。CPU电源调节器109产生电源 电压(例如从外部提供的功率信号中)，并根据从高速缓存111耦合到 差错处理电路107的差错信号来控制提供给高速缓存的电压。差错 处理电路可以是适于根据所接收差错反馈信息来控制电源电平的任 何电路或电路组合。它可包括专用电路(例如静态逻辑、组合逻辑和/ 或模拟电路)，和/或可采用已经可用的电路、如微控制器来实现。
参照图2，在一些实施例中，差错处理电路107可根据误码率信 息来执行电源控制例程200。最初，在202，设置电源电平。这个初 始电源电平例如可能是硬连线或者从诸如一次性可编程存储器、闪 速存储器、固件等非易失性存储器中检索。此外，它可能是制造批 次中的所有芯片的最坏情况值，或者它可能是特定芯片的特定值。
随后，在步骤204，确定差错率(在来自高速缓存111的差错信 号中)是否小于某个过大数量。例如，在单比特纠错方案中，过大比 率可能是大于每千比特分之一的比率。(由于可纠正每条线单比特， 因此，采用这种方案，每条线一比特以上出故障的可能性大约为一 百万分之一，这在一些系统中是可接受的风险。)如果所监测的差错 率等于或大于该过大数量，则在206，将电源电压递增例如某个预定 数量，并且该例程返回到判定步骤204。
另一方面，如果在步骤204确定差错率没有过大，则进入判定 步骤208，判定差错率是否大于不足比率。(这个判定步骤是任选的。 如果差错率充分小，即对于有效操作不够高，则为了更有效的功耗， 允许电源电压电平进一步下降。)在212，如果差错率实际上小于不 足比率，则电源电压电平可递减。从这里，例程返回到判定步骤204， 并按所述方式继续进行。因此可以看到，判定步骤204和208针对 其中的电源电平既不递增也不递减的操作来定义差错率的范围(即， 不足比率＜差错率＜过大比率)。在步骤208，如果差错率大于不足比 率值，则例程进入210，并保持电源电压电平。从这里，例程返回到 判定步骤204，并按所述方式继续进行。
其它例程和/或差错参数(除了例如比率之外)可被实现并监测，以 控制电源电平。差错率是有效的差错信号参数，因为在许多系统中， 它可能已经是可用的或者至少可采用相对小的努力来产生。差错速 率监测特别适用于其中的已纠正比特实际上是在存储器阵列单元中 (以及在从存储器阵列提供的数据中)纠正的高速缓存系统。否则，例 如，如果访问相同比特，则高差错率可被察觉，但不一定是不足电 源电平的结果，而是重复访问的有缺陷单元的结果。在许多系统中， 这可能是可容许的，但在其它系统中，可采用不同的方式。下面针 对图3至图5的实施例来描述一种不同的方式。
图3示出根据本发明的一些其它实施例的CPU 300中的电源电 平调节器电路305，对于所示电路305，CPU电源电压根据来自CPU 高速缓存的差错信号来控制。然而，不是根据盲差错率信号(blind error rate signal)(没有考虑单元位置的高速缓存差错发生率)来控制电源电 压，而是根据唯一的已纠正存储位置的数量来控制它。
电源调节器电路305一般包括差错处理电路307、CPU电源调节 器309、高速缓存311和差错日志313。CPU电源调节器309耦合在 差错处理电路307与高速缓存311之间以提供一个或多个调节电源 电压(VCC)，其中至少一个用于对高速缓存311供电。差错日志313 与高速缓存311耦合以从该高速缓存中接收来自高速缓存差错信号 的差错信息，以及与差错处理电路307耦合以为其提供用来控制电 源电压的差错信息。CPU电源调节器309根据功率信号(例如外部提 供的功率)产生电源电压，并根据提供给它的来自差错日志313的差 错信息来控制提供给高速缓存的电压。
差错日志可包括任何适当的电路(或者电路组合)以接收高速缓存 单元差错信息(例如已纠正小区的位置)并跟踪已针对给定会话纠正的 唯一单元的数量。例如，它可包括专用电路(例如有限状态机)，或者 它可采用芯片中已经包含的电路(微控制器)来实现。
参照图4，在一些实施例中，它可采用内容可寻址存储器(CAM) 结构、如CAM 400来实现。在所述实施例中，CAM 400一般包括寄 存器文件402、内容比较器404、“或”门406、反相器408和写驱 动器410。在操作中，(例如从高速缓存311中)接收已纠正比特的位 置，并提供给寄存器文件402。当位置(例如地址)到达时，通过内容 比较器将它与已在寄存器文件402中存储的位置(如果存在)进行比 较。如果它与已存储位置的任何一个相同，则“或”门406被断言， 它使反相器408解除断言，从而使写驱动器410不将该位置添加到 寄存器文件402中。另一方面，如果所接收位置不等于已存储位置 的任何一个，则“或”门406解除断言，从而使反相器断言，以及 使写驱动器410将该位置添加到寄存器文件402中。在一些实施例 中，写驱动器包括保持唯一位置的连续计数的计数器(未示出)。这个 计数通过差错计数信号提供给差错处理电路307。
参照图5，示出可由差错处理电路307来处理以控制CPU电源 调节器309的例程500。最初，在502(例如在启动或CPU重置时)， 从非易失性存储器中检索上一个电源电平和唯一比特差错位置的计 数。电源电平被控制在这个电平上，在504，例程确定来自前一个会 话的唯一比特差错位置计数是否过高。如果是，则在506，将电源电 平递增，然后进入508，并清除差错日志313。否则(如果唯一位置的 数量在上一个会话中不是过高)，则直接从504进入508，并清除差 错日志313。然后进入510，并等待预定的时间量，然后返回到判定 步骤504。
在例程500运行时，差错日志313跟踪并计算唯一比特差错位 置的数量。因此，在510等待的时间可设置成提供准确表示受到电 源电压电平影响的高速缓存性能的差错记录。例如，这个数量(与对 于确定步骤504所设置的过大电平配合)可以是任何适当的时间，例 如微秒、秒、分钟、小时等。它还可取决于所使用的纠错的类型(例 如单比特、双比特等)。例如，在采用双比特纠正方案时，对于判定 步骤504所设置的过大电平数量可能较大，因而CPU可能以较低电 源电压电平进行操作。例如，在每10000条线其中之一具有单比特 差错的点上，每1000000000000中只有1条线具有3比特差错(可检 测但不是可纠正的)，从而产生对大多数高速缓存系统合理的安全容 限。
注意，在图1和图2的实施例中，工作电源电压根据差错信号(差 错率)增加或减小。但是，对于图5的所述实施例，最小工作电压根 据差错信息增加或保持相同。(即，它没有减小。)在这些实施例中， 可能以比较缓慢的速率来进行这种操作，以针对CPU的寿命降低， 从而允许最小工作VCC随时间相应增加。因此，允许动态而不是固 定的防护频带，使得能够更有效地进行工作，至少在芯片的使用期 限开始时要这样做。
在其它实施例中，电路305可与例程200较为相似地操作，并 允许根据已纠正单元计数来减小以及增加电源电压。在这类实施例 中，为了较快的系统响应，可将例程500的等待时间510设置得比 较小。
参照图6，示出计算机系统的一个实例。所示系统一般包括与电 源606、无线接口604和存储器602耦合的CPU 502。它与电源606(例 如AC适配器、电池)耦合以在工作时从其接收电力。它还采用独立 的点对点链路与无线接口604以及与存储器602耦合，以与相应组 件进行通信。无线接口604可包括在通信上将CPU 100与诸如本地 网络或广域网等网络相链接的电路和一个或多个天线。CPU 100包括 具有与电源606耦合的CPU电源调节器109的基于差错的电源调节 器105(如参照图1所述的)。
应当注意，在具有纠错的系统中，不应当将“过多差错”或“过 大差错率”等同于不正确操作。相反，这些术语表明，不正确操作 的概率不再是可忽略的，或者可能接近需要对质量目标进行折衷的 点。
应当注意，“软差错”(仅发生一次的差错)对Vcc具有极小(如 果存在)的相关性。因此，所述电路、方法或系统的任何一个可通过 忽略仅发生一次的差错来增强。
应当注意，所示系统可采用不同形式来实现。也就是说，它可 在单芯片模块、电路板或者具有多个电路板的底板中实现。类似地， 它可构成一个或多个完整计算机，或者作为备选的方案，它可构成 计算系统中可用的组件。
本发明不限于所描述的实施例，而是可在所附权利要求书的精 神和范围之内，进行修改和改变。例如，应当理解，本发明适于与 所有类型的半导体集成电路(“IC”)芯片配合使用。这些IC芯片的 实例包括但不限于处理器、控制器、芯片组部件、可编程逻辑阵列 (PLA)、专用集成电路(ASIC)、存储器芯片、网络芯片等。
此外还应当理解，可能给定了示例大小/模型/值/范围，但是本发 明不限于此。随着制造技术(例如光刻)随时间而成熟，预计可制造更 小尺寸的装置。另外，为了说明和论述的简洁性以及不影响对本发 明的理解，在附图中可能或者可能没有示出对IC芯片和其它组件的 公知的电力/接地连接。此外，配置可采取框图形式示出，以免影响 对本发明的理解，并且还考虑到以下事实：相对于这类框图配置的 实现的具体细节在很大程度上取决于在其中实现本发明的平台，也 就是说，这类具体细节应当完全处于本领域的技术人员的能力范围 之内。虽然阐述了具体细节(例如电路)以描述本发明的示范性实施 例，但本领域的技术人员应当非常清楚，本发明可在没有这些具体 细节的前提下或者采用其变更形式来实施。因此，本说明书应被看 作是解释性的而非限制性的。