码元时钟恢复装置及方法和解调器专利检索-形式要求专利权专利检索查询-专利查询网

码元时钟恢复装置及方法和解调器

阅读：61发布：2021-06-13

专利汇可以提供码元时钟恢复装置及方法和解调器专利检索，专利查询，专利分析的服务。并且本发明提出一种码元时钟恢复装置及方法和解调器，码元时钟恢复装置包括：码元时钟恢复模块中的运算单元计算累加值；多个累加单元中的每个累加单元根据累加值进行累加计算；第一并串转换单元对每个累加单元累加计算结果的预设位进行并行转换以输出原始码元时钟；数据输出模块中的数据处理单元对数据进行译码、分路输出处理，并缓存于RAM存储单元中；锁相环单元进行倍频和分频处理以获得驱动时钟；在驱动时钟和数据时钟的驱动之下，RAM存储单元中的缓存数据通过第二并串转换单元进行转换以输出解调译码之后的数据和码元时钟。本发明的码元时钟恢复装置及方法和解调器，可以满足高速大量数据输出的处理要求，并且输出形式灵活多样，使用方便。，下面是码元时钟恢复装置及方法和解调器专利的具体信息内容。

权利要求

1.一种码元时钟恢复装置，其特征在于，包括码元时钟恢复模块和数据输出模块，其中所述码元时钟恢复模块包括I路码元时钟恢复子模块和Q路码元时钟恢复子模块，所述I路码元时钟恢复子模块和Q路码元时钟恢复子模块分别包括：
运算单元，所述运算单元用于根据码元频率控制字和前端码元环路输出数据计算累加值；
多个累加单元，所述多个累加单元中的每个累加单元分别与所述运算单元连接，所述每个累加单元根据所述累加值进行累加计算；
第一并串转换单元，所述第一并串转换单元对所述每个累加单元累加计算结果的预设位进行并串转换以输出原始码元时钟；
所述数据输出模块包括I路数据输出子模块和Q路数据输出子模块，所述I路数据输出子模块和Q路数据输出子模块分别包括：
RAM存储单元；
数据处理单元，所述数据处理单元用于根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于所述RAM存储单元中；
锁相环单元，所述锁相环单元根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟；
第二并串转换单元，在所述驱动时钟和数据时钟的驱动之下，所述RAM存储单元中的缓存数据通过由所述驱动时钟驱动的所述第二并串转换单元进行转换以输出解调译码之后的数据和码元时钟。
2.如权利要求1所述的码元时钟恢复装置，其特征在于，还包括：
处理模块，所述处理模块根据前端的ADC采样频率和解调符号率计算获得所述码元频率控制字，以及根据解调方式、译码方式和输出方式输出所述控制参数。
3.如权利要求1所述的码元时钟恢复装置，其特征在于，还包括：
模式控制模块，所述模式控制模块接收用户输入指令，并根据所述输入指令确定码元时钟恢复装置的工作模式。
4.如权利要求1所述的码元时钟恢复装置，其特征在于，所述运算单元根据以下公式计算所述每个累加单元的累加值：
Saddpara＝fcw+Hclo，其中，
Saddpara为累加值，fcw为码元频率控制字，Hclo为码元环路输出修正值。
5.如权利要求4所述的码元时钟恢复装置，其特征在于，所述每个累加单元根据以下公式进行累加计算：
LN(i)＝LN-1(n)+i×Saddpara，其中，
i为自然数，n为累加单元的数量，i≤n，LN(i)为第i路累加单元第N次累加的结果，LN-1(n)为第n路累加器第N-1次累加的结果。
6.一种解调器，其特征在于，包括如权利要求1-5任一项所述的码元时钟恢复装置。
7.一种码元时钟恢复方法，其特征在于，包括以下步骤：
码元时钟恢复模块根据码元频率控制字和前端码元环路输出数据计算累加值，并根据所述累加值进行累加计算；
所述码元时钟恢复模块对每个累加单元累加计算结果的预设位进行并串转换以输出原始码元时钟；
数据输出模块根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于RAM存储单元中；
所述数据输出模块根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟；以及
在所述驱动时钟和数据时钟的驱动之下，所述数据输出模块将所述RAM存储单元中的缓存数据进行并串转换以输出解调译码之后的数据和码元时钟。
8.如权利要求7所述的码元时钟恢复方法，其特征在于，还包括：
根据前端的ADC 采样频率和解调符号率计算获得所述码元频率控制字；以及根据解调方式、译码方式和输出方式获取所述控制参数。
9.如权利要求7所述的码元时钟恢复方法，其特征在于，还包括：
接收用户输入指令，并根据所述输入指令确定码元时钟恢复装置的工作模式。
10.如权利要求7所述的码元时钟恢复方法，其特征在于，所述码元时钟恢复模块根据以下公式计算所述每个累加单元的累加值：
Saddpara＝fcw+Hclo，其中，
Saddpara为累加值，fcw为码元频率控制字，Hclo为码元环路输出修正值。
11.如权利要求10所述的码元时钟恢复方法，其特征在于，所述码元时钟恢复模块根据以下公式进行累加计算：
LN(i)＝LN-1(n)+i×Saddpara，其中，
i为自然数，n为累加单元的数量，i≤n，LN(i)为第i路累加单元第N次累加的结果，LN-1(n)为第n路累加器第N-1次累加的结果。

说明书全文

码元时钟恢复装置及方法和解调器

技术领域

[0001] 本发明涉及遥感卫星通信技术领域，特别涉及一种码元时钟恢复装置和恢复方法，以及具有该码元时钟恢复装置的解调器。

背景技术

[0002] 解调器是卫星遥感地面接收设备的重要组成部分，解调器将接收到的卫星信号进行一系列解调、译码、帧同步等操作输出解调数据，进而根据不同工程需求，解调数据的输出格式要求也不同，同时具有多种输出方式的解调设备越来越成为各科研机构和各单位研究的重点。其中，常见的解调数据输出方式有万兆以太网传输、LVDS(Low-Voltage Differential Signaling低电压差分信号)输出及传统ECL(Emitter Coupled Logic,发射极耦合逻辑电路)输出。针对LVDS和ECL输出，在解调器内部需要为数据的输出提供同步时钟，精确的码元同步时钟恢复算法及系统能为数据输出提供精准时钟信号，保证输出数据精度和输出速率。

[0003] 目前，码元同步时钟恢复的几个研究重点包括时钟精度、高码率及针对不同输出要求的多种时钟产生机制。其中，高精度是码元时钟恢复的基本要求，产生的时钟与标准时钟偏差越小越好，即时钟抖动越小则产生的时钟越精确，输出数据越可靠。目前比较常用的时钟恢复算法是Gardner算法，但Gardner算法适用于低符号率，随着遥感卫星传感器分辨率的提高，图像数据越来越大，卫星数据传输速率越来越高，采用Gardner算法很难达到高符号率的要求。

发明内容

[0004] 本发明的目的旨在至少在一定程度上解决上述的技术问题。

[0005] 为此，本发明的一个目的在于提出一种码元时钟恢复装置，该码元时钟恢复装置可以满足高速大量数据输出的处理要求，并且输出形式灵活多样，使用方便。

[0006] 本发明的另一个目的在于提出一种码元时钟恢复方法。

[0007] 本发明的再一个目的在于提出一种解调器。

[0008] 为达到上述目的，本发明的一方面实施例提出一种码元时钟恢复装置，该码元时钟恢复装置包括码元时钟恢复模块和数据输出模块，其中所述码元时钟恢复模块包括I路码元时钟恢复子模块和Q路码元时钟恢复子模块，所述I路码元时钟恢复子模块和Q路码元时钟恢复子模块分别包括：运算单元，所述运算单元用于根据码元频率控制字和前端码元环路输出数据计算累加值；多个累加单元，所述多个累加单元中的每个累加单元分别与所述运算单元连接，所述每个累加单元根据所述累加值进行累加计算；第一并串转换单元，所述第一并串转换单元对所述每个累加单元累加计算结果的预设位进行并串转换以输出原始码元时钟；所述数据输出模块包括I路数据输出子模块和Q路数据输出子模块，所述I路数据输出子模块和Q路数据输出子模块分别包括：RAM(random access memory，随机存取存储器)存储单元；数据处理单元，所述数据处理单元用于根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于所述RAM存储单元中；锁相环单元，所述锁相环单元根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟；第二并串转换单元，在所述驱动时钟和数据时钟的驱动之下，所述RAM存储单元中的缓存数据通过由所述驱动时钟驱动的所述第二并串转换单元进行转换以输出解调译码之后的数据和码元时钟。

[0009] 根据本发明实施例的码元时钟恢复装置，通过码元时钟恢复模块中采用多个累加单元进行并行处理，可以满足高速大量数据输出的处理要求，最高符号率可达600Msps，码率高达3Gbps。其中，I路和Q路时钟恢复结构相同，有合路和分路两种输出模式，实际中，只需增加并行的码元时钟恢复模块，即可方便扩展到3路4路甚至更多路输出，使用更灵活。并且结构紧凑，满足包括UQPSK在内的多种调制制式的解调数据输出要求。另外，本发明实施例的码元时钟恢复装置可以适用于不同中频720MHz、1.2GHz、1.5GHz、1.8GHz解调器，适用范围更广。

[0010] 在本发明的一些实施例中，上述码元时钟恢复装置还包括处理模块，所述处理模块根据前端的ADC(Analog-to-Digital Converter，模/数转换器或者模拟/数字转换器)采样频率和解调符号率计算获得所述码元频率控制字，以及根据解调方式、译码方式和输出方式输出所述控制参数。

[0011] 在本发明的一些实施例中，上述码元时钟恢复装置还包括模式控制模块，所述模式控制模块接收用户输入指令，并根据所述输入指令确定码元时钟恢复装置的工作模式。

[0012] 通过模式控制模块接收用户的命令，选择不同的时钟输出形式，输出形式灵活多样。

[0013] 其中，在本发明的一些实施例中，所述运算单元根据以下公式计算所述每个累加单元的累加值：Saddpara＝fcw+Hclo，其中，Saddpara为累加值，fcw为码元频率控制字，Hclo为码元环路输出修正值。

[0014] 进一步地，在本发明的一些实施例中，所述每个累加单元根据以下公式进行累加计算：LN(i)＝LN-1(n)+i×Saddpara，其中，i为自然数，n为累加单元的数量，i≤n，LN(i)为第i路累加单元第N次累加的结果，LN-1(n)为第n路累加器第N-1次累加的结果。

[0015] 为达到上述目的，本发明的另一方面实施例提出一种解调器，该解调器包括上述实施例提出的码元时钟恢复装置。

[0016] 根据本发明实施例的解调器，通过上述实施例的码元时钟恢复装置为解调和译码数据的串行输出提供恢复时钟，能够满足高速大量数据输出的处理要求，最高符号率可达600Msps，码率高达3Gbps。

[0017] 为达到上述目的，本发明的再一方面实施例提出一种码元时钟恢复方法，该码元时钟恢复方法包括以下步骤：码元时钟恢复模块根据码元频率控制字和前端码元环路输出数据计算累加值，并根据所述累加值进行累加计算；所述码元时钟恢复模块对每个累加单元累加计算结果的预设位进行并串转换以输出原始码元时钟；数据输出模块根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于RAM存储单元中；所述数据输出模块根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟；在所述驱动时钟和数据时钟的驱动之下，所述数据输出模块将所述RAM存储单元中的缓存数据进行并串转换以输出解调译码之后的数据和码元时钟。

[0018] 根据本发明实施例的码元时钟恢复方法，通过码元时钟恢复模块极端累加值，并根据累加值累加计算以进行并行处理，可以满足高速大量数据输出的处理要求，最高符号率可达600Msps，码率高达3Gbps。

[0019] 在本发明的一些实施例中，上述码元时钟恢复方法还包括：根据前端的ADC 采样频率和解调符号率计算获得所述码元频率控制字；以及根据解调方式、译码方式和输出方式获取所述控制参数。

[0020] 通过根据不同输出方式、不同译码方式和不同解调方式计算控制参数，输出符合要求的恢复时钟。通过接收用户的命令，选择不同的时钟输出形式，输出形式灵活多样。

[0021] 在本发明的一些实施例中，上述码元时钟恢复方法还包括：接收用户输入指令，并根据所述输入指令确定码元时钟恢复装置的工作模式。

[0022] 其中，在本发明的一些实施例中，所述码元时钟恢复模块根据以下公式计算所述每个累加单元的累加值：Saddpara＝fcw+Hclo，其中Saddpara为累加值，fcw为码元频率控制字，Hclo为码元环路输出修正值。

[0023] 进一步地，在本发明的一些实施例中，所述码元时钟恢复模块根据以下公式进行累加计算：LN(i)＝LN-1(n)+i×Saddpara，其中，i为自然数，n为累加单元的数量，i≤n，LN(i)为第i路累加单元第N次累加的结果，LN-1(n)为第n路累加器第N-1次累加的结果。

[0024] 本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。附图说明

[0025] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

[0026] 图1为根据本发明的一个实施例的码元时钟恢复装置的示意图；

[0027] 图2为根据本发明的另一个实施例的码元时钟恢复装置的示意图；

[0028] 图3为根据本发明的另一个实施例的码元时钟恢复装置中的码元时钟恢复模块的示意图；

[0029] 图4为根据本发明的又一个实施例的码元时钟恢复装置中的数据输出模块的示意图；

[0030] 图5为根据本发明的一个实施例的解调器的框图；以及

[0031] 图6为根据本发明的一个实施例的码元时钟恢复方法的流程图。

具体实施方式

[0032] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

[0033] 下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0034] 在本发明的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

[0035] 参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

[0036] 随着技术的发展，对解调数据输出速率提出了较高的要求，针对高码率解调，码元速率高达600Msps，码速率高达3Gbps，现有的Gardner算法不能满足高符号率的处理要求，因此，高码速率时钟恢复成为码元时钟恢复的研究重点；另外，随着解调器的一体化程度越来越高，例如相关技术中研制的THHDR-B/C解调器分别具有720MHz和1.2GHz及1.5G乃至1.8G中频版本，每种版本不仅具有多种制式多种码率的解调功能，还集Viterbi和LDPC译码、帧同步格式化处理、误码检测、记录、网络传输，信号频谱分析为一体，是一个多功能的一体化信号处理平台，因此其输出码元时钟随着不同中频及不同功能的加入也会有所不同，例如I、Q分路输出时钟频率为合路输出时钟频率的一半；在存在Viterbi译码时，根据其打孔模式的不同输出码元时钟频率也相应的不同，LDPC译码有时只需输出有效信息位不输出帧头和校验位，此时根据输出数据的不同，恢复时钟频率也不同，不同解调方式，对输出要求也不同等。所以，针对复杂系统的码元时钟恢复算法及系统是解调译码数据串行输出的关键技术基础。

[0037] 本发明实施例提出一种码元时钟恢复装置和方法以及具有该码元时钟恢复装置的解调器，可以用于卫星地面接收解调器解调及译码数据的串行输出，能够满足高速大量数据输出的处理要求，本发明实施例的码元时钟恢复装置和方法可以适用于不同中频720MHZ、1.2GHZ以及1.5GHZ乃至1.8GHZ解调器解码译码数据、不同解调方式、合路分路及有Viterbi译码时的数据和时钟输出要求。

[0038] 下面参照附图描述根据本发明实施例提出的一种码元时钟恢复装置和方法，以及具有该码元时钟恢复装置的解调器。

[0039] 首先，对本发明实施例提出的码元时钟恢复装置进行描述。图1为根据本发明的一个实施例的码元时钟恢复装置的示意图。如图1所示，本发明实施例的码元时钟恢复装置采用两级结构，包括码元时钟恢复模块10和数据输出模块20。

[0040] 具体地，码元时钟恢复模块10接收外部时钟输入，和前端码元环路输出数据包括I路环路输出和Q路环路输出数据，在码元频率控制字和模式控制信息控制下恢复出原始码元时钟例如I路原始码元时钟和Q路原始码元时钟，进而码元时钟恢复模块10将恢复出的原始码元时钟环回送至数据输出模块20，同时数据输出模块20接收I路控制参数和Q路控制参数，对前端的解调译码数据进行处理，输出解调译码数据和时钟例如输出I路串行数据和Q路串行数据以及输出时钟。

[0041] 其中，在解调器中外部时钟输入一般为前端ADC产生时钟，前端码元同步环路输出数据为解调码元环路根据误差函数得到的修正值，为进行精确的码元定时同步提供输入参考值，同时对频率控制字进行修正，以得到精确的码元时钟。在本发明的一个实施例中，如图2所示，上述码元时钟恢复装置还包括处理模块30和模式控制模块40。处理模块30例如芯片通过软件根据前端的ADC采样频率和解调符号率(码元频率)计算获得码元频率控制字，例如以以下公式计算获得一个32bit的码元频率控制字，计算公式为：

[0042] 其中，fcw为码元频率控制字，fsym为解调符号率，fADCsmp为ADC采样频率。

[0043] 处理模块40例如通过软件根据解调方式、译码方式和输出方式输出控制参数例如I路控制参数和Q路控制参数。

[0044] 另外，在本发明的一个实施例中，模式控制模块40接收用户输入指令，并根据输入指令确定码元时钟恢复装置的工作模式。即模式控制参数由用户外部输入，根据控制信息输出固定时钟、恢复时钟或不输出时钟，因此码元时钟恢复模块10有3种工作模式：固定时钟工作模式，恢复时钟工作模式和无时钟工作模式。其中，固定时钟工作模式时，不考虑码元环路输出数据，直接对码元频率控制字进行处理，产生固定频率的时钟，该模式可以防止解调器未锁定时码元环路波动较大，导致恢复时钟频率抖动太大，影响后续接收设备的工作稳定性。当以恢复时钟模式工作时，考虑码元环路输出数据，对码元频率控制字进行修正之后再运算处理，产生与解调定时同步模块精确一致的时钟。在以无时钟工作模式时，不做任何处理，码元时钟恢复装置输出全为0，该模式可以防止解调器未锁定时输出大量无效数据，使得后续设备做无效工作。

[0045] 实际应用中，在解调器还未锁定时，若解调器后端记录或处理设备要求卫星信号还没到达时，解调器不需要输出数据，此时不输出时钟，防止记录下很多无用的数据；有些设备要求卫星信号还没到达时，解调器也能输出比较稳定的时钟，防止后端时钟工作异常，此时输出固定时钟；正常工作状态输出恢复时钟。

[0046] 其中，解调器是否锁定由解调载波环路和码元环路共同决定，当解调器锁定时，码元时钟恢复模块10工作在恢复时钟模式，否则按照用户的要求，即通过模式控制模块50接收用户输入指令，确定工作在固定时钟工作模式、恢复时钟工作模式或无时钟工作模式。

[0047] 具体地，在本发明的一个实施例中，如图3所示，码元时钟恢复模块10包括I路码元时钟恢复子模块101和Q路码元时钟恢复子模块102，I路码元时钟恢复子模块101和Q路码元时钟恢复子模块102组成原理和结构完全对称，以I路码元时钟恢复子模块101为例，I路码元时钟恢复子模块101和Q路码元时钟恢复子模块102分别包括：运算单元1001、多个累加单元1002和第一并串转换单元1003。其中，运算单元1001用于根据码元频率控制字和前端码元环路输出数据计算累加值，多个累加单元1002中的每个累加单元分别与运算单元1001连接，每个累加单元根据累加值进行累加计算，进而第一并串转换单元1003对每个累加单元累加计算结果的预设位进行并串转换以输出原始码元时钟。具体地，例如码元时钟恢复模块10即I路码元时钟恢复子模块101和Q路码元时钟恢复子模块102中最核心的是运算单元1001和多个累加单元1002例如16个累加器，如图3所述，累加器0至累加器15分别与运算单元1001连接，运算单元1001通过码元频率控制字与码元环路输出的环路数据计算累加值，累加器通过将累加值与前级累加结果进行逐级累加，进而将每个累加器的第32bit送后续的16:1的第一并串转换单元1003进行并串转换，得到最终的原始码元时钟，其中，针对高码率解调，码元速率高达600Msps，码速率高达3Gbps，普通电路无法实现如此高速的处理，设计采用专用的第一并串转换单元1003，其输入为并行累加数据以及随路时钟，通过内部自带PLL电路，对输入随路时钟进行16倍频，输出高速串行信号即原始码元时钟信号。

[0048] 实际中，在解调器中ADC采样平率达到GHZ，利用GHZ等级的时钟频率进行运算现实中并不可行，因此在本发明的一个实施例中，码元时钟恢复模块10中通过多个累加单元1002例如16个累加器进行并行处理，工作处理的核心即16个累加器，其中，运算单元1001根据码元频率控制字和码元环路输出数据计算每个累加单元的累加值，采用以下公式：

[0049] Saddpara＝fcw+Hclo，其中，

[0050] Saddpara为累加值，fcw为码元频率控制字，Hclo为码元环路输出修正值。

[0051] 在运算单元1001计算获得累加值之后，将累加值分别送至后续的多个累加单元1002例如16个累加器参与累加计算，每个累加单元可以根据以下公式进行累加计算：

[0052] LN(i)＝LN-1(n)+i×Saddpara，其中，

[0053] i为自然数，n为累加单元的数量，i≤n，LN(i)为第i路累加单元第N次累加的结果，LN-1(n)为第n路累加器第N-1次累加的结果。

[0054] 进而取每个累加单元累加计算的预设位例如每个累加器的第32位，输送至后续的第一并串转换单元1003例如16:1并串转换电路进行并串转换，即可恢复出原始码元时钟。恢复出的码元时钟精度为ADC采样率，对4GHZ采样率，码元时钟精度可以达到4GHZ，时钟抖动为1/4G＝0.25ns。

[0055] 对于通用的解调器，要求码元适用范围广，可达1Msps-600Msps，即恢复出的时钟频率范围为1MHZ-600MHZ，恢复出的时钟需要送后端第一并串转换单元1003内部的PLL(Phase Locked Loop，锁相回路)电路进行处理，而PLL电路输入时钟频率相对来说要窄很多，为满足这个要求，选择累加结果的不同位置进行输出，如选择累加结果的第31位输出，则相当于输出频率加倍，如选择累加结果的第33位输出，则相当于输出频率降为原来的1/2等，这样通过简单的选择，就可以满足第一并串转换单元1003内PLL电路对输入频率的要求。

[0056] 并行处理得到的结果送专门并串转换集成电路，完成并行数据的串行输出，例如集成电路的输入为并行数据以及随路时钟，通过第一并串转换单元1003内部自带PLL电路，对输入随路时钟进行16倍频，输出高速串行信号，即原始码元时钟信号。

[0057] 进一步地，在本发明的一个实施例中，如图4所示，数据输出模块20包括I路数据输出子模块201和Q路数据输出子模块202，I路数据输出子模块201和Q路数据输出子模块202分别包括RAM存储单元2001、数据处理单元2002、锁相环单元2003和第二并串转换单元2004，

[0058] 其中，数据处理单元2002用于根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于RAM存储单元2001中，锁相环单元2003例如PLL根据控制参数对原始码元时钟进行倍频和分频处理以获得驱动时钟，进而在驱动时钟和数据时钟的驱动之下，RAM存储单元2001中的缓存数据通过由驱动时钟驱动的第二并串转换单元2004进行转换以输出解调译码之后的数据和码元时钟。

[0059] 具体地，数据处理单元2002主要根据控制参数进行相应数据处理，包括译码处理和合路/分路/多路输出处理，例如在译码处理时，针对分组码，根据要求，将码组中的有效信息位提取处理。在合路/分路/多路输出处理时，根据输出要求，将数据按bit依次分成一路、两路或多路输出，处理完的数据通过RAM存储单元2001存储，使输出数据与时钟之间保持动态平衡。进而锁相环单元2003采用专用集成电路，对恢复后的码元时钟根据不同的解调方式、分路要求、译码方式进行倍频和分频，产生需要的时钟，并为RAM存储单元2001和第二并串转换单元2004提供驱动时钟。缓存后的数据在数据时钟及原始码元时钟的转换时钟驱动下通过专用的第二并串转换单元2004输出ECL和LVDS串行解调和译码数据及时钟。

[0060] 其中，在本发明的一个具体实施例中，锁相环单元2003采用专门集成电路，对恢复后的码元时钟进行倍频和分频，例如可以适用于以下情况：1、适应不同解调方式：对于BPSK进行1倍频；对于QPSK(Quadrature Phase Shift Keying，正交相移键控)解调，数据码率为码元频率的2倍，需要对码元时钟2倍频；对于8PSK(8Phase Shift Keying，8移相键控)解调进行3倍频；对于16QAM、16APSK解调进行4倍频，对于32APSK解调进行5倍频。2、适应不同输出方式：目前解调速率可达2.5Gbps或更高，直接利用单路信号输出数据，对传输质量及后端设备压力很高，此时可能需要将数据分成多路进行传输。对于单路输出时进行1分频；对于分2路输出时进行2分频；对于分N路输出时进行N分频。3、适应不同译码方式：对维特比译码，不同打孔方式，译码后数据码率发生了不同变化如1/2:2分频，2/3:2倍频，3分频，3/4:3倍频，4分频……7/8:7倍频，8分频。另外对CCSDS(空间数据系统咨询委员会，Consultative Committee for Space Data Systems)标准7/8LDPC译码，数据帧长为1024字节，信息位为892字节，如果需要将有效信息位提取输出，则分倍频为：892/1024＝223/256，即223倍频，
256分频。

[0061] 综合考虑上述要求，同时考虑码元时钟恢复模块10的码元频率控制字，通过处理模块30计算出控制参数例如计算出锁相环单元2003的分频和倍频系数，对锁相电路进行配置，为配合后续并串转换电路工作，例如锁相环单元2003输出时钟频率为最终输出数据码率的1/16。

[0062] 另外，本发明实施例的码元时钟恢复装置中的数据输出模块20中采用RAM存储单元2001，RAM结构较FIFO(First Input First Output，先入先出队列)结构简单，速度比FIFO快，而且每次写入RAM存储单元2001从其地址0开始写，读的时候从中间地址开始读，可有效避免读和写之间产生冲突，保证读到数据的稳定性。

[0063] 进而，第二并串转换单元2004完成并行数据的串行输出，集成电路的输入为并行数据以及随路时钟，通过第二并串转换单元2004内部自带PLL电路，对输入随路时钟进行16倍频，输出高速串行信号及时钟，即输出解调译码之后的数据和码元时钟。

[0064] 综上所述，根据本发明实施例的码元时钟恢复装置，通过码元时钟恢复模块中采用多个累加单元进行并行处理，可以满足高速大量数据输出的处理要求，最高符号率可达600Msps，码率高达3Gbps，其中，I路和Q路码元时钟恢复模块结构相同，有合路和分路两种输出模式，实际中，只需增加并行的码元时钟恢复模块，即可方便扩展到3路4路甚至更多路输出，使用更灵活，并且结构紧凑，满足包括UQPSK在内的多种调制制式的解调数据输出要求。另外，本发明实施例的码元时钟恢复装置可以适用于不同中频720MHz、1.2GHz、1.5GHz、
1.8GHz解调器。此外，通过处理模块根据不同输出方式、不同译码方式和不同解调方式，计算控制参数，输出符合要求的恢复时钟。通过模式控制模块接收用户的命令，选择不同的时钟输出形式，输出形式灵活多样。码元频率控制字是通过处理模块例如软件获得的计算值，可根据不同需求调整输出频率，可用于同类型解调器或其他需要数据串行输出的设备中，使用灵活，可用于同类型诸多领域。

[0065] 本发明的另一方面实施例提出一种解调器。下面对本发明实施例的解调器进行描述。

[0066] 图5为根据本发明的一个实施例的解调器的框图。如图5所示，本发明实施例的解调器500包括上述实施例提出的码元时钟恢复装置501。

[0067] 本发明实施例的解调器通过上述实施例的码元时钟恢复装置为解调和译码数据的串行输出提供恢复时钟，能够满足高速大量数据输出的处理要求，最高符号率可达600Msps，码率高达3Gbps。

[0068] 下面参照附图描述根据本发明的再一方面实施例提出的一种码元时钟恢复方法。

[0069] 图6为根据本发明的一个实施例提出的一种码元时钟恢复方法的流程图。如图6所示，本发明实施例的码元时钟恢复方法包括以下步骤：

[0070] S1，码元时钟恢复模块根据码元频率控制字和前端码元环路输出数据计算累加值，并根据累加值进行累加计算。

[0071] 实际中，在解调器中ADC采样频率达到GHZ，利用GHZ等级的时钟频率进行运算现实中并不可行，因此在本发明的一个实施例中，码元时钟恢复模块中通过多个累加单元例如16个累加器进行并行处理，工作处理的核心即16个累加器。码元时钟恢复模块接收外部时钟输入，和前端码元同步环路输出数据包括I路环路输出和Q路环路输出数据，在码元频率控制字和模式控制信息控制下，计算码元时钟恢复模块中多个累加单元的累加值，进而多个累加单元分别通过将前面的计算的累加值与前级累加结果进行逐级累加。

[0072] 其中，在本发明的一个实施例中，可以根据前端的ADC采样频率和解调符号率计算获得码元频率控制字，例如以以下公式计算获得一个32bit的码元频率控制字，计算公式为：

[0073] 其中，fcw为码元频率控制字，fsym为解调符号率，fADCsmp为ADC采样频率。

[0074] 另外，在解调器中外部时钟输入一般为前端ADC产生时钟，前端码元同步环路输出数据为解调码元环路根据误差函数得到的修正值，为进行精确的码元定时同步提供输入参考值，同时对频率控制字进行修正，以得到精确的码元时钟。

[0075] 其中，模式控制信息由用户外部输入，通过接收用户输入指令，并根据输入指令确定码元时钟恢复装置的工作模式。在解调器未锁定时，根据控制信息输出固定时钟、恢复时钟或不输出时钟，因此码元时钟恢复模块有3中工作模式。实际应用中，在解调器还未锁定时，若解调器后端记录或处理设备要求卫星信号还没到达时，解调器不需要输出数据，此时不输出时钟，防止记录下很多无用的数据；有些设备要求卫星信号还没到达时，解调器也能输出比较稳定的时钟，防止后端时钟工作异常，此时输出固定时钟；正常工作状态输出恢复时钟。

[0076] 其中，解调器是否锁定由解调载波环路和码元环路共同决定，当解调器锁定时，码元时钟恢复模块工作在恢复时钟模式，否则按照用户的要求，即通过接收用户输入指令，确定工作在固定时钟工作模式、恢复时钟工作模式或无时钟工作模式。

[0077] 进而码元时钟恢复模块可以根据以下公式计算每个累加单元的累加值：

[0078] Saddpara＝fcw+Hclo，其中，

[0079] Saddpara为累加值，fcw为码元频率控制字，Hclo为码元环路输出修正值。

[0080] 在运算单元计算获得累加值之后，将累加值分别送至后续的多个累加单元例如16个累加器参与累加计算，每个累加单元可以根据以下公式进行累加计算：

[0081] LN(i)＝LN-1(n)+i×Saddpara，其中，

[0082] i为自然数，n为累加单元的数量，i≤n，LN(i)为第i路累加单元第N次累加的结果，LN-1(n)为第n路累加器第N-1次累加的结果。

[0083] S2，码元时钟恢复模块对每个累加单元累加计算结果的预设位进行并串转换以输出原始码元时钟。

[0084] 具体地，进而取每个累加单元累加计算的预设位例如每个累加器的第32位，输送至后续的并串转换单元例如16:1并串转换电路进行并串转换，即可恢复出原始码元时钟。恢复出的码元时钟精度为ADC采样率，对4GHZ采样率，码元时钟精度可以达到4GHZ，时钟抖动为1/4G＝0.25ns。

[0085] S3，数据输出模块根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于RAM存储单元中。

[0086] 具体地，数据输出模块根据控制参数进行相应数据处理，包括译码处理和合路/分路/多路输出处理，其中，根据解调方式、译码方式和输出方式获取控制参数。例如在译码处理时，针对分组码，根据要求，将码组中的有效信息位提取处理。在合路/分路/多路输出处理时，根据输出要求，将数据按bit依次分成一路、两路或多路输出，处理完的数据通过RAM存储单元存储，使输出数据与时钟之间保持动态平衡。

[0087] S4，数据输出模块根据控制参数对原始码元时钟进行倍频和分频处理以获得驱动时钟。

[0088] 具体地，数据输出模块对恢复后的码元时钟根据不同的解调方式、分路要求、译码方式进行倍频和分频，产生需要的时钟，并为RAM存储单元和串转换单元提供驱动时钟。

[0089] 其中，在本发明的一个具体实施例中，数据输出模块根据控制参数对恢复后的码元时钟进行倍频和分频，例如可以适用于以下情况：1、适应不同解调方式：对于BPSK进行1倍频；对于QPSK解调，数据码率为码元频率的2倍，需要对码元时钟2倍频；对于8PSK解调进行3倍频；对于16QAM、16APSK解调进行4倍频，对于32APSK解调进行5倍频。2、适应不同输出方式：目前解调速率可达2.5Gbps或更高，直接利用单路信号输出数据，对传输质量及后端设备压力很高，此时可能需要将数据分成多路进行传输。对于单路输出时进行1分频；对于分2路输出时进行2分频；对于分N路输出时进行N分频。3、适应不同译码方式：对维特比译码，不同打孔方式，译码后数据码率发生了不同变化如1/2:2分频，2/3:2倍频，3分频，3/4:3倍频，4分频……7/8:7倍频，8分频。另外对CCSDS标准7/8LDPC译码，数据帧长为1024字节，信息位为892字节，如果需要将有效信息位提取输出，则分倍频为：892/1024＝223/256，即223倍频，256分频。

[0090] 在本发明的实施例中，例如综合考虑上述要求，根据解调方式、译码方式和输出方式获取控制参数，同时考虑码元时钟恢复模块的码元频率控制字，计算出分频和倍频系数，对锁相电路进行配置，为配合后续并串转换电路工作，例如输出时钟频率为最终输出数据码率的1/16。

[0091] S5，在驱动时钟和数据时钟的驱动之下，数据输出模块将RAM存储单元中的缓存数据进行并串转换以输出解调译码之后的数据和码元时钟。

[0092] 其中，本发明实施例的码元时钟恢复装置中的数据输出模块中采用RAM存储单元，RAM结构较FIFO(First Input First Output，先入先出队列)结构简单，速度比FIFO快，而且每次写入RAM存储单元从其地址0开始写，读的时候从中间地址开始读，可有效避免读和写之间产生冲突，保证读到数据的稳定性。

[0093] 进而，并串转换单元完成并行数据的串行输出，集成电路的输入为并行数据以及随路时钟，通过内部自带PLL电路，对输入随路时钟进行16倍频，输出高速串行信号及时钟，即输出解调译码之后的数据和码元时钟。

[0094] 综上所述，根据本发明实施例的码元时钟恢复方法，通过码元时钟恢复模块极端累加值，并根据累加值累加计算以进行并行处理，可以满足高速大量数据输出的处理要求，最高符号率可达600Msps，码率高达3Gbps，此外，通过根据不同输出方式、不同译码方式和不同解调方式计算控制参数，输出符合要求的恢复时钟，适用范围更广。通过接收用户的命令，选择不同的时钟输出形式，输出形式灵活多样。

[0095] 流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

[0096] 在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

[0097] 应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

[0098] 本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

[0099] 此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

[0100] 上述提到的存储介质可以是只读存储器，磁盘或光盘等。

[0101] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

[0102] 尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

标题	发布/更新时间	阅读量
一种根据用户要求在一个网站内多种形式切换兼容的技术	2020-05-11	614
作为1型11β羟基类固醇脱氢酶(11b-HSD1)抑制剂的烷基哒嗪衍生物	2020-05-13	530
作为用于糖尿病的11βHSD1抑制剂的四氢噌啉类	2020-05-13	955
噻唑衍生物	2020-05-13	150
作为NPY拮抗剂的噻唑衍生物	2020-05-13	886
一种Ceritinib化合物及其药物组合物	2020-05-12	317
用作辣椒素拮抗剂的喹唑啉酮衍生物	2020-05-11	490
作为11B-HSD1抑制剂的咪唑烷酮衍生物	2020-05-12	987
大环喹唑啉衍生物及其作为MTKI的用途	2020-05-11	434
合成多糖和含有它们的药物组合物以及其用途	2020-05-11	560

码元时钟恢复装置及方法和解调器

码元时钟恢复装置及方法和解调器

技术领域

背景技术

发明内容

具体实施方式

该功能需要专业版企业版VIP权限，您可以：