数字LCoS设备的概念已经被广为熟知10多年。McKnight的专 利5,959,598给出了许多基本数字LCoS概念的实例，并且在此将其 包括作为参考。Zuravleff的美国专利No.6,650,138示出了这种“主- 从”镜子驱动配置的另一变形。这两个专利都使用前馈(feed forward) 驱动方法。这两个专利都示出了一种两-存储位结构，在所述结构中， 所述存储位中的一个被直接转移到用于显示的下一个位，并且由此所 述存储的两个位牢固地链接在一起，并且连接到特定输出。然而，这 些专利中描述的方法要求相当大的带宽。
Willis的美国公开专利申请文档No.2003/0160803示出了一种空 间光调制器微显示器，其使用“前馈”驱动方法。在这个应用中，将 N位像素值与N位计数器进行比较，并且将所述比较的结果用于驱 动LCoS设备的显示镜。Willis示出了出现2N次的N位宽比较，以便 控制位，其中每个比较要求所有N位。Willis示出了需要显示器上的 存储器存储的至少N位来影响PWM控制。这意味着N位必须以某 种方式被2N次发送到/连接到N位宽比较器，以便控制PWM波形。

本发明的一个目的是使用递归反馈来利用最小量带宽驱动LCoS 设备。
本发明的又一目的是避免要求多位宽比较来控制输出。
本发明的另一目的是在一次或多次比较时使用少于N位来减小 对取回数据的需求。
本发明的又一目的是使用明显少于2N次比较来确定具有2N个不 同宽度的PWM波形。
根据本发明的第一个广义方面，提供一种设备，该设备包括：电 极装置，其包括至少一个电极，该电极用于控制光调制元件阵列的一 个光调制元件；以及递归反馈控制装置，用于使用递归反馈来控制至 少一个脉冲宽度，该脉冲宽度驱动所述电极装置。
根据本发明的第二广义方面，提供一种方法，该方法包括以下步 骤：(a)使用递归反馈来控制至少一个脉冲宽度；以及(b)使用所述脉 冲宽度驱动所述电极装置，由此控制光调制元件阵列的一个光调制元 件。
根据本发明的第三广义方面，提供一种系统，该系统包括：用于 使用递归反馈来控制至少一个脉冲宽度的装置；以及用于使用所述脉 冲宽度驱动所述电极装置，由此控制光调制元件阵列的一个光调制元 件的装置。
根据本发明的第四广义方面，提供一种设备，该设备包括：存储 位阵列，用于控制输出阵列；以及更新装置，用于有条件地更新所述 存储位。
根据本发明的第五广义方面，提供一种方法，该方法包括：通过 为多个单脉冲中的每个执行两个系列的计数步骤(count step)来形成 多个单脉冲，并且使用用于所述阵列的每个光调制元件的所述多个单 脉冲中的相应单脉冲来控制光调制元件阵列。
根据本发明的第六广义方面，提供一种系统，该系统包括：用于 通过为多个单脉冲中的每个执行两个序列的计数步骤来形成多个单 脉冲的装置，以及用于使用用于所述阵列的每个光调制元件的所述多 个单脉冲中的相应单脉冲来控制光调制元件阵列的装置。
根据本发明的第七广义方面，提供一种设备，该设备包括：光调 制元件阵列；以及用于使用位串行处理来为每个光调制元件产生脉冲 宽度的装置。
根据本发明的第八广义方面，提供一种方法，该方法包括：提供 光调制元件阵列；并且使用位串行处理来为每个光调制元件产生脉冲 宽度。
根据本发明的第九广义方面，提供一种系统，该系统包括：光调 制元件阵列；以及用于使用位串行处理来为每个光调制元件产生脉冲 宽度的装置。
根据本发明的第十广义方面，提供一种设备，该设备包括：衬底； 用于控制光调制元件的电极阵列，所述电极位于所述衬底上；以及用 于控制光调制元件的位串行化处理元件阵列，所述位串行化处理元件 位于所述衬底上。
根据本发明的第十一广义方面，提供一种设备，该设备包括：二 维光调制元件阵列；用于控制每个所述光调制元件的输出位；用于读 取所述二维光调制元件阵列的一维光调制元件阵列的像素值的一-位 位置(one bit position)的读取装置；以及用于基于一组或多组所述 像素值的一-位位置计算用于输出位的一维控制信号阵列的装置，其 中所述控制信号能够用于控制每个所述输出位的下一个值，从而由此 控制每个所述光调制元件。
根据本发明的第十二广义方面，提供一种方法，该方法包括以下 步骤：(a)使用数字处理输入用于光调制元件阵列的已部分或完全编 码的像素值，以将所述像素值转换为脉冲宽度；并且(b)通过使用一 系列指令控制所述光调制元件阵列的多个光调制元件来控制多个数 据路径元件。
根据本发明的第十三广义方面，提供一种系统，该系统包括：用 于使用数字处理输入用于光调制元件阵列的已部分或完全编码的像 素值，以将所述像素值转换为脉冲宽度的装置；以及用于通过使用一 系列指令控制所述光调制元件阵列的多个光调制元件，从而控制多个 数据路径元件的装置。
根据本发明的第十四广义方面，提供一种方法，该方法包括：使 用递归反馈处理来控制至少一个脉冲宽度；并且使用所述至少一个脉 冲宽度控制电极阵列，其中使用位串行处理来执行所述递归反馈处 理。
根据本发明的第十五广义方面，提供一种系统，该系统包括：用 于使用递归反馈处理来控制至少一个脉冲宽度的装置；和用于使用所 述至少一个脉冲宽度控制电极阵列的装置，其中使用位串行处理来执 行所述递归反馈处理。
根据本发明的第十六广义方面，提供一种方法，该方法包括以下 步骤：(a)在空间光调制器上提供可用存储器；以及(b)为所述空间光 调制器上的数据重新分配所述可用存储器，其中所述空间分配是基于 所述数据需要在所述空间光调制器上驻存的时间的长度的，并且其中 所述数据被处理来控制所述空间光调制器上的电极。
根据本发明的第十七广义方面，提供一种系统，该系统包括：用 于在空间光调制器上提供可用存储器的装置；以及用于为所述空间光 调制器上的数据重新分配所述可用存储器的装置，其中所述空间分配 是基于所述数据需要在所述空间光调制器上驻存的时间的长度的，并 且其中所述数据被处理来控制所述空间光调制器上的电极。
根据本发明的第十八广义方面，提供一种设备，该设备包括：底 板，该底板包括指令存储器，所述指令存储器保存用于控制空间光调 制器的每个光调制元件上的至少一个脉冲宽度的指令。
根据本发明的第十九广义方面，提供一种设备，该设备包括：用 于空间调制器的底板；多个指向所述底板上的位位置阵列的指针；以 及用于控制所述多个指针的指针控制器装置。
根据本发明的第二十广义方面，提供一种方法，该方法包括：将 多个像素的第一组位位置存储在底板上的位位置阵列中，其中所述第 一组位位置包括连续(contiguous)组位位置；将至少一个第二组位 位置存储在所述底板上，其中所述第二组位位置对应于所述多个像素 的子组；并且在所述底板上组合所述第一组和所述至少一个第二组， 由此控制一个或多个光调制元件的脉冲宽度，其中所述第二组位位置 在所述底板上的存储时间周期短于所述第一组位位置在所述底板上 的存储时间周期。
根据本发明的第二十一广义方面，提供一种系统，该系统包括： 用于将多个像素的第一组位位置存储在底板上的位位置阵列中的装 置，其中所述第一组位位置包括连续组位位置；用于将至少一个第二 组位位置存储在所述底板上的装置，其中所述第二组位位置对应于所 述多个像素的子组；以及用于在所述底板上组合所述第一组和所述至 少一个第二组，由此控制一个或多个光调制元件的脉冲宽度的装置， 其中所述第二组位位置在所述底板上的存储时间周期短于所述第一 组位位置在所述底板上的存储时间周期。
根据本发明的第二十二广义方面，提供一种方法，该方法包括： 将多个像素的第一组位位置存储在底板上的位位置阵列中，其中所述 第一组位位置包括连续组位位置；将所述多个像素值的至少一个概括 (summary)位存储在所述底板上；并且在所述底板上组合所述第一 组位位置和所述至少一个概括位，由此控制一个或多个光调制元件的 脉冲宽度，其中所述概括位在所述底板上的存储时间周期短于所述第 一组位位置在所述底板上的存储时间周期。
根据本发明的第二十三广义方面，提供一种系统，该系统包括： 用于将多个像素的第一组位位置存储在底板上的位位置阵列中的装 置，其中所述第一组位位置包括连续组位位置；用于将所述多个像素 值的至少一个概括位存储在所述底板上的装置；以及用于在所述底板 上组合所述第一组位位置和所述至少一个概括位，由此控制一个或多 个光调制元件的脉冲宽度的装置，其中所述概括位在所述底板上的存 储时间周期短于所述第一组位位置在所述底板上的存储时间周期。
根据本发明的第二十四广义方面，提供一种设备，该设备包括： 电路阵列，该电路阵列包括：用于电压电平转移的装置；基于存储器 位的可选择逻辑功能；以及用于控制一个或多个光调制元件的装置， 其中恒压源用于所述电路阵列。
根据本发明的第二十五广义方面，提供一种方法，该方法包括： 使用递归反馈处理来确定二维驱动位阵列的每个线的脉冲波形，其中 所述驱动位阵列中的每个驱动位处于初始状态；并且将所有所述驱动 位调到关断状态，由此产生用于图像的场之间的消隐间隔，其中按时 间地交错对每个所述脉冲波形的控制。
根据本发明的第二十六广义方面，提供一种系统，该系统包括： 用于使用递归反馈处理来确定二维驱动位阵列的每个线的脉冲波形 的装置，其中所述驱动位阵列中的每个驱动位处于初始状态；以及用 于将所有所述驱动位调到关断状态，由此产生用于图像的场之间的消 隐间隔的装置，其中按时间地交错对每个所述脉冲波形的控制。
根据本发明的第二十七广义方面，提供一种设备，该设备包括： 包括主-从位对阵列的空间光调制器，其中对于每个主-从位对，主位 包括用于选择性地驱动相应的从位的装置，以及其中所述主位和相应 的从位能够被随机地访问。
根据本发明的第二十八广义方面，提供一种方法，该方法包括： 提供一个m位输入像素值，并且使用基于时间的重映射将所述m位 输入像素映射为非二进制加权单脉冲，由此控制空间光调制器的光调 制元件。
根据本发明的第二十九广义方面，提供一种系统，该系统包括： 用于提供一个m位输入像素值的装置，以及用于使用基于时间的重 映射将所述m位输入像素映射为非二进制加权单脉冲，由此控制空 间光调制器的光调制元件的装置。
根据本发明的第三十广义方面，提供一种设备，该设备包括：底 板控制器，该底板控制器包括用于对一序列指令排序的装置，其中所 述指令控制存储器访问用于控制空间光调制器上的一个或多个脉冲 宽度的数据。
根据本发明的第三十一广义方面，提供一种方法，该方法包括： 使用第一时基将像素阵列的每个像素的输入像素值映射为第一输出 像素值，以产生第一脉冲宽度；并且使用第二时基将所述输入像素值 映射为第二输出像素值，以产生第二脉冲宽度，由此减少在空间光调 制器的邻近像素中的最坏情形相位差，其中所述像素阵列的邻近像素 具有差别为1 LS-位的不同的输入像素值。
根据本发明的第三十二广义方面，提供一种系统，该系统包括： 用于使用第一时基将像素阵列的每个像素的输入像素值映射为第一 输出像素值，以产生第一脉冲宽度的装置；以及用于使用第二时基将 所述输入像素值映射为第二输出像素值，以产生第二脉冲宽度的装 置，由此减少在空间光调制器的邻近像素中的最坏情形相位差，其中 所述像素阵列的邻近像素具有差别为1 LS-位的不同的输入像素值。
根据本发明的第三十三广义方面，提供一种设备，该设备包括： 用于空间调制器的MRAM存储位的MRAM阵列，所述MRAM存储 位被安置在MRAM列中；以及用于每个MRAM列的位线，其中所 述位线支持在所述阵列的相对侧上的第一和第二驱动器，其中所述 MRAM存储位是用于空间调制器的。
根据本发明的第三十四广义方面，提供一种设备，该设备包括： 驱动位阵列，以及用于执行所述驱动位的屏蔽写入(masked write) 的装置。
附图说明
将结合附图描述本发明，在附图中：
图1是示出现有前馈控制处理的流程图；
图2是示出根据本发明的一个实施例的递归反馈控制处理的流 程图；
图3是略述根据本发明的一个实施例的递归反馈方法的表格；
图4是在图3的表格中示出的控制方法的简化时序图；
图5是示出使用显性(explicit)递归反馈的电路的简化形式的示 图；
图6是示出其功能在许多目的上等效于图5中的电路的电路，其 使用隐性(implicit)递归反馈；
图7示出了连接到镜子(mirror)的SRAM位；
图8示出了简化的2行×2列的SRAM的逻辑表示；
图9示出了2行×2列阵列，该阵列表示根据本发明的一个实施 例的简化的屏蔽写入SRAM设计；
图10是示出根据本发明的利用演绎处理的双计数的示图；
图11A以简化形式示出了根据本发明的存储器阵列电路；
图11B以放大的形式示出了用于单个镜子/电极的图11A的存储 器阵列的一组组件；
图12以简化形式示出了MRAM和ERAM输入和输出缓冲器的 1-位宽“片(slice)”和支持本发明的一个实施例的处理元件(PE)；
图13以简化形式示出了MRAM和ERAM输入和输出缓冲器的 1-位宽“片”和支持本发明的一个实施例的处理元件(PE)；
图14是本发明的PE功能块的简化图；
图15示出了根据本发明的一个实施例支持存储器中的计算的 ERAM存储位的替换实现；
图16是本发明的数字底板2402的一个实施例的高级方框图；
图17是根据本发明的一个实施例的数字底板的简化高级方框 图；
图18是示出根据本发明的底板控制处理顺序的简化实例的表 格；
图19是示出根据本发明的底板控制处理顺序的简化实例的表 格；
图20是示出根据本发明的底板控制处理顺序的简化实例的表 格；
图21是示出根据本发明的底板控制处理顺序的简化实例的表 格；
图22是示出使用根据本发明的一个实施例的面板底板的一个系 统的高级方框图；
图23是示出使用根据本发明的一个实施例的面板底板的另一个 系统的高级方框图；
图24是示出使用根据本发明的一个实施例的面板底板的另一个 系统的高级方框图；
图25是提供如何产生概括位的实例的表格；
图26是根据本发明的一个实施例的底板控制器的简化图；
图27是示出改变场之间的时基来减弱转变的方法的简化实例的 表格，该转变导致在平滑斜坡图像中的“不同相”的横向场上出现最 坏情形；
图28是说明使用两个不同时基组合两个不同表查找来对输入像 素值进行重映射的相位差的时序图；
图29是示出根据本发明的一个实施例具有反转电平转移器的位 存储单元的示图；
图30是示出根据本发明的另一个实施例具有反转电平转移器的 位存储单元的示图；
图31是示出根据本发明的实施例的支持电平转移和多个逻辑功 能的位存储单元的示图；和
图32是示出说明用于本发明的数字底板的多个环形缓冲器的存 储器图形。
发明详述
在描述本发明之前定义几个术语是有利的。应该明白的是，在整 个本申请中使用下述定义。
在这里，术语的定义偏离该术语的通常使用含义，除非特别指示， 申请人趋向于使用下述提供的定义。
对于本发明，如果该值是通过使用特定值、属性或其他因素执行 数学计算或逻辑判断来得到的，则该值或属性是基于特定值、属性、 条件的满意度，或其他因素的。例如，“下一输出值”可以是基于“当 前输出值”的。基于所述非门(inverter)等的输出位来下拉或不下拉 SRAM的一个线。在本发明的上下文中，应该理解的是，一些存储结 构和/或存储电路将支持基于其旧值的新值，而不需要必须从所述逻 辑物理读取或向所述逻辑写入所述位来进行计算或判定，并且在这种 情况下，所述反馈被认为是“隐性”反馈。
对于本发明，术语“存储位阵列”指的是存储器。
对于本发明，术语“可用存储器”指的是设备上的存储器，该存 储器当前不为由所述设备执行的一些其他处理所需要。
对于本发明，术语“底板”指的是用于构建显示设备的逻辑和控 制功能的衬底。底板可由半导体材料制成，比如硅、GaAs等，并且 它包括晶体管，该晶体管在衬底上淀积或生成，使得在玻璃或其他绝 缘衬底上形成众所周知的晶体管。
对于本发明，术语“时间的二进制加权”指的是意味着像素值中 连续较高位位置表示双倍时间。因此，例如，如果位位置0(最低有 效位位置)表示时间量T，位位置1将为2T长，位位置2将为4T长， 等等。
对于本发明，术语“位平面缓冲器”指的是在物理存储位置上存 储所有或部分位平面。如同在视觉显示中所见，位平面缓冲器可以或 者不可以按照相同的阵列顺序来存储所述位平面。在本发明的一些实 施例中，ERAM将会存储一个或多个位平面缓冲器。在一些实施例中， 这些位平面缓冲器也是环形缓冲器。
对于本发明，术语“位平面”指的是从像素阵列中获取位位置以 形成位阵列，该位阵列的尺寸与像素阵列相同，但是其中每个阵列元 素仅仅一个位。在“位平面组织的”数据的情况下，“位平面”可以 物理地分开，或者“位平面”是用于指像素阵列内的位位置的概念。 “位平面”也可以是与像素阵列对应的位阵列，并且该位值是基于对 所述原始像素进行的一些计算的。在一些实施例中，产生一些被处理 为位平面的一序列“概括位”。
对于本发明，术语“位位置”指的是已排序的位组中的位位置。
对于本发明，术语“位递归反馈”指的是将在输出或输出附近的 单个存储位或其复制用作一个位输入来帮助形成下一个输出。
对于本发明，术语“位递归反馈”指的是其中被反馈的值是单个 位的递归反馈。所述反馈是信号、存储器读取、或者如同本发明的一 些实施例的情形所述反馈是隐性反馈，在隐性反馈中，所述位的下一 状态是基于前一状态的，而不需要必须物理地读取或反馈所述旧值。
对于本发明，术语“位串行处理”指的是一种方法，在该方法中， 将多位计算作为一系列一-位宽操作执行，在该操作中，来自前一操 作的结果被用作下一操作的输入。位串行处理可以在不同的存储地址 上存储每个精度(precision)的位。为了使用熟知为单指令的位串行 处理技术来控制海量输出，可以使用多数据流(SIMD)处理。
对于本发明，术语“位串行处理器”指的是执行位串行处理的设 备。
对于本发明，术语“位串行处理元件”或“位串行PE”指的是 位串行处理器的数据处理部分。
对于本发明，术语“位并行SIMD”指的是SIMD处理器，该处 理器具有每个周期对多个位进行操作的数据路径。在美国专利No. 4,773,038和5,864,703中描述和示出了位并行SIMD处理器的实例， 在此将其内容和公开全文引入，作为参考。
对于本发明，术语“位平面组织数据”指的是在物理上分开的位 置上存储像素阵列(每个位平面)的每个位位置。为了书写简明，当 明显的是指位平面组织数据时，这些将被简单地称为“位平面”。
对于本发明，术语“位位置阵列”指的是一组像素的位位置的子 集。
对于本发明，术语“位/秒/引脚(bins/sec/pin)”指的是每引脚每 秒位，并且是用于给定总线的速度的度量值。对于双数据率同步 DRAM(DDRAM)而言，总线的位/秒/引脚是时钟速率的两倍。
对于本发明，术语“位串行SIMD”指的是在PE内具有一-位宽 数据路径的SIMD处理器。在其最简单的形式中，位串行SIMD处理 器每个周期只对一个精度位进行操作。在美国专利No.4,621,339、 5,210,826、5,581,773和6,493,467中描述和示出了位串行SIMD的实 例，在此将其内容和公开全文引入，作为参考。
对于本发明，术语“缓冲器”指的是一种数据存储结构，在该数 据存储结构中，所述位被临时保存。缓冲器通常需要支持位同时输入 和输出，并且是双端口RAM或一些形式的双缓冲。一个或多个缓冲 器还可以被用来以一个宽度和数据率来获取数据位，并且以一个不同 的速率和/或数据宽度来输出该数据位。术语“缓冲器”包括临时存 储的参考或单个位值或控制信号的延迟。
对于本发明，术语“环形缓冲”指的是利用读取指针和写入指针 的存储器访问方法，其中，如果所述指针超过所述缓冲器长度的终端， 则所述读取指针和写入指针两者都被复位到所述缓冲器的顶部。当所 述存储器指针被用于指向环形存储器，存储器指针按照环形存储器方 式移动，并且控制所述存储器指针，使得存储器操作保持在所述环形 缓冲器的范围内。
对于本发明，术语“列”是相对于存储器组织的位线来使用的。 每个存储器的“列”通常存在两个位线。通常存在一个列解码器，该 列解码器的功能是复用多个列，以形成单个输出。与大多数典型存储 器相比较，在多个底板上的存储器上存在大量输出，这将导致少量的 列解码或者在一些情况下没有列解码。
对于本发明，术语“连续(contiguous)位位置”指的是具有连 续加权的位位置。对于与二进制加权相关联的位而言，最常见的是， 就影响空间光调制器的输出或其控制的方式而言，所述位的加权不是 二进制。
对于本发明，术语“计数阶段”或者“脉冲阶段”指的是数字控 制的脉冲宽度可以在有限数目的点上升高或降低。将对在这些点的每 一个上进行的估算称为阶段。可能有多个底板上的时钟周期和多个在 给定阶段进行计算脉冲的操作。
对于本发明，术语“计数步骤”指的是多步骤处理中的一个步骤， 其中每个步骤控制或者潜在地控制脉冲向高或者低的转换。可以使用 单个逻辑或算术操作、或者一系列逻辑或算术操作，利用一个或多个 周期执行计数步骤。
对于本发明，术语“当前计数”在概念上指的是正在确定的脉冲 宽度中的当前位置。尽管可以将当前计数认为是物理计数或者计数 器，但是当前计数可仅仅是排序设备或程序中的概念点。在本发明的 一个实施例的情况中，没有物理“计数”，而是存在一个程序阶段， 该程序阶段产生某些事件，使得利用程序段替换“物理计数”和比较 操作。
对于本发明，术语“数据周期”指的是在一个数据线上传送一个 数据位所花费的时间。在诸如与如DDRAM的“双数据速率”相关 联的一些数据总线的情况中，在时钟周期的上升沿或者下降沿 (trailing edge)对数据进行采样，由此对每个时钟周期产生两个“数据 周期”。对于本发明，将把对数据进行采样的速率称为数据周期。
对于本发明，术语“专用面板帧缓冲器”或者“专用底板帧缓冲 器”指的是包括其仅在底板上提供数据的存储位置的帧缓冲器。
对于本发明，术语“演绎(deductive)脉冲宽度控制”指的是用于 控制脉冲的方法，其中在大多数周期中仅需要查看像素值位中的一些 位。利用递归反馈支持可以进行这样的演绎脉冲宽度控制。下面结合 图3和4描述演绎脉冲宽度控制的实例。
对于本发明，术语“显示元件”是描述多维显示器的单个元件的 通用术语。在LCoS或者DLPTM设备的情况中，这个元件可以为小镜 子，或者其可以为单发光二极管(LED)，或者甚至是打印机中的打印 元件。
对于本发明，术语“驱动输出位”或者“驱动位”指的是用于驱 动控制空间光调制器的输出的电极的存储位。该驱动输出位可以通过 包括逻辑电路的附加电路和电压电平转移来驱动电极，使得该电极是 基于该驱动输出位的。MRAM是被组织成为存储器阵列的驱动输出 位的集合。
对于本发明，术语“驱动电极”指的是直接地或者通过其它电路 来驱动电极。用于驱动电极的电路可以包括逻辑功能。
对于本发明，术语“显性递归反馈”指的是其中反馈信号或者反 馈数据是基于单独的反馈信号或者存储器读取操作的递归反馈处理。
对于本发明，术语“前馈”指的是在没有来自先前阶段的反馈结 果的情况下进行的计算。在显示器中使用的公共前馈功能是将计数和 像素值进行比较。
对于本发明，术语“场序颜色(field sequential color)”指的是依次 呈现形成颜色图像所需要的各种颜色的视觉显示装置。通常使用具有 不同颜色滤光片的快速旋转的色轮，各种颜色在显示设备上闪烁。利 用场序颜色，每次基本上是单个颜色照亮空间光调制器。由于人类的 视觉系统运转的方式，已经发现的是，需要较高的场速率来使人不会 感觉到被熟知为色分离的效应。
对于本发明，不具有预限定器(pre-qualifier)的术语“场序颜色” 指的是利用跨越光调制器滚动的、诸如将出现在分段的旋转色轮上的 单色场照亮的空间光调制器。
对于本发明，术语“闪烁序列”指的是其中照亮空间光调制器或 者空间光调制器在没有光滚动的情况下产生场的情形。如果利用其中 每次仅接通一种颜色的具有各种颜色的一系列LED来照亮空间光调 制器，那么这将是示例的情形。闪烁序列显示处理也可以用于单色显 示和/或恒定照亮显示。
对于本发明，术语“伽马校正”指的是将输入像素值映射到输出 像素值。在显示设备中，通常不希望输入值中的线性变化在显示器上 具有线性响应。另外，利用“伽马校正”来调整其它显示特性。
对于本发明，术语“异类(heterogeneous)位-位置阵列”指的是 其中位位置多于一个位位置的位-位置阵列。  
对于本发明，术语“同类(homogeneous)位-位置阵列”指的是 其中所有位位置仅是一个位位置的位-位置阵列。
对于本发明，术语“水平线”是相对于所观察图像的术语。当描 述显示的图像时，在下面本发明的描述中使用了术语“垂直线”和“水 平线”。在下面本发明的描述中，术语“列”和“行”指的是存储器 结构。在一些实施例中，MRAM和/或ERAM中的行可以沿与所生成 的图像的水平“线”(这将典型地出现在例如从上到下的光栅扫描显 示)相同的方向运行，而在其它实施例中，MRAM和ERAM的列可以 沿水平“线”(在“水平扫描”显示器的情况中)的方向运行。
对于本发明，术语“隐性递归反馈”指的是其中反馈数据不是基 于单独的反馈信号也不是基于存储器读取操作的递归反馈处理。隐性 递归反馈的例子包括基于屏蔽写入(masked write)操作的输出、置 位-复位类型的存储功能、具有禁止的定时装置的D触发器等。
对于本发明，术语“隐性递归反馈”或者简单的“隐性反馈”指 的是其中当前输出值对下一个输出值具有影响、但是输出值的存储设 备使得不必物理地读出或者导出(wire out)所述位的情形，隐性递 归反馈的例子是置位-复位触发器。可以将置位-复位触发器置位为 1，或者复位到0，或者重要地，如果既没有施加置位信号也没有施 加复位信号，则状态将保持不变。用于对位进行选择性地置位、复位、 或者不变的选项有助于形成视觉递归反馈。在本发明的一个实施例 中，将普通RAM存储位用于高密度、但是具有利用列驱动器电路支 持“屏蔽写入”的能力的存储器结构将支持这种视觉递归反馈。
对于本发明，术语“内在可测试”指的是可以在不需要使用电路 或者电路阵列的每个元件内的专门测试电路的情况下测试的电路或 者电路阵列。例如，SRAM位是内在可测试。
对于本发明，术语“输入像素值”指的是在值被校正或者调整来 补偿各种系统和设备响应特性之前的与像素相关联的数值。
对于本发明，术语“中间输出位”指的是不是驱动输出位的输出 位。
对于本发明，术语“光调制元件”指的是用于控制光源的属性的 装置。例如，光调制元件可以控制诸如荧光点、LED等之类的光发 射源，可以控制镜像设备反射光的方式，可以控制诸如LCD设备中 的光的偏振，等等。
对于本发明，术语“液晶显示设备”或者“LCD设备”指的是 术语LCD设备以及诸如LCOS设备的相关设备的传统含义。
对于本发明，术语“LS-位时间”指的是在其最小有效位相差1 的两个脉冲之间的时间，假设时间的“二进制加权”与像素的位位置 有关。或者，只要像素的最小有效位是1，则它就意指时间的非二进 制加权。
对于本发明，术语“屏蔽写入”指的是其中基于分离的屏蔽值 (mask value)来使能或禁止写入某些位或位组。在本发明的一个实 施例，在逐位的基础上支持屏蔽。在本发明的一个实施例中，在一些 操作中共同广播写入数据，并且，对输出的控制是基于是否使各种位 能够被写入。在实行中，这把存储位处理为“置位-复位”(SR)触发 器，该SR触发器可以被置位、复位或者保持不变。
对于本发明，术语“主-从”指的是两位存储电路，在其中存在 有接收数据并在稍后时间将其传送到“从位”的“主位”。对于，在 LCoS的一些形式的数字底板中，主-从位已经是常见的。在现有的数 字LCoS设备中，使用主-从位来控制镜子/电极，主-从位对中仅仅 “主位”可以被随机访问，而“从位”将驱动镜子/电极。本发明的 一些实施例可以在包括驱动位的存储阵列(“MRAM阵列”)中使用主 一从位，而其它实施例将不需要或者不使用用于驱动位的主-从位。 在一些实施例中，如果从位是驱动位且有时将主位用作通用存储器， 则需要随机访问“主位”或者“从位”。
对于本发明，术语“微显示器”指的是那些足够小从而需要一些 形式的放大以便人类观察其在产品中的使用时的任何类显示设备。
对于本发明，术语“镜子位单元”将和术语“驱动位单元”同等 含义地使用。“镜子位单元”或“驱动位单元”至少包括一个存储位， 并可以包括其它具有基于其的设备输出的电路。该设备的输出可以纯 粹为对所反射的或者发射的光进行的控制的视觉。在本发明的一些实 施例中，反射镜子被用作电极和光学镜子，但是在本发明的其它实施 例中，诸如当驱动LED时，电极也可能不是光学镜子。
对于本发明，术语“镜子位”将与术语“驱动位”同等含义地使 用。“镜子位”或“驱动位”是直接地或者通过其它电路具有基于其 的设备输出的存储位。设备的输出可以纯粹为对所反射或发射的光进 行的控制的视觉。在本发明的一些实施例中，反射镜子被用作电极和 光学镜子，但是在本发明的其它实施例中，诸如当驱动LED时，电 极也可以不是光学镜子。
对于本发明，术语“镜子”将与“电极”同等含义地使用。在本 发明的一些实施例中，反射镜子被用作电极和光学镜子二者，但是在 本发明的其它实施例中，诸如当驱动LED时，电极也可能不是光学 镜子。
对于本发明，术语“MRAM位”指的是存储位和与其相关联的 任何相关驱动电路。术语“MRAM位”和“驱动位”也将同等含义 地使用。
对于本发明，术语“非环形缓冲”指的是不是环形缓冲的任何存 储器访问访问方法。
对于本发明，术语“有序位组”指的是其中位组中的每个位的位 置与数值或者诸如与位相关联的时间长度之类的其它加权有关的一 组位。有序位组的位可以是或者可以不是连续不断地存储的。例如， 有序位组可以具有所有位，其中用于诸如像素的多个元件的一个位置 存储在存储器的一个区域中，而其它位位置存储在存储器的其它区域 中。像素是有序位组的例子。
对于本发明，术语“输出位”指的是存储逻辑电路的状态的逻辑 存储设备。术语“输出位”也指输出位的镜像复制、输出位的反转等。 在驱动输出位或者驱动位的情况中，输出位的镜像复制可以为没有能 力基于该位来驱动电极的普通位。期望的是，在一些实施例中，驱动 位的镜像复制可用于使用递归反馈来计算驱动输出位的下一个状态。
对于本发明，术语“输出像素值”指的是修改输入像素值以便适 合于任何系统和设备响应之后的像素的数值。
对于本发明，术语“压缩像素”或“压缩数据”指的是存储“有 序位组”的方式，其中将所有位压缩存储在存储器的单个位置中。例 如，将8位压缩像素存储在存储器的单个8位字节中。
对于本发明，术语“面板接口(PIF)”指的是在输入视频数据、用 于暂时存储或者作为外部数据缓冲器的DRAM或者双数据速率输入 DRAM(DDRAM)之间进行交互的设备。
对于本发明，术语“面板”显示设备包括底板。在LCoS的情况 中，可以通过在底板的顶部形成密封室并用液晶材料填充该室而由底 板形成面板。术语“底板”和“面板”将可交换地用来指空间光调制 器。
对于本发明，术语“像素电极”指的是驱动像素的一个或多个电 连接。对于一些显示设备，仅仅单个电极被驱动，但是对于其它设备， 有必要驱动两个或更多电极来影响输出，诸如驱动两个电极上的真和 补值。
对于本发明，术语“像素值”指的是与像素相关联的数值。当在 没有作为“输入或输出”的预限定的情况下使用时，像素值指的是像 素的当前值。
对于本发明，术语“像素”或者“图片元件”是光调制器的元件 所基于的一组位。在概念上讲，一系列像素流经系统且被处理，以便 驱动显示器的元件。术语“物理像素”将用于指光调制输出元件(显 示器的“点”)阵列中的物理/视觉输出端。该输出端可以为影响如利 用LCoS显示器或者DLP显示器一样的光的反射方式的空间光调节 器，或者可用于驱动诸如LED之类的光发射设备。可以修改“像素” 的值，并且可以修改像素所表示的组中的位的数量。
对于本发明，术语“平面分割”指的是这样的处理：获取一系列 多位压缩数据(诸如压缩的像素)量并分割该系列内的一个或多个位 位置的位、以及将已分割的位重新压缩成多位数据量，该多位数据量 仅具有该系列数据量的一个位位置的位。平面分割是获取“压缩像素” 阵列并将其转化成为“位平面组织”阵列的方式。可以在整个阵列或 者仅仅在阵列的一些子集上进行平面分割。平面分割是其中输入的像 素数据可以被重新格式化(重新组织)以用于更有效的数据处理或者 显示操纵的多个方式中的一个。
对于本发明，术语“读取-修改-写入”指的是读取一个存储位或 多个存储位，基于这些(个)位进行计算，然后将其写入到同一位置的 处理。尽管这可以支持更多常规操作而不仅是屏蔽写入，但通常花费 更长时间。在本发明的一个实施例的控制方法中使用的屏蔽写入处理 提供了相同的功能，而不需要读取和修改在本发明的一些实施例中使 用的一组操作的额外步骤。
对于本发明，术语“重新分配”指的是基于不再需要给定的存储 器存储位置用于被存储在该给定位置上的先前值，将新值存储在该给 定的存储器存储位置中。
对于本发明，术语“行”指的是存储器中的行。一行位指的是由 单行驱动器驱动的所有位。
对于本发明，术语“滚动序列颜色”指的是用具有通常被暗带分 离的不同颜色的颜色带来照亮空间光调制器，该颜色带在空间光调制 器上滚动。
对于本发明，术语“置位-复位触发器”指的是本领域内公知的 存储位电路，该存储位电路具有分离的“置位”输入和“复位”输入， 其中“置位”输入将其输出强制到逻辑1，而“复位”输入将其输出 强制到逻辑0。如果置位和复位二者都无效，则输出保持为其原来的 状态。
对于本发明，术语“单指令流多数据流(SIMD)处理”描述采取 多种形式的一类处理。基本概念是控制指令(单指令流)的单个源，其 发布公共存储器地址，并且对多组数据处理逻辑(多数据流)执行操 作。SIMD处理的优点在于，单指令控制器和地址产生器逻辑可以控 制许多数据操作。在基本概念上存在大量变化。
对于本发明，术语“单脉冲”不仅仅指单个脉冲，还指彼此足够 接近基本上作为单个脉冲动作的两个或更多脉冲。
对于本发明，术语“空间颜色”指的是其中通过一系列空间分离 颜色(通常至少包括三原色红、绿和蓝)给出颜色的系统。空间颜色的 例子是CRT电视显示器上的红、绿和蓝点。通过在各种显示元件上 使用小滤色器，空间颜色也可以与微显示器一起使用。
对于本发明，术语“空间光调制器”指的是控制或修改入射或发 射光的光调制元件的一维、二维或者多维阵列。例如，空间光调制器 可以改变入射或发射光的方向、入射或发射光的强度、入射或发射光 的偏振、入射或发射光的波长、入射或发射光的焦点等。
对于本发明，术语“子集”指的是术语子集的传统意义。例如， 电路阵列的子集可包括电路阵列的所有电路。
对于本发明，术语“概括位”指的是给定像素的一个或多个位位 置的组合。例如，像素的两个或更多位位置可以一起求“或”以形成 概括位，可以将像素的两个或更多位位置反转后一起求“或”以形成 概括位，像素的两个或更多位位置可以一起求“与”以形成概括位， 可以将像素的两个或更多位位置反转后一起求“与”以形成概括位。 概括位还可以为一元单-位位置或者单-位位置的反转。
对于本发明，术语“时基重新映射”指的是基于输入像素值，使 用定时控制的非二进制加权来对脉冲宽度的时间进行加权，代替或结 合利用“伽马表”执行的将像素值从输入像素值重新映射到输出像素 值。
对于本发明，术语“时基”指的是底板如何将有序位组转化为脉 冲的时间加权。使用二进制加权的时基是一个例子，其中有序位组的 每个位位置都采取二进制加权。在一些实施例中作为本发明的主题的 底板，可以被灵活地编程来处理非二进制加权的时基，或者甚至具有 变化的时基。
对于本发明，术语“时基”指的是输出像素值如何转化为将输出 像素开启或关断的时间。此外，时基不必为线性，使得输出值中的线 性改变可以对输出像素的时间具有线性或非线性影响。而且，在本发 明的一些实施例中，可以使用多于一个时基。
对于本发明，术语“可变分配”指的是将应用分配到部分单存储 空间，其中存储空间的使用没有被硬件或软件固定到特定目的。
对于本发明，术语“可变数量”指的是未被固定的数量。
对于本发明，术语“垂直线”指的是垂直显示线。在下面的描述 中，术语“垂直线”或VL是为了避免与存储器组织混淆。然而，显 示器中的“线”和存储器之一中的行可能一一对应，也可能不是一一 对应。
对于本发明，术语“计算机系统”指的是实现软件的任何类型的 计算机系统，包括诸如个人计算机之类的单独计算机、大型计算机、 微型计算机等。此外，计算机系统指的是任何类型的计算机网络，诸 如商用的计算机网络、因特网、个人数字助理(PDA)、诸如蜂窝式便 携无线电话的设备、电视、视频游戏控制台、诸如MP3播放器、DVD 播放器的压缩音频或视频播放器、微波炉等。
对于本发明，术语“演绎计数”和“演绎比较”指的是由于递归 反馈而导致可以使用少于脉冲值的所有位来对脉冲宽度进行控制的 控制处理。演绎“计数”或“比较”处理可以不具有被比较的物理计 数/值，而是处理中概念步骤“计数/值”。
对于本发明，术语“禁止”指的是将输出信号或数据置为高阻态。 通常，进行这种操作，使得一个或多个信号可以共享数据线(通常是 数据结构)的公共数据组。通常，对于数据总线上的同一数据线，仅 一组信号被使能，而禁止所有其它信号。
对于本发明，术语“驱动位”指的是通常在二维存储阵列中的存 储位，其中基于该驱动位对电极进行驱动。
对于本发明，术语“ERAM”或者“执行RAM”或者“执行存 储器”指的是空间光调制器底板上的存储位阵列，其至少部分地用于 计算底板的输出。所述位也可以用于其它目的。ERAM通常支持正常 的读取和写入操作，但是可能远宽于典型的存储阵列，以便支持包括 位串行SIMD处理的SIMD处理。在一些实施例中，期望的是，所谓 的MRAM和ERAM位可以是具有单组寻址的单存储阵列结构。在其 它实施例中，MRAM和ERAM的寻址可以是分开的，但是每个阵列 的位可以散布在晶体管的物理布置中。在其它实施例中，一些或者所 有ERAM存储位可以与MRAM位物理地分离。
对于本发明，术语“浮动节点”指的是预期使用的节点在一些点 上根本不需要驱动，诸如可以置于高阻态的具有多驱动器的总线，或 者在一些点上即没有被驱动到高也没有被驱动到低状态的点。与具有 逻辑功能的电平转移器相关联的电路(如下面结合图29、30和31所 描述的)具有这样的功能，其中，如果这些“浮动节点”被可靠地驱 动到地电位，则电路单向动作；以及，如果使得这些节点可以“悬浮”， 可以通过N沟道晶体管将他们驱动到中间电平(小于Vcc的电平)。
对于本发明，术语“隐性反馈”和“隐性递归反馈”指的是下一 个输出值取决于当前输出值的操作，但是其中不存在物理线路或者所 需的读取操作。例如，置位-复位触发器支持“隐性反馈”，这是因为， 如果置位输入和复位输入都无效，则其输出保持为它原来的状态，由 此，如果在给定状态即没有激活置位也没有激活复位，则输出是基于 其先前的状态的。
对于本发明，术语“MRAM”指的是在其中具有作为“驱动位” (见“驱动位”的定义)的存储位的存储阵列。在一些情况中，MRAM 可以具有“驱动位”与不是驱动位的存储位的混合。
对于本发明，术语“递归反馈”指的是新输出状态至少部分基于 旧输出状态的任何处理。例如，就导线或者存储读取操作而言，该反 馈可以是物理的，或者，由于数据存储结构和控制操作的方式，它可 以是“隐性”的。
对于本发明，术语“递归反馈”指的是输出的下一个状态是基于 包括输出的先前状态的函数的处理。该输出可以是输出位的镜像复 制，可以被反转等。此外，在输出与驱动电路的电极之间，可能存在 附加驱动电路，并且甚至是对值进行的一些逻辑修改。在递归反馈中， 来自一个阶段的结果被反馈且与新输入组合，以计算下一个值。在下 面的实施例描述中，这个术语经常用于指将输出存储位或者输出存储 位的函数反馈，以便与新输入组合。这个函数可包括从存储输出存储 位的函数的输出存储位分离的分离位。“位递归反馈”是其中给定元 件的输出是基于单个位的递归反馈。
对于本发明，术语“视觉显示器件”或者“视觉显示装置”包括 任何类型的视觉显示器件或装置，诸如CRT监视器、LCD屏幕、LED、 投影显示器、用于打印出诸如图片和/或文本的图像的打印机等等。 视觉显示器件可以是诸如计算机监视器、电视、投影仪、电话、膝上 型计算机、手表、微波炉、电子琴、自动取款机(ATM)等之类的另一 个设备的一部分。
本发明涉及用于控制数字底板的电极的一维或二维阵列的方法 和系统。在本发明的一个实施例中，电极的数目可以是由许多成百上 千个电极组成的百万个，其集成在一个半导体衬底上。由于在这个实 施例中存在大量电极，所以产生对每个电极的控制的成本变得相当 大，并且这将通常阻止本领域的普通技术人员执行此种方法或系统。
在本发明的一个实施例中，电极可以是一个镜子，该镜子不仅反 射光，而且产生电场，该电场使得液晶改变偏振光的偏振。使用半导 体CMOS衬底(比如硅、砷化钙(GaAs)等)来按照被熟知为硅基 液晶或LCoS的这种方式控制液晶。在其他实施例中，这种电场可用 于控制微镜，如同德州仪器的DLPTM设备的情形。
在本发明的一个实施例中，与利用模拟电平控制电极相比，可以 按照数字接通或关断方式控制电极。DLPTM代表数字光处理，并且如 同其名字所暗含的，所述光的控制是“数字的”且由一系列接通或关 断脉冲控制。应该理解的是，包括由半导体衬底控制的、发射光的那 些液晶的其他形式的显示设备也可以使用本发明的技术。一个此种实 例是有机发光二极管(OLED)器件，其中小的LED将由所述电极控 制。
现有数字微显示器采用所述像素值和计数(Count)的某一组合 来确定所述电极的新值，而不考虑所述输出存储位的当前状态。这种 类型的处理是“前馈(feed forward)”功能。然而，在本发明之前， 没有人提供一种方式来使得所述输出的下一状态以某种方式依赖于 所述输出的当前状态。
在本发明的一个实施例中，在所述电极上产生脉冲宽度调制信号 时，递归反馈用于显著地节省数字底板上的存储器，所述底板的带宽 和所述底板内的带宽，以及处理硬件。
数字LCoS设备的通常概念已经被熟知了10多年。McKnight的 美国专利No.5,959,598给出了多个所述基本数字LCoS概念的实例， 在此将本专利的内容和公开全文引入，作为参考。Zuravleff的美国专 利No.6,650,138示出了这种“主-从”镜子驱动配置的变形，并且在 此将本专利的内容和公开全文引入，作为参考。上述两个专利都描述 了使用前馈方法。两者都示出了一个两-存储位结构，在该两-存储位 结构中，所述存储位中的一个被直接转移到所述另一个位，以用于显 示，并且因此所述两个存储位被牢固地链接在一起，并且连接到特定 输出。
与这个方法相比，本发明的一个目的是使用递归反馈来降低所述 带宽。此外，在本发明的一个实施例中，所有存储器将会处于类似 RAM的位阵列中，而不是使用2-位移位寄存器功能，从而使得没有 两个存储位将会直接链接到一起。
Willis的美国专利申请文档No.2003/0160803给出了使用“前馈” 设计的空间光调制器微显示器，并且在此将其内容和公开全文引入， 作为参考。在这个应用中，N-位像素值与N-位计数器相比较，并且 所述比较结果被用于驱动LCoS设备的显示镜。它们示出了出现2N 次的N-位宽度比较，以便利用要求所有N-位的每个比较来控制所述 位。它们示出了需要所述显示器上的至少N-位存储器存储来影响 PWM控制。这意味着N-位必须以某种方式被2N次发送/连接到N- 位宽比较器，以便控制PWM波形。
本发明的另一个目的是避免要求多-位宽比较来控制输出。本发 明的又一个目的是在一个或多个所述比较上使用少于N-位，以减少 取回数据的需要。本发明的又一个目的是使用明显少于2N次比较， 来确定具有2N个不同宽度的PWM波形。
Worley的美国专利No.6,326,980示出了利用前馈操作的另一个 LCoS空间光调制器，在此将其内容和公开前文引入，作为参考。在 这种情况下，它们产生了一序列“等加权”脉冲和“二进制加权”脉 冲。与前馈驱动相一致，这些脉冲直接确定所述光调制电极上的值。 而且，所述等加权脉冲被用于形成单脉冲，而所述二进制加权脉冲可 以产生一个或多个附加脉冲。换言之，如果使用这种方法，则对于所 有N-位，这种方法将不会产生单脉冲。
本发明的又一个目的是提供能够产生单脉冲或常数数目的脉冲 的脉冲驱动方法。美国专利No.6,326,980在图15和18中示出了一 个处理，在该处理中，仅仅读取外部帧缓冲器的位的一部分并且对其 进行逻辑组合，但是随后将其按照被描述为并行而不是位串行操作的 方式进行组合。然而，所述组合是在显示器本身之外，在外部控制器 中进行，而不是在显示器本身中进行。由于所述处理是一个前馈处理， 必须被读取且被逻辑组合的位要多于这种新发明的递归反馈方法所 需的位。
Guttag的PCT专利申请No.W00079510A1示出了在半导体衬底 上的空间光调制器，在此将其内容和公开全文引入，作为参考。PCT 专利申请No.WO0079510A1在图10中示出了由两个锁存器形成的显 示位，其中所述第一锁存器的数据可以被转移到第二锁存器。所述应 用讨论了从所述存储器阵列读取、对所述位进行操作以及写回所述存 储器。仅仅所述操作是用于为了DC平衡所述LC材料而对所述存储 器中的值进行反转。虽然可以利用该处理来反转所述设置的位，但是 没有描述如何对所述位进行驱动脉冲宽度控制。因此，虽然这个操作 涉及读取所述输出状态，但是这个操作不能使用其他数据来与所述输 出位组合。更为具体地，PCT专利申请No.WO0079510A1没有示出 如何通过将所述输出位的当前状态与其他数据组合来控制所述输出 脉冲的宽度。
本发明的一个目的是提供一种递归处理，该递归处理可以产生脉 冲宽度而不仅仅对位进行反转。本发明的又一个目的是示出如何递归 地使用当前的显示位来产生脉冲宽度，该脉冲宽度使用所述输出位的 当前状态而不必首先物理地读取所述输出位的状态。
Rogers的美国申请文档No.2003/0103046描述了“前馈”驱动方 法的另一个实例，在此将本申请的内容和公开全文引入，作为参考。 类似于美国专利No.6,326,980，本发明使用用于最高有效位的一组等 加权脉冲，而不是美国专利No.6,326,980中的一系列二进制加权脉 冲，它将所述图像分解成馈送一系列共享计数器的区域。应该注意的 是，来自这些计数器的控制也是“前馈”处理，并且所述计数是并行 (多位)进行的，并且没有如本发明的一个实施例中所述进行位串行。 本发明的又一个目标是产生单脉冲驱动方法，该单脉冲驱动方法不要 求产生“相等”或“固定”的时间脉冲。本发明的另一个目的是通过 使用递归反馈，相对于现有数字底板控制方法，显著地节省处理硬件、 存储器存储和存储器带宽。
美国申请文档No.2003/0103046还表现为将所述显示分解为大 数据块区域，该大数据块区域利用不同的定时进行动作，对本领域的 技术人员而言，这将是显示一致性问题和其他后果的潜在来源，在此 将其内容和公开全文引入，作为参考。
Hudson的美国申请文档No.2003/0210257示出了又一种前馈方 式来数字地驱动LCoS显示设备，在此将其内容和公开全文引入，作 为参考。即使这种方案复杂，也不会表现为支持单脉冲宽度。
在一个实施例中，与利用模拟电压电平控制电极相比，可以按照 数字接通或关断方式控制电极。在一个实施例中，类似于电场被用于 控制DLPTM设备中的微镜的方式，所述电场被用来数字地控制微镜。 DLPTM代表数字光处理，并且如同其名字所暗含的，所述光的控制是 “数字的”且由一系列接通或关断脉冲进行控制。应该理解的是，本 发明可以与包括由半导体衬底控制的发射光的那些的其他形式的显 示设备一起使用。例如，本发明可以与有机发光二极管(OLED)设 备一起使用，在该OLED设备中，小的LED将由所述电极控制。
现有数字微显示器采用所述像素值和计数(Count)的某一组合 来确定所述电极的新值，而不考虑所述输出存储位的当前状态。这种 类型的处理是“前馈(feed forward)”功能。与之相反，本发明使用 递归反馈，也就是，所述输出的当前状态被用于产生所述输出的下一 状态。
在一个实施例中，在所述显示电极上产生脉冲宽度调制信号时， 递归反馈被用于显著地节省数字底板上的存储器，所述底板的带宽和 所述底板内的带宽，以及处理硬件。
此外，在本发明的一个实施例中，所有存储器将会处于类似RAM 的位阵列中，而不是使用2-位移位寄存器功能，从而使得没有两个存 储位将会直接链接到一起。
本发明提供了通常控制电极的大阵列的能力，尤其是控制调制光 的显示元件的大阵列的能力。可以通过改变图像元件传输或反射光的 方式来产生光调制，或者可以是通过控制比如发光二极管(LED)等 之类的光发射元件来进行光调制。用于驱动电极的方法和方式的这些 概念可以扩展到驱动下述电极的大阵列。
对于数字微显示器而言，所述输出通常被保存在锁存器或存储位 中。这个控制位接着被用于控制所述输出。在本发明的一个实施例的 情况下，所述输出是镜子上的电荷，用于控制液晶材料。本领域的技 术人员应该理解的是，作为待“DC平衡”的LC材料的广为熟知的 需要的一部分，在LCoS的情况下，在所述输出存储位和镜子之间存 在附加逻辑，这个附加逻辑用于反转所述位。还应该理解的是，所述 驱动输出位采用各种形式，包括静态RAM位、动态RAM位或者在 主/从结构中具有多于一个位，如Worley的美国专利No.6,326,980所 示，在此将其内容和公开全文引入，作为参考。
在控制微显示器的输出的现有方法中，所述输出的值是利用像素 值与计数器和定时控制的某一组合来确定的。这个组合的结果被用于 产生下一输出，而不考虑当前输出。
在本发明的一个实施例中，像素值与计数器和/或定时控制组合 来产生一个或多个中间值。这些中间值自身不足以产生下一输出值。 这个中间结果随后与当前驱动输出位组合来产生下一输出值。
如下所述，本发明的递归反馈方法用于显著地降低影响所述输出 阵列的控制所必须的数据率和/或逻辑量和/或存储器量(在本发明的 一个实施例中，在显示器上)。显著节省的主要理由是由于当前驱动 输出位中具有累积的信息，使用该信息而不是需要来自所述原始像素 值的更多位。
美国专利申请文档No.2003/0160803描述了使用单计数的单脉 冲方法，在此将其内容和公开全文引入，作为参考。基本上，所述脉 冲开始于时间＝0时，并且当所述计数达到像素值时所述脉冲停止。 Worley的美国专利No.6,326,980描述了使用前馈驱动方法，将脉冲 的控制分解为一系列等加权脉冲和一系列二进制加权脉冲，该一系列 等加权脉冲用于形成表示最高有效位的单输出脉冲，一系列二进制加 权脉冲用于所述脉冲值的最低有效位，在此将其内容和公开全文引 入，作为参考。美国专利申请文档No.2003/0103046描述了使用 Worley专利的等脉冲方法并且随后使用计数器或比较方法控制LS 位，以便形成单脉冲，在此将其内容和公开全文引入，作为参考。
利用前馈比较方法的单计数的缺点在于：每个位需要进行2N次 N-位的计数/比较或需要总共2N×N(N×2N)个待比较的位。在Worley 的专利中和美国专利申请文档No.2003/0103046中描述的方法都要 求产生等脉冲。本领域的技术人员将会理解的是，产生这些等脉冲所 需要的带宽要高于使用已编码数据所需要的带宽，并且由于所述带宽 太高，所以这是为何等脉冲概念不用于最低有效位的原因。如果存在 具有“等脉冲”的M-位，则存在必须产生的2M个等加权脉冲。
还应该注意的是，在Worley的专利中和美国专利申请文档No. 2003/0103046中描述的方法中，所述MS-位的等加权脉冲被示出对所 述脉冲的LS-位进行控制，在这些方法中，MS操作相对于LS操作的 所述顺序如果存在优点也会很少。与之相反，下述的本发明的实施例 可以在首先处理LS位时提供成本优势。
图1示出了现有的前馈控制处理102。在步骤104中，像素数据 212与计数器和/或定时控制输入214被用于通过使用算术和/或逻辑 函数和/或存储来产生中间值116。在步骤122中，输出控制位使用下 一输出值116来驱动镜子132。
图2示出了根据本发明的一个实施例的递归反馈控制处理202。 在步骤204中，部分像素数据212与计数器和/或定时控制输入214 被用于通过使用算术和/或逻辑函数和/或存储来产生一个或多个中间 值216。在步骤222中，一个或多个中间值216与当前值224组合来 产生下一输出值226。在步骤234中，输出控制位使用下一输出值226 来驱动镜子242。并且当前值224被给予下一输出值226的值。
通过比较图1和图2中的处理，可以发现前馈处理(图1)和递 归反馈处理(图2)在控制输出的方式上存在重大的差别。
对于本发明的递归方案，输出的当前状态被用于减少需要的像素 值位的数目。例如，图3的表格中略述了本发明的一个实施例的递归 反馈方法。从0到7的计数与其二进制表示000到111一起被示出， 其中最右边的位值为位0，最左边的位值为位2。
图4示出了用于图3的表格中示出的控制方法的简化时序图。在 图4的图形中示出的是一对用于所述8个可能(0到7)像素值的每 个的控制以及得到的输出的波形。所述像素控制是基于在所述图形的 X轴上示出的给定的计数来产生的。产生所述控制的所述逻辑被共享 来产生用于多个像素的控制，并且因此只要需要，所述输出值必须影 响所述控制，并且这是由控制波形中的比较的脉冲指示的。在实际系 统中，在控制信息的产生和控制信息对所述输出的影响之间存在一些 时延，并且这是由控制信号和对所述输出的影响之间的微小时延来指 示的。
图4中的下面一对波形示出了假定像素值为0(二进制000)的 控制方法的控制和输出。遵循整个图3的表格，在计数0时，由于所 有3位为0，所以所述输出将不会导通。在计数1，硬件将会测试位 2和1是否为0，并且由于都为0，硬件将会产生控制脉冲，该控制 脉冲将会使所述输出被驱动为关断。但是，应该注意的是，由于所述 输出已经为0，这种将所述输出置位为0的附加置位对所述输出没有 影响(输出保持为0)。对于计数2到计数7，这些“冗余”关断脉冲 将会发生。由于无论所述脉冲是否发生，这些脉冲具有相同效果，所 以这些脉冲是“不被关注的”。允许“不被关注的”脉冲的优点在于： 较少的位必须被访问来形成所述控制。
在图4中，在用于像素值为0的一对波形上方的下一对波形示出 了用于像素值1(二进制001)的控制。在计数0，所述位中的一个 位0将会为1，所述表格指示导通所述输出。因此，所述输出在计数 0后增长/发生。在计数1，位2和1都为0，因此产生导致所述输出 关断的脉冲。将会看出的是，在计数2，其查看位2和0，由于位0 为1，所以所述测试将会失败，并且不会产生脉冲。所述输出将会保 持在其现有状态。随后，在计数3，对位2进行测试，并且由于对于 二进制像素值001，其为0，所以产生脉冲。但是由于这个脉冲的唯 一影响是关断已经关断的输出，因此最终没有影响。遵循整个图3的 表格，在计数5，其仅仅读取位1，对于像素值为1(二进制001)， 其为0，产生对所述输出没有影响的另一冗余脉冲。
参考图3的表格，可以观察到的是，在计数4到7中没有查看/ 使用位2。因此，如果存储非常珍贵，那么在对计数3进行比较之后 或大约比较进行的时间的1/2时，不再有必要将该位保持为有用。类 似地，在计数5的比较中最后查看位1，并且在计数6和7中不使用 位1，并且在计数6中查看位0。在本发明的一个实施例中，用于存 储位的存储器被继续重分配来最小化总体存储要求。
查看图4的时序图的剩余部分，将会看出，存在仅仅在所述输出 已经为0后产生的冗余脉冲。允许这些冗余脉冲的一个优点在于：较 少的像素输入位被需求来在给定时间决定产生，并且这随后将导致在 所述显示设备中需要较少的存储。
前述讨论已经就一系列“计数”讨论了本发明的一个方法，但是 在实际中，从不存在与计数器的物理比较，如同专利申请文档No. 2003/0160803(申请No.10/086,010)中的实例，在此将其内容和公 开全文引入，作为参考。在给定点上及时查看各个位，但是不将它们 与计数器进行比较，而是基于一系列操作来查看这些位。在本发明的 更为有利的实施例中，所述“计数”变得更为抽象，而不是物理值。
对于图3中的表格的情形，在给定计数上查看的位对应于在所述 计数中的零。例如，对于计数2(二进制010)，查看位2和0。由于 在所有计数中从0到7步进，在8个计数中，0的数目将会非常精确 地为位的总数目的一半。而且，虽然本发明的方法被用来控制任何宽 度的脉冲，但是所需要的唯一逻辑操作是逻辑OR或逻辑NAND(逻 辑AND的非，其等效于在经过逻辑OR之后的所有输入的非)。没有 必要进行如专利申请2003/0160803中的算术比较，甚至也不需要进 行需要一系列对在OR之后的计数的每个位进行XOR的等比较。由 于对于高分辨率显示器而言，非常大量的脉冲是受控的，所以这种被 要求来执行这个测试的简单操作是有利的。
对于本领域的技术人员而言显而易见的是，所描述的处理可以被 扩展到任何数目的像素大小值的位，并且对应于一系列脉冲宽度。平 均而言，仅仅一半位需要在任何给定计数被查看，因此，例如对于8 位像素值大小，仅仅4位将被查看来确定图2中示出的中间值。这个 中间值随后将与所述当前值组合来控制所述脉冲宽度。
查看图3中的表，将可以看出的是，所述处理将逐位位置地跳过。 例如，在计数0，需要所有3位。在计数1，需要位2和1。在计数2， 需要位2和0。在本发明的一个实施例中，所述位被存储在位的大阵 列中，并且取回不需要的位将会结束(end up)浪费带宽，该带宽随 后将意味着较高的时钟速率。
为了避免浪费带宽，将会使用熟知为位串行处理的技术。位串行 处理在不同的存储器地址存储精度的每个位。为了使用熟知为单指令 的位串行处理技术来控制海量输出，在本发明的一个实施例中可以使 用多数据流(SIMD)处理。
在本发明的一些实施例中，使用递归反馈处理，在该递归反馈处 理中，存储所述输出的阵列，所述“当前输出”被用于确定所述输出 的下一状态，即所述“下一输出”。在本发明的一些实施例中，非常 大量的输出被控制，因此在此种实施例中，具有有效的存储装置同时 支持递归反馈是重要的。
存在多个可能的方式来实现根据本发明的实施例的递归数字反 馈。图5示出了使用显性递归反馈的电路502，在该电路中，时钟触 发的“D”(时延)触发器512的输出513通过复用器514反馈。使 能位516控制复用器514来在新输入值522或来自D触发器512的 旧输出(由数据线524指示的)之间进行选择，以输入到D触发器 512。例如，使能位516可以是图2中示出的“中间值”。如果使能位 516为0，则复用器514选择所述旧输出，如果使能位为1，则复用 器514选择新输入值522。连接532指示变成D触发器512的输入的 复用器514的输出532。时钟脉冲542使得所述D触发器512的输入 变成D触发器512的新输出513，如同现有技术中所公知。由数据线 524指示的新输出105的反馈信号被输入回复用器514，作为旧D触 发器输出513。反馈信号524对应于电路502的显性反馈。
图5的实施例中使用的D触发器和复用器可以是任何合适的D 触发器或复用器。在一个实施例中，图5的所述新值可以是一个控制 信号，比如图2中示出的控制信号中的一个。而且，图5中的使能位 可以是对所述像素数据的一部分以及定时和控制信号(比如图2中示 出和上述的“中间值”)进行一些逻辑和算术操作的结果。对于空间 光调制器，存在任何输出阵列，由此本发明的一些实施例将支持处理 输出的多个位。具体而言，在一些实施例中，可以并行地处理大量输 出位。
本领域的技术人员将会理解的是，图5中的时钟信号不需要是连 续时钟，而是可以使能或禁止(gated)的时钟。图6示出了使用隐 性反馈的电路602，该电路的功能在许多目的上等效于图5的电路， 但它是以不同的方式实现的。时钟脉冲612和使能位614到达AND 门616，以产生时D触发器624的时钟输入，由连接622指示。如果 使能位614为0，则电路602的配置具有防止D触发器624变化的效 果。因此，如果使能位614为1，则D触发器的输出626将是新值 632，而如果使能位614为0，则D触发器的输出626将保持为旧值。 视为所述电路602的另一方式是：时钟612作为D触发器624的无 条件写使能，并且使能位614用作“位屏蔽”来使能或屏蔽写入。
因此，图6的逻辑执行了与图5的逻辑相同的功能。在图5的逻 辑中，递归反馈是显性的，其中所述输出被反馈为复用器逻辑的反馈 信号。与之相反，在图6中示出的逻辑中，反馈是隐性的。虽然隐性 反馈不是很通用，但是对于许多应用而言，所述隐性反馈明显地更为 成本节约。
在使用前馈方法的现有电路中，主要的确定是写什么(1或0)， 而对于隐性递归反馈方法，比如本发明的实施例中使用的，进行是否 利用在任何比较或其他计算之前预先确定写入的数据/值来写入的决 定。
虽然本发明的概念可以利用时钟D触发器实现，但是对于空间 光调制器所需要的大量存储、当前几千到百万的输出而言，其他形式 的存储通常更为成本节约。因此，在本发明的一个实施例中，使用采 用静态RAM(SRAM)位的阵列结构的更为成本节约的方法。然而， 将会理解的是，可以使用不是静态RAM的类型的存储器来实现本发 明的实施例。而且，虽然SRAM具有不同的容量，但是本发明的一 些实施例利用相对少用的SRAM的容量，也就是使用所述位阵列之 外的“屏蔽写入”驱动电路，使得每个位的行为类似于置位-复位触 发器或图6中的电路。
图7示出了“镜子位存储单元”702，该镜子位存储单元具有一 个与由电极(未示出的)控制的镜子704连接的公共6晶体管(6-T) SRAM位703。由于SRAM位703连接到驱动镜子的电路，所以SRAM 位703也可以被称为驱动输出位。SRAM位703使用交叉连接非门 712和714来存储所述位值。SRAM位的写处理通常开始于同时预充 电的位线714和716。为了将值写入SRAM位703，首先利用SRAM 位的阵列(未示出)之外的驱动电路(未示出)下拉位线716(-Bit) 或718(Bit)中的一个。随后，启动行选择726，允许位线716和718 来通过传输门728和730来驱动SRAM位703，并且由此写入SRAM 位703。镜子位存储单元可选地包括由虚线指示的DC平衡块742。
在比如图7中示出的SRAM位的SRAM位中，在读取操作时， 在尝试读取或写入位之前，两个位线通常都被预充电。所述SRAM 位包括非门和传输门，电设计所述SRAM位使得如果两个位线被预 充电，则SRAM位将不会改变状态，并且无论SRAM位中的哪一个 非门正在输出0，则将会下拉通过传输门与该非门连接的位线。通常， 在进行“读取”操作时，所述阵列之外的电路将会探测哪一个位线正 在被下拉或位线中的差别。
而且，在一个实现中，在驱动输出位和镜子或控制该镜子的电极 之间还存在其他逻辑或晶体管。例如，存在一个逻辑，该逻辑将驱动 所述镜子的值有选择地反转以支持LC材料的DC平衡要求，如图7 中的DC平衡块所示。
图8示出了简化的2行×2列的SRAM 802的逻辑表示，该SRAM 802包括通常在所述位的阵列之外的驱动电路。四个SRAM位804 被示出为按照2行和2列进行组织。预充电晶体管812上拉所有位线 (-Bit)814和位线(Bit)816。在写入操作时，在公共数据输入/输 出线820上的数据被发送到三态缓冲器(1、0或悬浮)824，以及经 由由虚线矩形指示的读/写电路830的非门828发送到三态缓冲器 826。单个写使能(WE)信号832启动所有选择的列(在这个简单实 例中未示出列解码)的三态缓冲器826和824，使得数据线820上的 二进制值由于非门828而在位线814和816上被驱动。在写入操作时， 所述关断的读取信号具有禁止/三态读取输出缓冲器834的效果。在 这个简单实例中的单个行选择线(比如836或838)将会经由行解码 和驱动电路(未示出)被启动，连接到该行选择线的每个位的位线 814或816中的一个将被用于每个列的驱动器826或824驱动为低， 其随后将基于所述位线使所述选择的位被写入。在写入操作期间，读 取输出缓冲器834是三态(tri-stated)的(悬浮的)，使得所述数据将 在数据线820上被驱动。
在读取操作时，经由预充电晶体管812对所述位进行预充电，所 述写使能被截止，由此使写缓冲器826和824成为三态(tri-stating)， 并且一个行选择启动。一个行上的所有位将基于所述行选择为每个列 选择的位的状态，下拉用于该列的两个位线中的一个位线。“读出放 大器”844检测每个列中的两个位线中的哪一个位线被该列中的所述 行选择的位驱动为更低。所述读出放大器844的输出连接到读取输出 缓冲器834的输入，该读取输出缓冲器834在读操作时由读使能(RE) 846导通，并且在公共数据输入/输出线820上驱动。通常，所述读出 放大器中的一个将放大相应的Bit和-Bit之间的差，并且输出一个强 二进制电平。随后将由所述读使能来使能所述三电平缓冲器，以驱动 数据线上的数据。
图8是关于位的数目和示出的电路的简化实例。例如，仅仅示出 SRAM位，而其他设备或电路(比如逻辑、电极、镜子等)连接到图 7中示出的存储位。而且，本领域的技术人员将会理解的是，存在许 多方式来实现RAM阵列和相关的缓冲。而且，“列解码器”对于本 领域的技术人员而言是熟知的，出于简单，在此未示出，并且在RAM 阵列中使用“列解码器”。
图9示出了小的2行×2列阵列902，用于说明简化的屏蔽写入 SRAM设计，该屏蔽写入SRAM设计支持本发明的实施例的屏蔽写 入。4个SRAM位904被示出为按照2行×2列进行组织。屏蔽写入 驱动器906由虚线矩阵示出。预充电晶体管912上拉用于将要被写入 的所有列的所有位线(-Bit)914和位线(Bit)916。数据线922和其 逻辑非-Data线924将一个值广播到阵列902的所有列或部分列。一 起使用，数据线922和其逻辑非-Data线924重新发送单M-DATA值 926。阵列902还包括单写入(WE)信号932、行选择线(n)936、行 选择线(n+1)938，每位写使能942和预设信号943(Pre)。
在屏蔽写入SRAM 902中，将成为用于正常SRAM的数据的那 些变成一系列位写入使能942，当一起采用时形成“位屏蔽”，该“位 屏蔽”使得写操作是基于逐位进行的。写使能932还被广播来控制所 述可能的写入的定时，但是除非每位写使能942也被启动，则数据线 922和-Data线924上表示的M-data 926将不能在位线914的情况下 通过晶体管944和948或者在位线916的情况下通过晶体管926和 950来下拉位线914或916。如果每位写使能942被关断，则晶体管 944和954将都截止，使得即使写使能932启动，并由此导通晶体管 948和948，位线914和916也不会下拉。由于位线914和916都不 会下拉，所以给定的SRAM位904“检查”什么看起来象读取周期。 由于可以如同图8中的读取周期中一样驱动位线914和916，但是没 有输出，所以这被称为“伪读取”。
用于每个列的位WE(写使能942)将每列的“无条件”写入变 为每列“有条件”写入。而且，“真”数据信号922被视为“置位” 信号，而“假”-data信号924被视为“复位”信号，该“复位”信 号由位WE(或使能位)942使能。图8中的电路还被视为用于单个 位的图6的概念的扩展，按照有效的方式控制位阵列。
如图9中所示，虽然图9中的流程图的输出示出输出位从所述输 出位中取出，进入“组合”块，然后回到输出位。但是，一些位存储 阵列结构，比如许多RAM结构可以支持这种“组合操作”，而不需 要被熟知为“屏蔽写入”操作所需要的显性组合硬件。在图9中未示 出附加功能，比如用于DC平衡的那些功能，但是可以在本发明的实 施例中使用。
本领域的技术人员将会理解的是，存在许多不同的方式来缓冲和 驱动Data线和-Data线上的数据信号。例如，可以驱动单数据信号， 并且通常在每个驱动位内本地产生所述反转。为了在其他图形中通用 和简单，仅仅示出单M-Data线。但是应该理解的是，多个实施例应 该可以利用图9中示出的一对线来实现。
图9中的位线的逻辑和操作与正常SRAM(比如图8中示出的更 为正常的SRAM)相同。图9中的屏蔽写入SRAM和图8中的正常 SRAM之间的一个差别在于如何驱动位线存在差别。在图8中，仅仅 示出用于SRAM位的逻辑，但是其他逻辑、电极和镜子可以被添加 到位中，以形成显示元件。
应该注意的是，在图9所示中，不存在读出放大器或其他机构来 进行读取。对于本发明的一个实施例的功能操作，在驱动控制显示元 件的电极时，不需要物理地读取所述位。所述递归反馈来自于执行屏 蔽写入操作的方式，并且处于“隐性反馈”的情形，如同参照上述图 5和图6所描述。本领域的技术人员将会理解的是，如果例如是测试 理由或添加功能所需要，则所述逻辑可以被添加来支持读取操作。本 领域的技术人员还将会理解的是，虽然列解码器未示出，但是也可以 增加。
而且，图9中示出的逻辑仅仅是实现屏蔽写入驱动器的多个方式 中的一种，并且仅仅是一个实例。本领域的技术人员还将会理解的是， 可以利用使用不是本实例中的6-T RAM的RAM来支持每位或多位 “屏蔽写入“功能。相对于正常RAM的一个重要差别在于单数据值 被广播到至少一些列，并且对这些列，逐列地控制是否执行写入，而 在正常RAM中，所述写使能被广播，且所述数据逐列变化。
图9中示出的逻辑仅仅是执行屏蔽写入的多个方式中的一种方 式。可以按照如同本领域技术人员所熟知的多个不同的方式来实现屏 蔽写入的效果。所述屏蔽写入的一个重要部分是能够基于处于有效数 据的那些(每位写使能)，来禁止写入存储器。图9示出了如何通过 仅仅使用列驱动电路来使用相同的存储元件，RAM位。本领域的技 术人员将会理解的是，存储元件的精确设计可以不同于所说明的6-T SRAM和/或图9中示出的驱动电路的精确设计。
虽然屏蔽写入不是本发明的递归反馈概念所需要的，但是屏蔽写 入具有不需要读取所述输出位以便与其他数据有效组合的额外步骤。 在其他实施例中，可以首先读取所述位来显性地实现所述递归反馈。
将会理解的是，图9中示出的SRAM阵列仅仅是用于说明目的 的简单实例。用于显示的实际阵列具有1000或更多行以及1000或更 多列位。还应该理解的是，可以使用不是利用SRAM位的那些RAM 的RAM类型。
屏蔽写入类型RAM的主要优点在于屏蔽写入类型RAM可以经 济地支持一些形式的递归反馈类型方法，而不要求首先读取存储位。 而且，存储位本身需要与典型RAM的存储位相同，并且由于对于大 RAM阵列，所述位的大小自身支配(dominate)所述区域，屏蔽写 入RAM可以内置于约与传统SRAM相同的区域中。同样，屏蔽写入 类型驱动方法可以支持具有存储器位而不是SRAM位的RAM。
虽然不是所有递归反馈算法可以使用图9中示出的屏蔽写入类 型的SRAM，但是一些实施例可以使用利用它的方法。具体而言，图 3和图4中示出的递归反馈方法和演绎比较方法可以利用屏蔽RAM。 图9中的屏蔽写入位使能可以由图4中的控制信号驱动，其中存在一 组用于一系列驱动位的控制信号，其在RAM支持的屏蔽写入的单个 操作中进行有条件地修改。
一种实现用于驱动输出阵列的前馈方法的实例在申请文档No. 2003/0160803中进行了描述，在此将其内容和公开全文引入，作为参 考。再次假定使用由Willis的美国专利申请文档No.2003/0160803教 导的方法的图3的非常简单的3-位受控脉冲，所述脉冲宽度将通过将 3-位像素值与3-位计数器进行比较而形成。对于每个计数，像素值的 所有3位与计数器的所有3位进行比较。例如，如果所述计数大于所 述像素值，则所述输出(镜子)被关断。如果假定所述像素值的3位 被存储在存储器和寄存器文件的一些地方中，则如果对于8个计数中 的每个都读取所述3位，则必须读取总共3×8＝24位，并且每驱动 位每脉冲执行8个无条件写入。但是使用图3的演绎比较方法结合由 本发明的一些实施例教导的屏蔽写入存储器，每驱动输出仅仅需要读 取3×4＝12位来对它们进行控制。
在本发明的一些实施例中，使用“双计数”方法，其中针对MS- 位和LS-位来处理所述像素值，但是没有必要产生如较早提及的现有 技术参考(美国专利No.6,326,980和美国申请文档No.2003/0103046) 中需要的“等加权脉冲”。在本发明的一个实施例中，MS控制和LS 控制都是单处理的一个部分，而不需要用于MS和LS控制的分立和 不同硬件。此外，在本发明的一个实施例中，可以改变将在像素值中 所考虑的位分割为MS位和LS位，而不需要显著地改变所述硬件。
本发明的一个实施例的双计数方法的基本概念是将如同参考 ‘803中的用于单N-位计数/比较的单计数分解为少于N-位的两个计 数/比较。这些组计数中的每个形成整个计数的LS部分和MS部分。 所述LS部分将与一些组最低有效位相关联，而MS部分将具有剩余 位。第一阶段，在一些实施例中，LS部分将作为“直到开始的时延”。 第二阶段，在一些实施例中，MS部分将是“继续直到”值。如同公 知的，N-位数可以具有2N个值。通过将单N-位计数分为具有A位的 “计数”以及具有(N-A)的计数，执行的“计数”的总数目则为2A+2N-A。 对于A和N的任何值，A＜N，(2A+2N-A)＜2N。此外，应该理解的是， 存在仅仅待比较的A个位用于2A阶段中的每一个加上待比较的N-A 个位用于2N-A阶段中的每一个。通过控制具有A-位的脉冲的开始和 具有(N-A)位的脉冲的结束，所述脉冲可以具有2N个不同的宽度，但 是存在所需的较少计数阶段，并且将会存在需要比较的较少位。
因此，在比如美国专利申请文档No.2003/0160803中描述的方法 的单计数方法的情况下，存在N×2N个将要比较的位。本发明的双计 数方法需要A×2A+(N-A)×2N-A。因此，例如，如果N＝8和A＝5， 则对于单计数方法，存在8×28＝2048个将要比较的位，而在本发明 的实施例中，存在3×23+5×25＝184个将要比较的位，从而在必须 进行的位比较中有显著的降低(大约11倍)。
此外，在本发明的一个实施例中，相对于上述图3描述的演绎脉 冲宽度控制可以与这个双脉冲控制方法组合来将必须进行的位比较 的次数减半，使得仅仅必须进行92次位比较(或大约是单脉冲方法的 22分之一)来控制脉冲，其中N＝8和A＝3。降低所需要的位比较的 数目将会大大降低所需要的处理速度和处理硬件的一些组合。当A 为N的一半时(如果N是偶数或如果N是奇数则为向上和向下最接 近的整数)，则出现操作次数的最小值，使得如果N＝8和A＝4，则所 需要的位比较数目将是1/2(4×24+4×24)＝64次位比较。
在本发明中使用的双比较算法的另一个优点在于：所述算法可以 释放(free up)用于存储最低有效位的存储器，如果所述存储在显示 设备上，这尤其重要。LS-阶段按照额定的LS-计数速率来进行计数。 如果所述LS阶段被首先进行，则用于这些位的需要可以相当快地完 成，并且它们所需要的存储器可以用于其他数据。考虑8位脉冲宽度 的4/4分割的实例，如果整个脉冲宽度时间是“W”，则LS位将在大 约W/16内完成。因此，在15/16的所述时间(假定简单二进制脉冲 加权)内不需要所述位。
如上述图3所示，在所述算法中自某个时间开始使用所述演绎计 数方法，随着时间过去，释放MS位和LS位，一些位不会再次被查 看。双比较和演绎比较算法的组合可以允许所述数字被用于明显地减 少显示存储要求。
在图10中示出了根据本发明的一个实施例的利用演绎处理的双 计数，其说明了4/4分割的实例。时间被示出开始于LS位，并且在 MS计数中继续。所述图形示出了MS计数间隔以及LS计数间隔， 为了清楚起见，在下面对其进行了展开。在所述图形中示出的是在位 可以释放且不再为脉冲产生处理所需要时。在图10的时序图的下方 示出的是脉冲宽度如何利用增加的像素值来展开。
本发明的一个实施例中的电极的控制可以使用用于控制输出位 的存储器以及一些用于存储用于控制所述镜子的所有或部分像素值 的存储器。所需要的存储的量可以根据显示要求和可用带宽而变化。 本发明的一个优点是相对容易，利用本发明可以作出这些折衷。
虽然可以利用用于显示的单同类存储器来使用本发明的概念，但 是将所述存储器分解为区域是有利的，并且甚至使用不同类型的存储 器来用于更直接地驱动输出电极，该输出电极用于计算所述脉冲宽 度。
在本发明的一个实施例中，镜子RAM用于驱动输出电极，该输 出电极驱动镜子。由于所述输出电极和这些电极驱动的镜子之间的闭 合连接，电极和由该电极驱动的镜子的组合在本发明中有时被称为术 语“电极/镜子”。还应该理解的是，短语，比如“控制镜子”，有时 也被称为“控制驱动镜子的电极”。对于本说明书，更直接地驱动镜 子的存储器将被称为镜子RAM或MRAM，并且这个存储器阵列中 的位也将被称为MRAM位。在存储位本身和电极/镜子之间存在其他 逻辑。还应该注意的是，虽然6-T静态RAM被用于本发明的一个实 施例中，但是也可以使用任何其他类型的位存储，包括将不被认为是 “静态RAM位”的位。
对于本说明书，在基于每个输出来计算脉冲宽度时用作数据的显 示设备上的存储器将会被称为执行RAM或ERAM。应该理解的是， 在一些实施例中的ERAM可以是物理地分离的存储器或是包括包含 用作ERAM的位的单存储器的一些其他存储器的一部分。
虽然MRAM和ERAM存储器被作为逻辑分离的存储器讨论，但 是它们可以物理地插入到集成电路布局中。在本发明的一个实施例 中，在每个镜子下存在一个MRAM位。在一个镜子可以存在从没有 ERAM位到多个ERAM位。应该理解的是，在一些实施例中，MRAM 和ERAM位甚至可以是具有公共行和/或列电路的单个存储器阵列的 一个部分。
图11A以简化的形式示出本发明具有MRAM和ERAM位的混 合的存储器阵列电路1102。图11B以放大的形式示出单个镜子/电极 1106的存储器阵列电路1102的一组部件1106，如虚线框所示。在一 个实施例中的LCoS设备中，镜子覆盖图11B所示电路的全部或大部 分。每组部件1106包括一个MRAM位，该MRAM位包括诸如图7 所示的RAM位，以及四个ERAM位1118(其可以是普通存储器位)， 这些存储器位安置在单个显示镜子/电极1106的下方。MRAM位使能 /屏蔽输入1122提供位使能来控制屏蔽的RAM驱动器1123以基于逐 列的方式，驱动MRAM位1112的位线(多条位线)1124，如图9 所述。ERAM数据输入以及输出1125为来自ERAM位1118的数据 提供路径，以通过列解码器1126和读出放大器/列驱动器1148经由 位线(多条位线)将其读取或写入，比如在图8所示普通存储器中可 以找到读出放大器/列驱动器1148。然而，图8的存储器并不包括列 解码器。
本领域技术人员可以理解，尽管单个位线被示出为连接到 MRAM和ERAM位，但是它们实际上可以是例如互补位线对，如同 在一些类型的存储器阵列中常见的。
在其存储位以及到镜子/电极1106的连接1127之间，MRAM位 可以具有其他逻辑电路，如图7中MRAM位所示。尽管ERAM位可 以是简单的存储位，但在其他实施例中，它们也可以具有与他们相关 联的附加电路。
图11A所示的6个MRAM位1112一起使用，以形成3列×2行 的MRAM阵列。每行具有一个单独的MRAM行选择线1128。图11A 所示的24个ERAM位1118形成6列×4行的ERAM存储器阵列。 在图11A的例子中，具有分离的MRAM和ERAM存储器，它们物 理上放置于彼此之间，但是它们可以独立操作。在这个简单例子中， 行选择线1132用于选择6个MRAM位1118的一行。对于MRAM阵 列而言，有三个列位线1124，每条列位线对应于图11A所示的MRAM 位的一列。在这个例子中，MRAM不具有列解码器，但是在其他实 施例中可以使用列解码器。存在六个ERAM列位线1144，每条列位 线对应于图11A所示的存储器位的六列中的一列。所示出的每对列 位线1144连接到2至1列解码器1126，如存储器技术领域内所公知 的。列解码器1126选择与其连接的位线对中的一条，在读取或者写 入周期上将其激活。读出放大器和驱动器1148在读取时通过列解码 器1126读取位线，并在写入时通过列解码器1126驱动位线。ERAM 数据输入以及输出1125连接到读出放大器和驱动电路1125。在图11A 中没有示出，但是本领域内公知的是，还有读取和写入选择线(或者 其等同物)，用于控制读出放大器和驱动器1148，以控制ERAM位的 读取和写入处理。
在图11A和11B所示出的本发明实施例中，利用屏蔽驱动器1123 来使用于MRAM位1112的列驱动逻辑具有屏蔽写入功能，该屏蔽驱 动器1123与上述的遮盖驱动器类似。ERAM列驱动器不必支持屏蔽 写入功能，并具有一组常规存储器的读出放大器和驱动器1148。多 个ERAM行选择线1132中的一个由ERAM行解码器和驱动器1172 驱动，其利用ERAM行地址1174寻址。列解码器1126使用列地址 1180在图11A中所示的位线对之间进行选择。通过利用公共写使能 1188和位使能线，位线1124和输入1122支持屏蔽写驱动逻辑， MRAM位1112支持屏蔽写驱动器1123，其中位线1124用作每位屏 蔽写使能。由MRAM行地址1192寻址的MRAM行解码器和驱动器 1190驱动多个MRAM行选择线1128中的一个，以使能对一列中的 给定MRAM位的屏蔽写入功能。
本领域技术人员可以理解，图11A和图11B示出的仅仅是简单 的例子。正如本领域技术人员所知，行和列的数量以及各种解码器可 以改变。这个例子示出的MRAM和ERAM位是物理上放置于彼此之 间的，但是仍旧保持为逻辑上分离的存储器，但是本领域技术人员可 以理解，在某些实施例中，这些存储器可以组合为单个逻辑存储器阵 列或是分离为多于两个逻辑存储器。还应该理解的是，使用MRAM 的屏蔽写入类型存储器仅仅是本发明一种可能的实施例。此外，在图 11A和11B所示的实施例中，仅仅象征性地用一个“位线”示出每列 存储器位，但是这里也可以是不同线对的两条线，如某些RAM设计 中常见的。在图11A和11B的实施例中，ERAM读出放大器和驱动 器被假定为是常规存储器的读出放大器和驱动器，且没有示出写使能 和读使能。
本领域技术人员可知，每个镜子的ERAM位不必为整数，例如， 可以是有一个或多个位跨在两个或多个镜子之间的间隙上。除了 MRAM和ERAM，可以有用于产生由多个脉冲共享的广播值以及用 于控制设备的操作的其他存储器。
SIMD处理器通常包含三个主要的块，控制器，存储器和/或寄存 器，以及处理元件。存储器保持所有数据以及处理结果。处理元件或 PEs一般是给予多个数据路径的名称。在最简单的形式中，所有的PE 进行同样的操作，但是所述操作是针对由与每个PE相关联的存储器 提供的不同数据进行的。控制器产生所有的存储器寻址，控制排序， 并将控制命令发送到处理元件。
SIMD处理器已经在PE内定义了位-并行和位-串行数据路径。本 发明的数字底板可以使用位-并行SIMD或位-串行SIMD或者甚至是 它们的组合。然而，在根据本发明一个实施例的数字底板的使用中， 位-串行SIMD具有某些特定的优势。
美国专利No.5,990,982示出了使用SIMD处理器以在微显示器之 外进行处理，所述微显示器比如是Texas Instruments DMDTM显示器， 在此将其内容以及公开全文引入，作为参考。尽管SIMD处理先前在 显示设备外部的显示系统中使用，诸如美国专利No.5,990,982以及 6,493,467中所述，在此将其内容和公开全文引入，作为参考，但是 SIMD处理并不在微显示器自身之中使用。
术语“智能存储器(smart memory)”通常指的是这样一种器件， 其具有大量存储器以及与其连接的一些处理或其他特殊特征。该处理 通常是某些形式的SIMD机构，诸如在美国专利No.5,184,325中所述， 在此将其内容以及公开全文引入，作为参考。美国专利No.4,720,819 示出一种快速的一次清除一行存储器的方式，且美国专利 No.4,959,811示出如何将位-并行比较器置于存储器的边缘上，在此将 这些专利的内容以及公开全文引入，作为参考。
图12示出MRAM和ERAM输入输出缓冲器1204的1-位宽度的 “块”1202，以及PE(处理元件)1206，其支持本发明的一个实施 例。双向箭头表示的位线1208将诸如图11A和11B所示的MRAM 和ERAM混合的存储器阵列(未示出)连接到输入和输出缓冲器 1204。被标识为组1216的全局控制信号1210，1211，和1212，1213 和1214，在一个实施例中被发送到PE的线性阵列，其中PE 1206是 该PE的一个例子，以控制每个PE的操作。在此实施例中，沿着给 定存储器阵列(未示出)一个边缘的所有PE将接收到同样的全局信 号，但是应该理解的是，在其他实施例中，可以存在具有对各组PE 的不同控制的多组全局信号。
在本实施例中，在两个或更多PE之间没有示出交叉通信(cross communication)信号，但是在SIMD处理领域内公知的是，相邻PE 之间交叉通信有时可能会是有用的。这里预测在其他实施例中，PE 之间可以有信号通信数据或其他信息。
本实施例的存储器阵列(未示出)的ERAM用作常规RAM，并 且利用行地址和列地址进行寻址。然而，与大多数通用的RAM相比， ERAM具有相对较宽的输出，在本实施例中，每个PE一位。PE的 数量可以多于或是少于给定的MRAM输出数量，该输出数量与 MRAM和ERAM列同样方向上延伸的显示线相关联，但是在这个实 施例中，假定PE的数量与MRAM列的数量一样，且每个输出线具 有一个MRAM列。在其他实施例中，PE的数量可以多于或少于 MRAM输出数量。
ERAM数据线1218是ERAM的1位输出。控制信号1210，其 用作全局PE功能控制信号，从示出为虚线框的逻辑块1220选择操 作。如果控制信号1210为零，则与(AND)门1222的输出就是零， 而不管逻辑块D触发器1226的输出1224的状态，并且因此数据线 1218上的数据通过或(OR)门1228与零进行OR操作得到，且因此 XOR门1232的输出未经改变传送到逻辑块D触发器1226的输入。 如果控制信号1210是1，则AND门1222的输出与输出1224一样， 且因此OR门1228将XOR门1232的输出和输出1224进行OR操作 之后的结果，输出到逻辑块D触发器1226的输入。控制信号1212 用于选择何时查看OR门1228的输出并保存结果。在控制信号1210 为逻辑1时，该存储D触发器和通过AND门1222和OR门1228的 反馈路径将在每次施加时钟输入信号1212时与XOR门1232的输出 一起进行逻辑OR操作。一起进行OR操作的位越多，需要的周期就 越多，但是OR的宽度是可变的。在多个周期上执行多-位宽OR操作 是一种位串行处理的形式。
控制信号1214用于控制ERAM数据输出1218是否被XOR门 1232反转。如果信号1214是1，则输出1218上的数据就在到达OR 门1228之前被反转。因此，逻辑块1220与D触发器就可以一起对 数据线1218上过来的一系列位或其反转值进行OR操作。在本发明 一些实施例中，脉冲宽度的控制可以由一系列位串行OR操作而计算， 或者通过执行一系列的位串行NOT-OR操作而计算。
本领域技术人员可以理解，对于某些应用而言，XOR门1232不 是必须的。例如，如果需要逻辑OR的数据不同于用于处理的需要非 OR操作的数据，则例如，数据可以在被存储在ERAM之前反转。这 个预反转可以在利用底板的输入缓冲器将其存储在底板上的一些其 他位置的时候在底板上完成，或者需要反转的数据可以被反转地发送 到底板。
在“片”1202的操作中，产生地址(未示出)以选择存储器阵 列(未示出)中ERAM的位置，且在数据线1218上输出一位。通常， 在多个周期OR操作的第一周期，控制信号1210为零，使得逻辑块 D触发器1226的先前状态被忽略，且在随后的周期中，控制信号1210 是被启动来实现其先前状态与数据线1218上的下一输入或该下一输 入的反转的逻辑OR的信号，其先前状态与下一输出还是与下一输入 的反转进行逻辑OR取决于控制信号1214。控制信号1212控制何时 执行操作且在逻辑块D触发器1226中保存。通常需要一个或多个周 期来计算存储在D触发器1226中的中间结果。在一个或多个周期结 尾时存储在D触发器1226中的中间结果，可以是图2所示位递归反 馈的中间值216。在完成对中间结果逐位进行OR操作之后某个时间， 逻辑块D触发器1226的输出1224就通过XOR门1233发送到MRAM 使能缓冲D触发器1234且由时钟信号1215锁存，以产生MRAM位 屏蔽写使能1242。根据Global_Out_INV信号1216的控制，XOR门 1233的输出将是D触发器1226的输出或是其反转。本领域技术人员 可以理解，在由信号1214和1216控制的时候，XOR 1232和1233 的组合可以用于执行多个不同的位串行逻辑组合，该位串行逻辑组合 包括对于所有位进行的逻辑OR以及逻辑AND。MRAM广播写使能 1244有效地选择何时使用作为MRAM使能缓冲器的输出的位屏蔽写 使能1242。在此实施例中，将要写入的数据对于所有的MRAM是一 样的，并且被广播到M-DATA线1248上的所有MRAM输入中。该 数据仅在广播写使能1244和位屏蔽写使能1242都是逻辑1的时候写 入。写入的内容由广播数据位1248控制。如果广播数据位1248是1， 则基于每个计算的位使能1242的状态而进行条件置位操作。如果该 广播数据位是0，则执行条件复位操作。
本领域技术人员可以理解，在每个保存结果的控制信号之间还可 以有任意数量的ERAM读取周期。利用示出的器件，可以在多个周 期上对任意数量的位一起进行OR操作。可以理解的是，所示出的逻 辑仅仅是一个例子，且可以使用各种其他逻辑和数据缓冲。
虽然图12示出的处理元件的MRAM使能缓冲D触发器(或位) 并不总是必须的，但是存储D触发器使得在ERAM的计算和结果的 写入之间能够实现明显的灵活定时。通过将其和控制何时开始ERAM 的操作组合，可以给予一个存储位一个可观的定时灵活性，并且能够 推迟写入MRAM使能缓冲位和写使能。可以注意到的是，本发明一 个实施例的位串行OR操作能够采用多个周期，其中当使用先前讨论 的演绎比较方法时，周期的数目基于当前“计数”变化。在没有用作 输出存储的存储D触发器的情况下，在所述位经由MRAM位屏蔽输 入被MRAM使用之前，下一操作不启动。本领域技术人员还应该理 解的是，可以存在输出存储的附加位而不是单一位，也就是，存储D 触发器。这些多个位可以按照移位排列的方式安置，或者可以被单独 选择来提供输入到MRAM的数据/控制。
本领域技术人员还应该理解的是，当来自ERAM的单输入进入 PE时，可能存在经由复用器或其它逻辑单元的来自另一RAM的其 它数据，该其他数据可被施加于PE。
图12中还示出串行输入并行输出的移位寄存器的一个位1252， 以及输入移位位1252如何连接到数据输入。可以存在很多同时移位 的并行位，且可能存在一些选择器/复用器电路，该选择器/复用器电 路在多个位之间进行选择以被驱动为数据线1218的输入。当在正常 功能使用时，数据通常从输入移位位1252经由数据线1218流到存储 器阵列的ERAM。也有可能的是，发生从ERAM到输入移位位1252 的读取操作。还应该理解的是，利用附加电路，可以使PE 1206对直 接来自移位位1252的数据进行操作，而不是必须等待其首先被存储 在ERAM中。
在本发明的一些实施例中，还有可能的是，通过多个数据线和多 个移位位将几个位并行地传输到ERAM。换句话说，在PE、移位位 (shift bit)和数据输入的数目之间不需要存在一一对应的关系。
本领域技术人员可以理解的是，在图12的逻辑块中所示的逻辑 功能仅仅是实例，并且可以利用不同的逻辑和更多的控制信号来执行 其它逻辑或算法操作。
图13示出了支持本发明另一实施例的具有MRAM和ERAM输 入和输出缓冲器1304和PE(处理元件)1306的1位宽“片”。由双 向箭头指示的位线1308将存储器阵列(没有示出)连接到输入及输 出缓冲器1304。被标记为组1317的全局控制信号1310、1312、1314、 1315和1316被发送到一系列PE(其中PE 1306是一个实例)以控制每 个PE的操作。通常，沿着给定存储器阵列(没有示出)的一个边缘 的所有PE接收相同的全局信号。
存储器阵列(没有示出)的ERAM用作传统RAM，且利用行地 址及列地址对ERAM进行寻址。然而，ERAM具有非常宽的输出， 额定为每PE一位，并且每根显示器的垂直或水平线可以存在一个或 多于一个PE。与现有RAM的其它差别在于：可ERAM以与MRAM 物理上放置于彼此之间，如图11所示。
数据线1318是ERAM的1位输出。用作全局PE功能控制信号 的控制信号1310选择如虚线框所示的逻辑块1320和1321的操作。 如果需要对框1320和1321进行不同控制，则存在多个控制信号1310。 如果控制信号1310是0，则AND门1322和1323的输出是0，而不 管输出1324及1325的状态，且D触发器1326经由OR门1328接 收位1318，D触发器1327经由非门1329和OR门1330接收位1318 的反转。如果信号1310是1，则触发器1326的输入将是其先前输出 与位1318的值的OR，且触发器1327的输入将是信号1318的反转的 OR。信号1312使得两个OR门的输出被触发器1326和1327锁存。 在所示的配置中，可以并行计算线1318上的一系列位的OR和 NOT-OR，对于本发明的一些实施例而言，这是有用的。由信号1315 控制的复用器1342用于选择两个结果之一，以进入MRAM位屏蔽 使能位1343。
通过输出XOR门1344发送复用器1342的输出，且随后将其锁 存在MRAM使能缓冲器中。基于控制信号1316，XOR门1344的输 出将对复用器1342的输出进行反转或不进行反转。D触发器1354 在全局输出负载信号1314控制下存储一系列操作的结果。存储D触 发器1354的输出用于控制如上面参考图12所述的MRAM写入处理 的使能。
图13所示的本发明的实施例支持使用来自ERAM的同一数据的 两个并行计算。这个结构可以用于支持这样一种MRAM阵列，该 MRAM阵列不支持直接写入，而是仅仅对MRAM位进行置位或复 位。具体地说，当从LS计算的脉冲宽度进入到MS计算的脉冲宽度 时使用该结构。特别地，如果MS位都不为1，则并行路径可以用于 对所述脉冲进行条件地复位(关闭)，如果MS位中任意一个为1， 则主路径有条件地置位(启动)脉冲。
并行逻辑块1320和1321的不同之处仅在于：在逻辑块1321中， 由非门1329对其中一个输入进行反转。在操作序列中，其中，在第 一步骤中，Global_PE_OR线和控制信号1312无效(off)，在位串行 操作中所有接下来的操作，控制信号1312启用，如果数据线1318在 任何步骤上为1，则第一D触发器1326的输出为1，如果线1318在 任何步骤上为零，则第二D触发器1327的输出为1。XOR门1344 可以用于影响经复用器1342发送到XOR门1344的输出1324或 1325。在给定周期上选择使用何种位串行操作是由控制复用器1342 的Global_Sel线1315确定的。
本领域技术人员可以理解的是，可以添加其它功能，且可以在不 改变基本概念的情况下，按照不是如图13所示的方式的方式来支持 到存储器的路径。而且，图12和13中每个示出了本发明一个实施例 的“位串行”操作。然而，也可以利用位并行操作来使用本发明的很 多特征。
本领域技术人员可以理解的是，将非常宽的处理器连接到存储器 阵列可以用于便利测试。预期的是，可以将一些功能添加到PE和/ 或其周围的逻辑来支持测试和自测中之一或两者。例如，使PE输出 一个模式来在存储器阵列中保存且随后执行一系列读取和/或写入操 作和使用PE处理逻辑模块来检查是否获得正确结果是有用的。
图14示出了PE设备，PE 1400，如何被扩展来操作比图12的 PE的功能更加复杂的功能。PE 1400可以是位串行PE或可以同时对 多个并行位进行操作。PE 1400没有示出图12的MRAM回写缓冲器 位。
ALU 1401能够利用两个数据输入1402和1404进行算法或逻辑 操作，以及进位输入1406，其中数据输入1402为N(其中N是1到 任意整数)位宽，数据输入1404为M(M＝1到任意整数)位宽。 ALU 1041可以是单-位宽到L位宽(L＝1到任意整数)结果。对于 纯位串行操作而言，L＝N＝M＝1。对于ALU，其一般产生一个或多 个“状态”位1408。对于包括位串行操作的多精度操作而言，得到 的位1406被保存在锁存器1414中，该锁存器1414的输出为1416； 状态位1408被保存在锁存器1418中，该锁存器1418的输出为1420， 每个锁存器如同保存位所需要的一样宽。
可以由多路复用器1422选择可以控制MRAM的写使能或可以 用于更多通用操作的结果来到达输出线1424。
来自复用器的输出线可以直接进入MRAM，例如，作为位写使 能，或者所述输出线可以在进入MRAM之前被缓存，或者其可以在 所示硬件的更一般应用中作为数据进入存储器，而不是MRAM。
分别示出来自输入复用器1426和1428的输入1402和1404。所 示输入复用器的输入仅是实例。如图所示，来自一个或多个ERAM 的多个ERAM数据线1430、1432、1434和1436连接到输入复用器。 应该理解的是，其它存储器或寄存器可以输入到输入复用器。还示出 进入到复用器1426的输入中的一个输入的是结果锁存器1414的输出 1416。所示进入输入复用器1428的是广播数据总线1442。对于位串 行操作，广播数据总线可以是一个位；而对于多位操作，其可以多于 一个位。广播PE功能1450具有一个或多个控制信号，用于操作ALU 功能，利用复用器控制输入的选择，并且控制各个锁存器。
图14的PE意在示出PE功能如何被扩展来进行在仅仅利用一个 实施例的方法控制镜像之外的操作。本领域技术人员可以理解的，可 以以多种方式增加功能性。
图15示出了根据本发明一个实施例，支持在存储器中的计算的 ERAM存储位1502的替换实现。先前讨论的演绎计数方法仅需要将 数据位的多种组合一起进行逻辑“OR”，这导致其为简单的逻辑硬件 实现。图15示出了在同一列中的两个SRAM位1504和1506，以及 被添加来支持并行OR操作的一些晶体管。应该理解的是，存在这种 位的多个行和列。
除了公共6晶体管SRAM位之外，附加选择晶体管1512和下拉 晶体管1514被添加到SRAM位1504和SRAM位1506两者。这个 配置防止位1504或1506被“OR”操作重写。在正常操作中，所述 行对位1504和1506独立地选择操作。对于OR操作，OR选择线1516 和1518被同时启用。应该理解的是，线1516和1518仅仅是在存储 器阵列的选择线的多个行中。如果数据线1522已经被先前预充电， 那么，如果位1504或1506之一为1，则下拉线1522，且由此线1522 将具有其读取OR线启用的所有位的逻辑NOR(如果被反转，则赋 予OR功能)。
假定在一组列位上的所有位具有OR选择，在单个周期内，由 OR选择选择的各个位可以在一起进行OR操作。这具有下述优点： 如果所有位在这个类型的存储器中，允许递归演绎算法需要较少周 期，少到1周期，而不管计数如何，但是其缺点在于更复杂的ERAM 存储。本发明的一个实施例使用多周期OR方法，以减少ERAM的 复杂性。
本领域技术人员应该理解的是，图15仅是利用位阵列配置有线 OR功能的方式的一个实例。
当向存储器阵列中添加OR功能添加了一些晶体管和/或复杂性 时，其优点在于：仅需要单个周期来计算和仅一个位线放电，这是作 为节省计算一个或多个脉冲所需要的总功率的独特优点。
图16示出了本发明的数字底板1602的实施例的高级框图。存储 器结构1604包括在大阵列1605中混合在一起的MRAM和ERAM位 1606，该大阵列1605具有ERAM行解码器和驱动器1612、MRAM 行解码器和驱动器1614，以及到达MRAM和ERAM读出放大器和 驱动器1618的位线1616。ERAM数据输出和到MRAM的位写入屏 蔽具有宽总线1622，该宽总线1622将ERAM数据输出和位写入使能 屏蔽(或在其它实施例中，简单地为到MRAM的数据)连接到PE 1626 的线性PE阵列1624。总线1622表示在ERAM和MRAM 1604的输 出及PE 162之间的一系列连接。
当在图16中示出一对一连接时，本领域技术人员应该理解的是， 存在复用器或其它总线结构，其可以支持在存储器阵列1604和线性 PE阵列1624之间的数据的各种路由。
数字底板1602的输入线1632到达一系列1位宽串行输入并行输 出移位寄存器。存在多个寄存器以支持到达设备上的数据速率。每个 移位寄存器的长度通常足够长以提供用于ERAM的每个输入的1位。 一旦利用输入数据填充输入线的所有位，则移位停止。底板控制器 1634将根据行地址1638和存储器阵列1604的控制线1640的控制， 选择(控制线没有示出)一个移位寄存器，以经由线1636将其数据 到ERAM的写入数据输入。在来自一个移位寄存器1646的数据已经 被写入到，例如，存储器阵列1604的一行或一行的一部分之后，在 线1636上选择移位寄存器1646的并行输出中的另一个，且将其写入 到ERAM中的一个不同位置。为了测试，线1636还被用于从ERAM 和/或MRAM读出位以置于移位寄存器1646中，且随后将该位从移 位寄存器1646中移出。
在本发明的一些实施例中，将ERAM的写入操作安排在ERAM 不需要用于读取操作时。控制器能够直接安排从移位寄存器或其它输 入结构写入到ERAM，或者可以简单地给予在写入周期被允许时及时 存在时隙的指示。
利用控制器1634在显示底板上计算其中写入输入数据的地址， 或控制器1634可以具有一个值且经由线1650将其发送，其中写入地 址基于该值在底板之外计算的。在一些实施例中，将以环形缓冲器方 式进行写入地址的计算。
本领域技术人员应该理解的是，物理串行输入并行输出移位寄存 器仅是采用串行数据输入，将其存储直到产生存储器阵列的多位宽写 入的一个方式。例如，计数器和静态RAM结构被熟知为可以提供类 似的功能。
扩展ERAM 1652还可以用于将很多没有填充在组合的MRAM 及ERAM阵列1605内的“主”ERAM阵列中的数据添加到阵列1605 的外部。使ERAM 1652的数据输出1654的宽度与存储器阵列1604 中的ERAM的输出宽度相同是有利的，从而支持对线性PE阵列1624 的有效路由。
虽然将其它ERAM与线性PE阵列连接的总线在图16中被示出 为物理分离，但是应该理解的是，这个总线可以是其中总线的各个线 到达存储器阵列4的公共总线。还有可能的是，在存储器阵列中的存 储器的显示阵列块内不存在ERAM，且所有ERAM可以被包括在显 示阵列外的存储器的块中。
类似于图16的数字底板的本发明的数字底板的另一实施例，可 以使得扩展ERAM具有与线性PE阵列并行工作的其自有的一组PE。 按照这种方式，可以进行并行访问，以减少进行计算的周期数目。第 二组PE能够控制MRAM位使能屏蔽以及MRAM的写入。在一个替 换实施例中，两组PE可以组合两组并行结果来控制MRAM。
底板控制器1634产生存储器地址和用于数字底板1602的其它控 制信号，包括用于ERAM的行地址1638和用于MRAM行解码器1614 的行地址1622、其它ERAM 1652地址1644，用于MRAM和EMRAM 读出放大器和驱动器以及广播数据1606的控制线1640，PE控制信 号1668和用于将数据从移位寄存器1646传输到ERAM的控制。可 以利用数据线1650将数据输入信号1632的全部或一部分提供给底板 控制器1634。这些输入线1632可以用于加载加载控制器内的寄存器 或存储器。在接收的或在控制器内定时的数据中的控制或信号或代码 可以指定输入数据何时由控制器使用而不是作为用于显示的数据。
在显示器应用中，显示存储单元中通常具有驱动输出的至少一个 MRAM位。由于MRAM存储器的行和列特性，显示存储单元将同样 地被组织为行和列。如图16所示的配置被设计为同时操作输出的整 行。每次执行一个“计数阶段”，就访问MRAM行。对于简单的脉 冲宽度，存在2M个计数阶段。例如，对于3位脉冲宽度控制，存在 从0到7的八个阶段。
在显示操作中，控制器将插入对MRAM的多个行的访问，以控 制所述显示的各个行。对于每个对MRAM行的写入，对ERAM进行 一个或多个访问以计算下一个MRAM值。在本发明的一个实施例中， 对于每个MRAM列，存在一个PE，以便同时计算MRAM的整个行。 应该理解的是，可以具有更多或更少的PE和采用更少或更多的用于 计算的周期。
假定在存在输出的列时，MRAM列、ERAM数据输出和PE的 数目相同，控制器对于所有线具有和所有计数阶段所需的ERAM访 问数目相同的输出周期。在分辨率为1000个扫描线的量级上，这通 常能够造成显示具有大于十万个周期。
因此，存在为多个线发生的多个计数阶段，且这些计数阶段中的 每一个通常包括从ERAM的一个或多个读取，通过PE的一个或多个 周期，随后是对MRAM存储位的整个行的屏蔽写入(如参考图12 所述)。
在本发明的很多实施例中，对于每个线的计数处理的控制的启动 是交错的，使得在给定周期上仅控制输出的一个线。例如，计数的开 始可以从显示图像的顶部进行到底部，该处理被熟知为“光栅扫描”。
图17说明了根据本发明一个实施例的数字底板1702的一个实施 例。在数字底板1702中，通过使位线仅横贯高度的一半，将ERAM 划分为上部ERAM 1712和下部ERAM 1714，且将行解码器分开为上 部E-row解码器1716和下部E-row解码器1718。读出放大器和驱动 器，MRAM驱动器1720和1722，以及扩展ERAM1724和1725在 MRAM阵列1732的顶部和底部。将MRAM配置为单个阵列1732， 其中，MRAM位线1728在整个高度上运行，在这个实施例中，上部 ERAM位线1730和下部ERAM位线1732在组合阵列的高度的大致 一半上运行。存在单个M-row解码器1734。MRAM驱动器1720和 1722都能够驱动MRAM，但是在操作时，在一个时刻仅仅一个被选 择来驱动给定的MRAM位线。数字底板1702支持在两个半部分中 的ERAM与线性PE阵列1736和1738结合来进行并行计算，并且随 后将它们的结果发送MRAM中的任意行或某些组行或某些子组行。
数据线在集成电路之间运行是常见的，数据输入1742以较高的 数据率/管脚运行，和/或可以另外需要利用框1744指示的一些临时的 缓冲，以产生进入数字底板1702的数据输入1746。在一些实施例中， 缓冲1744还可以包括一些形式的处理，范围从简单的位反转到可以 进行颜色空间转换和/或图像缩放的更加复杂的数学功能。另外，类 似于图16的线1650，可以经由线1748将输入数据的一些或全部发 送到控制器，以供使用。在这个实施例中的缓冲数据被分割为4个数 据流1746，该4个数据流最终到达4个多位宽串行输入并行输出移 位寄存器1752、1754、1756和1768。多个移位寄存器的移位方向可 以不同(一些可以向左移位而另一些向着设备中心的右边移位)，且 由此数据需要在被发送到设备时或由缓冲器1744进行合适地排序。 数字底板1702包括每个包括一个或多个颜色查找表的四个查找表块 1762。定时再同步锁存器1764可以在需要时用以缓冲数据，以及当 信号在底板上偏移时使数据保持与系统时钟同步。底板控制器1766 为上部和下部ERAM1712和1714、扩展ERAM1724和1725产生不 同的地址(为了简单，在图17中未示出地址线和行解码器和其它缓 冲)，以及产生线性PE阵列1736和1738的功能控制和广播数据(没 有示出控制信号)。底板控制器1766通过数据线1772连接到上部 ERAM-row解码器1716，通过数据线1774连接到下部ERAM-row解 码器1718，且通过数据线1776连接M-row解码器1734。
为了简单，未示出在PE和ERAM及MRAM之间的多种路径。
每个查找表可以包含一个或多个RAM阵列，该一个或多个RAM 阵列被用于利用本领域熟知的表查找方法将进入的数据值转换为输 出的潜在的新值。表中的值被设置为为多种因素进行调整，比如显示 设备的响应和人类视觉响应。这些表被共同称为“伽马校正表”。通 通过表查找的时间可能需要一个或多个时钟周期。这些查找表也是可 选特征，且本发明的数字底板的一些实施例不包括图17的颜色查找 表。
查找表的每个块可以包括其中的多个查找表。对于多个查找表， 存在有几个原因。一个原因在于数据率可能太高而不能由单一查找表 维持，且因此提供两个或更多个并行查找。在其中设备用于多个不同 颜色，例如红色、绿色和蓝色的情况中，通常需要对于每个颜色具有 不同的查找表。
图17仅说明了本发明的数字底板的结构的多个配置中之一，且 论证了多个潜在增强型。
在根据本发明一个实施例的用于利用递归反馈驱动输出阵列的 方法中，为了计算使用到MRAM的屏蔽写入的下一个部分结果，通 常需要对ERAM阵列进行更多访问。因此，图17的数字底板支持为 了每个对MRAM的写入，平均对ERAM进行两次访问。通过将ERAM 位线近似减半，由于位线具有一半负载，所以还可以改进它们的内在 电气性能。期望的是，使得每列的ERAM位要多于MRAM位，如图 11A和11B所示，且由此相对于MRAM位的负载而降低位线的负载 是有利的。此外，在MRAM读取速度对于本发明一个实施例的功能 操作不重要的情况下，ERAM读取速度可能限制设备的总体性能。
图17的数字底板还允许和显示的上部或下部相关联的数据值被 存储在上部或下部ERAM中，而不管在MRAM中它们将如何影响。 在一些实施例中，优选地将与MRAM中的给定行相关联的所有位存 储在同一ERAM中，使得它们能够到达相同PE阵列。
在本发明的数字底板的一些实施例中，期望的是，对于相同颜色 值，在不同时间具有不同的查找表。这多个查找表可以被存储和在其 间进行切换。此种多个查找表的一个使用是执行“瞬时抖动”以减弱 或减少某一类型的游离像素。瞬时抖动可以校正的一类游离像素是由 影响LCoS设备的横向场引起的游离像素。
应该注意的是，用于校正显示的查找表通常具有多于输入的输 出。例如，通常采用红、绿或蓝之一的8位像素值，并且将8位作为 地址发送到10到12位宽的存储器，以获得10位到12位输出。因此， 从表输出的数据位要比进入该表的数据位多，且因此通过将查找表移 到底板上，需要发送到底板的数据将更少。在一些实施例中，不可能 的是，在底板上进行表查找，在该情况中，这些表查找可以在外部设 备中进行。在本发明的一些实施例中，已知为“面板接口”或PIF的 设备用于帮助管理外部存储器，执行颜色表查找和能够在面板之外操 作的其它功能。PIF还可以计算用于对ERAM的写入的一些或全部地 址，且发送用于底板控制器的值，以基于地址写入到ERAM。
图17中的四个移位寄存器支持用于移位输入数据的较低数据 率。从左和右侧中的移位可以支持更紧密的设备布局，即使其不是绝 对需要的。所述数据从输入端到达位移寄存器，并且所述数据缓冲知 晓移位方向。
移位寄存器可以加载与MRAM混合的ERAM或扩展ERAM。 在一些实施例中，还可能的是，移位寄存器可能直接加载PE。如先 前所述的，对于将数据分布到非常宽的存储器的输入而不是移位寄存 器，存在其它选择，比如针对到比如ERAM的宽存储器的输入，使 用广播数据总线和锁存器。
在一个实施例中，本发明的数字底板由编程的程序指令序列控 制。这个指令序列可以存储在RAM中，使得该指令序列是可重新编 程的。然而，指令序列可以部分或全部存储在ROM中。而且，可以 由专用硬件产生多个或全部控制序列。
在一些实施例中，将按照在显示设备领域通用的光栅方式来产生 图像。光栅处理通常在显示器的顶部或一侧开始，且以从顶部到底部 的方式进行工作。本领域技术人员能够理解，光栅扫描的方向在某种 程度是任意的，且可以从底部到顶部，或者甚至从左到右或从右到左。 所以对于顶部到底部的光栅处理，处理开始于顶部线，且向底部进行。 还存在光栅处理，比如“交错显示”，其中存在两个场，其中在一个 场中处理偶数线，随后在下一个场上处理奇数线。应该理解的是，本 发明的概念可以应用于非顺序光栅处理，比如在交错显示时，或者根 据需要，甚至应用于非光栅处理。为了简化的目的，下面描述用于单
而且，对于第一线的处理首先开始，而对其它线的处理同步发生， 但是显示处理的每个接下来的线延迟光栅处理的线之间的时间。而 且，在本发明的实施例的处理中，如果不是所有线，则多个线将处于 同步处理的某一阶段。发布指令程序和序列是为了支持同步编程，以 对于所有线执行所需的脉冲控制。
本发明的概念还能够扩展到支持多种形成的顺序颜色操作。现在 通常使用单个微显示器和以快速速率在其上顺序照射多色光以产生 颜色图像。一般的形式是使得旋转的色轮具有允许通过其的各种颜色 (通常是原色)。在每个颜色之间存在消隐/暗区域或“辐条”。当色 轮旋转时，由辐条产生的消隐带屏蔽具有给定颜色的光线，之后，随 着色轮旋转，是另一辐条和另一颜色，等等。色轮的旋转使得给定颜 色以光栅方式掠过显示器。在该情况中，光栅处理将和利用落在其上 的光进行的微显示器的光栅处理同步。场序颜色操作通常以更高的速 率发生，以显示3个或更多的颜色，并且防止眼睛检测到颜色的分离， 所以处理以更高速率发生。而且，根据消隐/辐条时间，可能第一颜 色在一个时间结束，辐条和新的颜色开始照射显示器都在同一时间。
在场序使用中，通常在不同的时间段内显示各个颜色。通过在它 们顺序发生时支持在多种颜色场之间的控制变化，这也能够利用本发 明的概念给予支持。
使用单个微显示器来支持多于一个颜色的最近的形式被已知为 “颜色滚动(color scrolling)”。在这个形式中，通常在微显示器上同 时滚动3个或更多的颜色，且利用消隐区域对它们进行分离。滚动颜 色也是一种光栅处理，该光栅处理仅具有同时发生但是时间上分开的 多个光栅。还可以应用本发明的概念，通过使更多的指针同时保持跟 踪来支持滚动颜色。
旋转色轮顺序和滚动顺序处理都是固有的光栅处理，且非常适合 于光栅扫描处理。产生顺序颜色的另一种方式是“闪烁顺序颜色”。 闪烁顺序颜色的这个形式通常和发光二极管照明一起使用，更一般的 在眼睛附近的应用中，但是可以包括足够亮以支持投影显示的颜色光 源。因为在大致相同的时间照射或不照射显示的所有部分，所以闪烁 顺序颜色照明不是固有的光栅处理。通过添加支持以在消隐间隔期间 产生用于所有镜子的“初始条件”且之后在消隐时间关闭所有镜子， 也能够利用本发明的概念支持这个类型的显示照明。这将有效地将每 个线的单个脉冲划分为两个脉冲。一旦建立了初始条件，每个线将以 它们的顺序处于交错的开始点。这个一次初始的控制方法非常类似于 将参考图18、19、20和21描述的方法。
为支持闪烁顺序颜色(或闪烁场)，期望的是，使机制快速建立 镜子的初始阶段。一个实施例是在MRAM中具有主-从类型的存储 位。在一个实施例中，MRAM主-从类型的位设计支持用于快速初始 化和/或清除从属(其是驱动位)的主-从操作，且在其它时间，所述 位的主部分可以被随机访问和用于其它目的，比如ERAM。在这个实 施例中，所述位将具有随机访问和主-从访问两者。
为了解释该处理，在图18、19、20和21示出了一些非常简单的 实例，使表格的大小保持为可被管理。简单的实例将假定双脉冲控制， 仅具有2个最低有效位(LS)和2个最高有效位(MS)位，用于控 制双重计数、单个场的单个脉冲宽度。在这个简单实例中，这将仅支 持16个灰度级。然而，这里所示的概念能够被扩展到每LS和MS 位任意数目的位，以及被扩展到各种形式的场顺序操作。此外，对于 本实例，LS位次数和线之间的时钟周期的数目将保持非常小。
在下述这个非常简单的实施例中，应该认识到的是，在具有超过 1000条显示线以及每灰度级10-位的实际系统中，利用5-LS和5-MS 进行分割，在一个LS-位亮度时间内存在超过100个处理器时钟周期， 并且在线启动期间存在超过100个处理器时钟周期。
本发明的一个实施例的控制部分具有用于显示镜的每个置位或 者复位步骤的位串行处理，该显示镜采用屏蔽写入镜子阵列。该处理 假设LS位是由一个延迟控制的，直到脉冲基于LS位开始，随后脉 冲基于MS位结束。这也意味着LS位处理是一个有效的计数减少处 理，而MS位处理是一个计数增加处理。
对于图18、19、20和21的例子，可以使用粗略的二进制加权， 但是，所示出的概念可以扩充到关于时间的任何形式的位加权。对于 二进制加权，“LS-位时间”是其差值为1 LS-位(位0)的两个脉冲之间 的时间差。对于简单的二进制加权，0和1之间的时间和1和2或者 2和3或者任何差值为1之间的时间是相同的。
应该注意的是，图18、19、20和21只显示了一个帧的等于63 个周期的时间。这仅仅是示出处理开始的足够周期数。
对于图18、19、20和21中示出的非常简单的例子，LS-位时间 是4个时钟周期。这个时间被选择来示出安排的工作(the working of the scheduling)，并且非常短。在典型的系统中，LS-位时间可能超过 100个时钟周期。因此，在典型系统中，处理器时钟之间的时间差可 以小于LS-位时间的1％，而在其中LS-位时间仅仅是4个时钟周期 的简单实例中，所述时间差是LS位时间的25％。LS位时间将是处 理器的时钟频率、在一个脉冲时间内的位数目的精度以及用于一个场 的时间长度的函数。
关于用于给定场的处理器时钟的线启动间的时间用作基本频率， 该基本频率用于将被执行的处理和操作中的存储器事件。在第一个例 子中，在图18中以表格的形式进行说明，光栅扫描处理的线启动间 的时间是17个时钟周期。这个时间是光栅扫描处理中的光栅线之间 的时间和处理器时钟速率的函数。在扫描线之间需要有足够的时钟周 期来支持MRAM写周期、ERAM读周期，并且需要足够的时隙来支 持向ERAM写入新输入数据(例如在环形缓冲器的方式中)。用于 LS位的时钟周期数可以多于或少于线之间的时钟周期数。线之间的 时钟周期数超过MRAM置位或者复位事件所需的时钟周期数越多， 在ERAM读和写事件中的安排就越容易和越灵活，但是处理的时钟 速率也越高，并且可能需要更多的程序存储器。
每个时间步存在一个“处理”，并且这些处理中的每一个都被编 程来并行工作但是在时间上存在偏移。在图18阐释的简单例子中， LS位需要3个时间步骤处理或者“计数”，其中2个位支持其宽度为 0到3时间间隔宽的LS脉冲宽度。在这个例子中，2个MS-位需要5 个时间步骤处理。在MS位中还有两个时间步骤，一个时间步骤在开 始，用于假设存储器阵列只能被置位或者复位，另一个时间步骤在结 束，用于确保所述脉冲被关断。
在本发明的一个实施例中，在单个时间步骤中处理位于一条给定 线上的一排镜子。需要注意的是，假如存在并行硬件的支持，则可以 同时处理2条或者更多线，但是下面的简单例子中将只讨论在一个时 刻处理单个线。所述处理按照从顶部线工作到底部的光栅方式进行工 作。使用不同的编程，也可以利用不同的编程来支持其它的处理。
图18的表格示出了用于利用单脉冲算法进行的2-LS和2-MS位 双计数的时间间隔，其中LSB时间为5个时钟周期，而线时间为17 个时钟周期。在LS MRAM标题下是用于LS计数的3个时间步骤， 在MS MRAM标题下是用于MS脉冲宽度控制的5个时间步骤。对 于控制MRAM的每个处理中，根据本发明的另一方面所述的演绎控 制比较算法，存在必须从ERAM读取的0到2个位。LS ERAM读取 标题和MS ERAM读取标题和它们下面的列，分别对应于LS MRAM 和MS MRAM下的列。
在MS处理步骤/计数中使用了前面参考图3和图4描述的一系 列“计数增加演绎比较”的情况下，LS处理将使用该处理的一个变 形，即利用“计数减少演绎比较”来延迟所述脉冲的开始。其中，计 数增加演绎比较处理寻找与“当前计数”中的0对应的位，而计数减 少演绎比较处理寻找与“当前计数”中的1对应的位，并且取代将所 取得的值一起异或(OR)，将所述位一起进行逻辑与(AND)，以确 定是否写入(控制位写使能或者其它处理来有选择地更新驱动位)。 逻辑与(AND)等价于对所有输入反转且对OR的输出反转，或者某 种其它的等价逻辑。
应该理解的是，所述说明假设了将“1”写入驱动位会启动一个 脉冲，而将“0”写入驱动位会关闭一个脉冲。本领域的技术人员应 该理解的是，利用各种显示设备或甚至同一显示设备，比如需要“DC 恢复”的LCoS设备，关于哪个逻辑电平导通和关断光调制元件的逻 辑含义可以颠倒。用于保持正确驱动方位的这些公知必须的数据反转 假设是由硬件或者软件编程来实现的。
图18中的表格中给出的ERAM位数目对应于与给定镜子关联的 给定读取的位位置(这个例子中是0-3)。而且，例如，对于线1， 一个给定的位数目被存储在一个不同于线2的位位置的存储器位置 中。在本发明的一个实施例中，所述位被存储在存储器中，使得在单 个访问中可以取回与所述显示的一个线中的每个镜子的一个位位置 对应的所有位。在本发明的一个实施例中，在环形缓冲器中而不是在 不变的或者固定的存储器地址中存储与一个给定位置对应的ERAM 位。在本发明的一个实施例中，每个位位置具有其自己的环形缓冲器， 并且每个环形缓冲器的长度将足够用来保存用于需要这些位的所述 线的位。从概念上说，利用环形缓冲，位位置将指定用于MRAM的 哪个环形缓冲器和线计数(在LS MRAM或者MS MRAM列下的每 个时钟周期中的数目)将有效地索引进入每个缓冲区。计数数目标题 是当前“计数”的值。需要注意的是，不存在将被比较的物理计数， 这只是一个时间间隔。而且，LS计数从3减到1，MS计数从0(将 会描述的两个0计数)增加到3。
在时间等于4个时钟周期的情况下，二进制T加权行示出用于理 想的二进制加权脉冲的时间值。所述“调整时间(Adjusted Time)” 行是实际使用的时间值。在图18阐述的第一个例子中，所述调整时 间和理想的二进制加权时间相同。所述偏移行将示出在MRAM置位 或复位的情况下相对于理想的二进制加权时间延迟的置位或复位间 隔的时钟周期数目，或者在写处理之前安排的ERAM读取处理的周 期数目。
在图18的简单例子中，假设MRAM可以在紧接着所必需的最 后一个ERAM读取的那个时钟周期上被置位或者复位。在一个实际 系统中，取决于读取处理和写入处理的相对时间和位串行处理的时间 以及其它的硬件考虑，也许有必要把读取操作安排在更前面。
在图18中被标记为”置位/复位显示(Set/Reset Disp.)”的表格 中标题行具有“S”和“R”，其中“S”用于表示所述处理将置位(导 通)显示，“R”用于表示将复位(关断)显示。需要注意的是：假 设前提是先前的场已经在一个时间步骤结束，在该时间步骤确保镜子 已经被断开，并由此知道它们的状态。
在表格中标题后最左边的列对应所述处理的给定时钟周期时间。 例如，时间＝0被任意设置为当第0(最顶端)线的第一条件置位发 生时。在下面的描述中，在左手列的时间将被用来指代表中的给定行。
在图18中的表格的右上部，LSB时间对应于在二进制加权时间 中的时钟周期数(在本例中为4)，并且位线时间对应于一条位线的时 间的时钟周期数(在本例中为17)。
最右边的4列用来跟踪每个周期哪些处理可能是写操作或者读 操作，并且指示是否存在冲突。在多-位数字中的每一“位”可以是 写模式或者读模式中的1或者0，并且按照从左到右的顺序对应于处 理步骤列。如果整个值是0，则在该周期中没有操作。假如该模式中 存在多于一个的单”1”设置，则表示存在着由各个写冲突或者读冲 突指示的冲突。对于图18中的第一个例子中，没有“写冲突“，但 是存在所讨论的每一条位线间隔的读冲突。
在时间＝0之前的某个时间，假设在线0上的所有镜子是断开的 (对于本说明书，向镜子写入一个逻辑0被假定为使镜子断开)。对 于2位，脉冲开始的LS位计数处理将延迟从0到3个LS-时间间隔。 在执行LS计数步骤3(LS计数减少处理的第一计数步骤)时，当且 仅当所有对应于给定镜子的LS位都是1时，该给定镜子才被置位(导 通)，这对应于将与在空间光调制元件的给定线中的给定驱动位关联 的位0和1进行逻辑与(AND)。使用演绎比较计数减少处理，对应 于给定镜子的像素的位0和位1都必须被获取，如表中LS ERAM读 取计数3列所显示的。利用位串行处理，将占用2个周期来读取如图 所示的时间＝-2和时间＝-1时的LS位。该“置位”条件是利用 图12中所示的逻辑执行的两个位的逻辑与(AND)。
在后续的计数处理中，在镜子的条件置位可以被执行之前，由 PEs读取并且处理一个或者多个ERAM位。在图18、19、20和21 中，LS和MS MRAM写入列示出将被写入的线，而LS和MS ERAM 读取列输出在MRAM条件置位或复位处理之前从缓冲器读出的位位 置。
由于在图18的例子中，线启动之间存在17个时钟周期，对线1 的LS RAM计数3进行的处理发生在对线0的相同处理之后17个时 钟周期。在这个例子中，对输出的线0的所有其它位线计数处理也将 在17个时钟周期后发生。
在这些例子中，相同的位位置被获取，但是针对不同的线由线启 动时间速率(图18中是17个时钟周期)来分离。所示的处理方法是 “确定性的“(以周期性的间隔发生)，但是也可以使用其它的已知的 具有更少确定性的处理，如基于保持缓冲区满载的方法。
在一些实施例中，ERAM位将被经常性地重新分配，例如使用环 形缓冲器重新分配方法。因此，存储器分配处理经常计算存储ERAM 位的物理地址，从而LS和MS ERAM读取列下的位数目给出了位位 置，在某些实施例中，可能不被直接用作地址。
LS位时间间隔的时间设定为4个时钟周期。需要注意的是，在 LS计数时间步骤2中，位于线0上的镜子位将在时间＝4或者在时 间＝0时发生的条件置位处理后的4个时钟周期后被有条件地置位。 因此，假如脉冲不是在时间＝0时被置位，而是在时间＝4时置位， 那么脉冲将窄4个时钟周期，即LS-位时间。使用本发明的演绎比较， 两个位中的位1需要在ERAM读取下的时间4所示被读取。假如这 个位为1，则相应的MRAM位被置位(导通)。应该注意的是，在类 似于图4中示出的处理的处理中，取决于相应的MRAM位的位0的 状态，可能对所述位进行冗余置位。需要注意的是，在对线1进行计 数时间步骤处理17个时钟周期后，重复进行用于计数2的相同计数 时间步骤处理。
而且，在线0的位位置1在时间＝3被读取时，在该LS计数步 骤2之后，线0的位位置1不会再被读取。因此，和这个位置关联的 存储器可以被重新分配。随后，在时间＝7之后，线0的位0不会再 被读取，从而可以被重新分配。
在LS时间步1中，在线0在时间4被有条件地置位后，在时间 ＝8或者4时有条件地置位线0。在这种情况下，与一个给定镜子对 应的位0在时刻＝9时被读取，并且如果它为1，则相应的镜子将被 置位。如果镜子已经被置位，则一个冗余的置位将不会对镜子的输出 产生任何影响。
在这个例子中，MS控制的开始控制LS脉冲的结束。在图18的 例子中，假定MRAM阵列只支持置位或者复位，而不能直接被写入。 如果可以直接写入一个值，则下面描述的这种2步处理可以在一步内 实现。在时间＝12时，或者LS时间步骤1之后的4个时钟周期，镜 子被有条件复位(断开)。复位条件是是否所有MS为都是0(在这 个例子中，4位中的2个MS是位2和位3)，在该情况下没有MS脉 冲宽度。虽然对于一个真的“单”脉冲，这个条件复位是必须的，但 是就实用性而言，因为它将是紧随对所述位进行的一个条件置位的一 个很窄的脉冲(例如，一个时钟周期或者更迟2个)，如同在一个实 际系统中，写入操作之间的时间可以如此快以至只产生一个不显著的 视觉效果(因此可以被认为是“基本是一个单脉冲”)，所以这个复位 也可以是无条件进行的。如图所示，在时间＝13时，如果与一个给 定镜子对应的MS位(位2或者3)中的任意之一为1，则线0的镜 子被有条件地置位。这个条件置位保证了：例如，如果与一个镜子对 应的所有的LS位都是0，则所述脉冲没有被LS位启动，或者所述脉 冲在LS位的结束时被无条件关断，或者只要任意一个MS位为1， 则镜子将被置位(导通)。
为了在时间＝12时有条件地复位线0上的位，MS ERAM在时间 ＝10时及时地读取线0的位2，在时间＝11时及时地读取线0的位3。 如果使用了无条件复位方法，则这些位可以在1个时钟周期之后被读 取。在这个例子的条件复位中，假定PE具有如图13的并行处理位 串行操作的有效与(AND)和或(OR)的能力，从而位只需被读取 一次来产生用于条件复位和置位的控制。
对于具有2个LS位(位0和位1)的二进制加权，每个MS时 间步骤将是LS位时间的4倍或者在这个例子中是16(4×4)个时钟 周期。因此，用于线0的MS位时间步骤1发生在t＝12+16＝28。需 要注意到的是，如果所有LS位(位0和1)都是0，则脉冲将在时 间＝13时上升，从而第一个MS计数将是一个“短时间(short)”，但 是在一个每LS位时间100个时钟周期量级的实际系统中，这是个可 以忽略的时间和视觉差异(小于一个LS位的1％)。
在MS时间步骤1，由于演绎比较方法，只有位3是必须的。但 是需要注意的是，在“未校正”的时序图中，存在一个这个读取操作 和用于与线1相关的位2和3的时间步骤0的读取操作的冲突。
现在参考图19的表格中的已校准时序图，需要注意的是，用于 MS处理步骤1的处理的位3的读取操作被从图18中的时间＝27移 回到图19中的时间＝26。但是，这样在后面的操作中会和MS步骤 2中位2的读取发生冲突(例如在图18中，时间步骤3中的MS读 取第一次发生在时间＝43)，所以MS时间步骤3的位2读取操作也 会在时间上移回一个周期。在图19中的线“偏移”上示出这个偏离 二进制加权的时间中的变化。这是使用回写缓冲器的原因，该回写缓 冲器已经与各种PE相关地示出。可以更早地执行读取和处理，并且 将其存储在回写缓冲器里。也可以有超过1个回写缓冲位，从而允许 更加灵活地相对置位和复位来安排读取。所述置位和复位操作控制镜 子的导通和关断时间。仅仅需要足够提前地执行ERAM读取，以使 得在ERAM读取位所述置位/复位处理所需要之前完成处理。在未校 正表格中示出的简单方法是把ERAM读取紧安排在写入之前，另外 一个替代方法将是以这样的顺序安排读操作：读操作只在回溯 MARM的缓冲器将满时发生或者换言之ERAM读操作和PE处理是 尽快执行，没有回写存储的限制。
继续用于图19中表格中在MS计数时间步骤1、位于线0上的 MRAM位的条件复位的“校准”定时，如果用于相应线0上的MRAM 位的位3为0，则所述脉冲被复位。当用于线0的位3在Time＝26 时在MS处理步骤1中被读取后，该位3不再被使用，因此和该位位 置存储缓冲器关联的物理存储器可以被重新分配。
继续在时间＝42用于线0的MS计数时间步骤2，位2被读取， 如果它为0，则相应的镜子在时间＝44时被复位。在时间＝42之后， 不再需要用于线0上的所有镜子的位2的缓冲器，所以该缓冲器可以 被重新分配。
在图19中，MS处理计数步骤3简单地把脉冲复位为关闭状态， 而不管ERAM位的值。在这个例子中，所述脉冲仅当位2和3都是1 时才被设为启动，由此使得所述脉冲在结束之前不会被复位。这是处 理镜子的给定线的最后步骤。取决于线的数目、位计数数目、每条线 启动的时钟周期数目和其它与光调制相关的变量，该时间可以接近于 也可以不接近于显示时间的结束。在一些情况下，尤其是(非闪烁) 场序和滚动(scrolling)颜色操作中，将在场之间存在一个消隐 (blanking)时间。对于不需要消隐时间的具有持续光源或者光调制 元件的的3面板系统(如DLPTM)而言，一个场的结束和下一个场的 开始之间的时间可以非常短。在时序表的顶部，在MS位中只有很少 的活动。如果实际上这是一个显示设备并且只有很少或者没有消隐时 间，则由于处理是连续的，所以前一个场的结束将在这些“空的”时 隙内进行处理。
虽然用于MS处理的时间步骤不同于LS处理，但是线之间的时 间是恒定的，即线启动之间的时钟周期，在本实施例中，为17个时 钟周期。由此，在线之间的多个时钟的速率上具有周期性或者重复模 式。这样，例如，线1的条件复位精确地发生在线0的条件复位之后 17个时钟周期以及发生在线2的条件复位之前17个时钟周期。实际 上，所有的读取和置位/复位遵循恒定模式。该事实可以用来极大地 简化控制处理。从概念上讲，用于“线时间”的程序将是控制的“内 环”。
图20的表示出了4个时钟周期的LS位时间和13个时钟周期的 线间隔的未校正的例子。在未校正时，与一些读取和一些写入之间存 在周期性的冲突。查看图21的校正表，通过将MS步骤0的置位延 迟1个时钟周期以及随后也将MS步骤1、2和3延迟1个时钟周期， 可以解决写入冲突。在具有100个时钟周期的实际设计中，用于避免 冲突的微小延迟是微不足道的。
在一个更实际的系统中，例如其中具有10位的单场(例如3面 板系统)被分割为5-LS位和5-MS位的系统中，存在有31个LS程 序步骤和32个MS处理步骤(将“步骤0”计数为一个步骤)。利用 演绎计数方法，需要读取5位中的一半，每个LS和MS处理32次。 这将是2.5×32＝80个LS ERAM读取周期和2.5×32＝80个MS ERAM读取周期加上如果ERAM是单端口的则允许写入的周期。假 设单ERAM结构每个周期读取ERAM位的一行，在线之间需要至少 80+80＝160个时钟周期，以及优选地比这更多，以支持灵活地解决访 问冲突以及对ERAM的写入。在本例子中，存在大约64个对MRAM 的条件置位或者复位或每个置位/复位2.5个周期，由此允许灵活地避 免写入冲突。
在上述实例中，已经尝试为各个计数步骤近似一个二进制加权定 时。在本发明的一个实施例中，所述各个步骤将是来自存储器阵列的 一系列读取。步骤之间的时间由此可以编程为任何量，并且不必要是 时间上的二进制加权。
在上述实施例中，ERAM读取处理是固定的/确定的。本领域技 术人员应该理解，仅仅必要的是，按时完成ERAM读取周期，以在 相应的MRAM周期发生之前完成PE计算。这样，可以与其说具有 用于访问ERAM的固定程序处理，不如说具有其中ERAM周期被安 排以保持MRAM更新缓冲器为满的处理。也可能的是，写处理可以 是非确定的，只要它满足某一容限。即使所述处理是非确定的，它们 也将趋向于具有与线启动速率有关的周期性。
本领域技术人员还应当理解的是，虽然示出了每数目线计数重复 一次的处理，但是所述排序可以与线启动速率的若干倍或者子倍有 关。
存在其中没有ERAM读取的周期。假设ERAM是单端口RAM 结构，可以多次执行对ERAM的写入周期，以便利用已经重新分配 的新的输入数据存储器地址对其进行更新。
图22显示了根据本发明一个实施例的具有面板底板2202的系统 2200。仅仅示出了用于底板2202的一些功能块的一些高级块，包括 MRAM和ERAM阵列2204，具有移位寄存器和PE线性阵列的两个 块2206、底板控制器2208、输入缓冲器2210，输入缓冲器2210接 收输入像素数据和到系统的控制信号2232。底板2202可以具有上述 实施例的任何特征，其包括但不局限于附加的ERAM、颜色查找表以 收输入像素数据和到系统的控制信号2232。底板2202可以具有上述 实施例的任何特征，其包括但不局限于附加的ERAM、颜色查找表以 及输入缓冲器中的处理。图22中仅仅示出一些数据路径，包括移位 寄存器和PE与MRAM之间的、到输入缓冲的像素数据输入的、从 输入缓冲到底板控制器的、以及从输入缓冲到PE和移位寄存器的数 据路径。
图22示出了其中面板接受像素数据而不需要额外的外部数据存 储器的系统。在显示器上处理原始格式的像素数据。存在表查找、颜 色空间转换或者在输入缓冲器和/或PE或者在底板上存在的其它硬 件中对输入数据进行的其它处理，包括输入数据的平面分割或者其它 重新格式化。像素控制信号可以被用来同步显示。指令和其它数据和 控制信号可以被发送到底板和底板控制器。
图23示出了本发明一个实施例的面板底板2302的高级方框图。 仅仅示出了底板2302的一些功能块的一些高级方框，包括MRAM和 ERAM阵列2304，具有移位寄存器和PE线性阵列的两个块2306、 底板控制器2308、输入和输出缓冲器2310、以及到系统的输入像素 和控制信号2332。在图23中包括的是外部存储器2334，该外部存储 器是DDRAM或者其它合适的存储器、以及可是一个或者多个物理 设备，其中具有数据总线2334以及地址和控制信号2338。
图23的底板可以具有上述实施例的任何特征，包括但不局限于 附加的ERAM、颜色查找表，以及在输入缓冲器中的处理。图23仅 仅示出了一些数据路径，包括移位寄存器和PE与MRAM之间的、 到输入缓冲的像素数据输入的、从输入缓冲到底板控制器的、以及从 输入缓冲到PE和移位寄存器的数据路径。
图23的系统不同于图22的系统之处在于具有所使用的外部存储 器。通常，数据总线2336上的带宽基本上少于MRAM或者ERAM 与底板上的PE之间可利用的带宽，这可以是在底板之外的存储器 2334中存储数据时需要重点考虑的。底板控制器除了控制底板本身 以外，还控制包括产生外部存储器的地址。利用相对于底板上的存储 器的成本而言相对低的存储器设备的成本(包括测试)，图23的系统
图24示出了具有本发明一个实施例的面板底板2402的高级方框 图的系统2400。仅仅示出了底板2402的一些功能块的一些高级块， 包括MRAM和ERAM阵列2404，具有移位寄存器和PE线性阵列的 两个块2406、底板控制器2408、输入和输出缓冲器2410、以及来自 面板接口2323的数据和控制信号2422。面板接口2423也可以将数 据和控制信号2424和2426发送到其它底板，例如，在3面板系统中， 面板接口2423可以将数据和控制发送到3个底板，它们已经被制成 显示面板。面板接口从系统的其它部分获取输入的像素数据和控制 2432，以及经由数据线2436将像素数据的一些或者全部(也许重新 格式化)发送到外部存储器2434，以及PIF产生用于存储器2434的 信号和地址2438。可以理解的是，在本发明的一些实施例中，存储 器2434以及它的控制线、地址线和数据线可以集成到面板接口2423 中。面板接口可以包括数据缓冲器/存储器以及控制逻辑，以重新格 式化或者以其他方式操纵数据。
图24中包括外部存储器2434，该外部存储器可以是DDRAM或 者其它合适的存储器并且可以是一个或者多个物理器件，其具有数据 总线2436和地址和控制信号2438。底板2402可以具有上述实施例 中的任何特征，包括但不局限于附加的ERAM、颜色查找表、以及输 入缓冲器中的处理。图24仅仅示出了一些数据路径，包括移位寄存 器和PE与MRAM之间的、到输入缓冲的像素数据输入的、从输入 缓冲到底板控制器的、以及从输入缓冲到PE和移位寄存器的数据路 径。
PIF也可以处理许多另外需要在底板上执行的处理任务。PIF控 制外部存储器，并且可以执行重新格式化，包括像素或者其它数据的 平面分割。PIF可以管理写缓冲处理，包括产生对存储输入数据的地 方的环形缓冲器寻址。PIF可以产生其他控制信息且将其发送到底板。 PIF也可以下载新的指令/程序或者其它控制信息，以供底板控制器使 用。PIF可以按照许多方式来实现，包括现今常用的定制ASIC或者 FPGA。可以存在内部或者外部非易失性存储器，例如EEROM，其 可以保存用于编程FPGA的数据、用于颜色查找表的数据，并且可以 保存可以发送到底板和其控制器的程序或者其它控制信息。
颜色滚动序列(color scrolling sequential)要求同时跟踪每个颜色 场。每个场的开始时间将会偏移，使得各个场工作在其显示处理的不 同部分。这样，对于每个场，将需要一组控制步骤。因此，对于3场 滚动颜色系统，读取和有条件写入周期的数目将是三倍。用于各个场 的定时可以被交织到单个程序流中。所述各个场可以具有不同的定时 (时间步骤之间的时钟周期)，以例如补偿特定光源中的色谱光缺陷。 为了防止ERAM存储要求过高且由此处理时钟过高，ERAM可以分 成具有两组PE的两个。这将使ERAM访问速率减半。在具有分割的 ERAM的本发明的一个实施例中，MRAM仍然作为整体来进行访问 和写入。为了防止在ERAM侧或者其它处的处理负载过高，可以期 望的是，剥离处理，以便一个ERAM和一组PE处理偶数行，以及另 一REAM和另一组PE处理奇数行。也可以的是，按照一些方式分割 MRAM阵列，比如将MRAM阵列分割为顶阵列和底阵列，或者与不 同阵列中的每个其余线剥离。
在所示的确定性的方法中，即使各个场持续不同的时间量，线之 间的时钟周期数目与用于场序编程中的各个场的相同。从概念上讲， 对于多个场，存在到“第一线”(在每个场之间的消隐结束时)的多 个指针，所述多个指针被不同地间隔，但是以相同的速率通过每个线。 如果色场较短，则时间步骤之间的时间也短，但是线之间的时钟保持 相同。在场之间发生变化，在给定的时间，每个场工作在不同显示线 上，以及可选地，用于各个场的时间步骤之间的时间的加权。因为线 之间的时间保持相同，读取和有条件置位和复位的模式保持相同。
对于具有其中所有颜色段相同的旋转色轮的场顺序颜色而言，简 单地，通过以较高频率运行处理，大约以较快的场/线速率运行单个 场。
对于颜色场序列，用于编程的“线时间”是“辐条”通过给定线 的时钟周期数。对于具有多个颜色段的旋转色轮，其中颜色段的宽度 变化来产生具有不等定时的颜色段，每个辐条(颜色段中的变化)穿 过显示器上的给定线的速率是利用色轮旋转而设置的常数。因为线启 动之间的时间是常数，所以MRAM和ERAM周期的模式可以是常数， 由此简化了编程。
用于编程具有不等时间周期的颜色顺序场的一个直接方法将具 有至少多个程序步骤，该程序步骤的数目等于总的场数乘以每个场 ERAM读取的数目。虽然这将工作并且在一些情况下是实用的，但是 它意味着要求比以其他方式所必需更高的时钟速率。因为所述场顺序 发生，所以可以减少线之间的程序步骤的数目，并且由此减少程序的 时钟速率。
在具有光栅处理的颜色场序列中，所述处理被安排来展开各个线 的处理，并且用于各种定时加权的各个计数步骤不是所有都同时开始 和结束。后面线的后面时间步骤常常在时间上与在下一场中的开始线 中的时间步骤重叠。对于比如LCoS的一些显示器技术，在场之间存 在“消隐时间”，该“消隐时间”使得时间步骤中的至少一些，特别 是LS时间步骤和较低阶的MS时间步骤能够在下一个场开始之前完 成。关键在于，在下一个场“重新使用”它之前，时隙不再为前一个 场所需要。实际上，ERAM读取或者MRAM更新周期可以被编程到 两个或者多个场，以同时发生，并且其它硬件根据哪个场在该点及时 激活来选择其间执行何种操作。通过共享时隙，可以减少时钟周期和 程序或者其它控制存储器的数目。
在前述讨论中，假设的是，在存储器中存储的各个位表示控制镜 子的实际像素位值。应当注意的是，演绎比较处理简单地对所选择的 位一起进行逻辑OR。逻辑OR是可交换处理，并且操作的顺序对所 述结果没有影响。为了节省底板上的存储器，期望的是，对于给定的 时间周期，对一个或者多个MS位一起进行逻辑OR，并且将结果(被 认为是MS位的一些或者全部的所述OR的概括位)发送到底板上的 一个或者多个REAM缓冲器(例如，环形缓冲器)。所述面板处理将 对这个概括位进行简单OR(或者无论哪一种已经进行的其他操作)， 而不需要在一个或多个MS位中进行OR。
对于双计数和演绎比较方法，MS位需要被最长地存储，并且由 此需要底板上的存储器很多。在本发明的一些实施例中，期望的是， 减少底板上的存储器。如果存在外部控制器，则该方法通过具有面板 接口控制器(PIF)减少存储器，或者如果它直接连接到存储数据的 外部存储器，则利用底板本身减少存储器。
演绎比较方法对像素值的所选择的位进行逻辑OR，并且由于结 果不取决于操作的顺序，所以逻辑OR是可交换的。还应当注意的是， 在一个与计数比较的类型的处理中，MS位以比LS位慢的速率变化。
下面描述具有利用双计数方法分割为5个MS位和5个LS位的 10位计数处理的例子，或者单个场，滚动颜色，或者场顺序，假设 没有消隐时间(由于更多的线不需要任何位，所以消隐时间减少了存 储器的需要)。假设二进制时间加权，使用演绎计数方法，5个LS位 的每一个将要求在少于所述时间的1/32的时间内存储，或者随着每 个比特释放，假设大约为所有5个位中的一个位的4/32重新分配。 假设位重新分配，一起获取的5个MS位需要大约4个存储位。
图25是提供如何产生概括位的例子的表。四个最高有效位，编 号为9到5的4个MS位将保存在底板之外的外部存储器中。这些位 被，并且随后被概括为单个位，在本例子中，这是对演绎计数方法所 需要的那些位的逻辑OR。由此，通过对应于所述4个MS位值(0 到15)，MS比较处理被分为16组。该概括位随后与在显示器的缓冲 器中存储的一个MS位(位5)进行逻辑OR。
在对于MS位使用递归反馈的演绎比较方法中，所查看的最合适 的位是在当前比较值中为零的那些。这意味着对于计数比较情况，所 有4MS位是在显示器之外存储的4个MS位中的一个，将不需要发 送或者保存MS概括位。这样，如果存在计算在内的消隐时间，则用 于ERAM中的概括位的存储大约为15/16位或者更少。而且，仅仅 需要每场15次发送所述概括位(不是16次)。
概括位处理在减少存储的同时增加了面板设备的带宽。在4个 MS位在显示器之外保存而不是在开始时一次发送4位的例子中，当 需要时，发送15个概括位。这样，对于10位像素值处理，取代发送 10位到所述设备，6+15＝21位被发送，或者要求稍微超过双倍的总带 宽。然而，概括4个MS位的该处理对于显示设备的每个镜子可以节 省最大大约为ERAM存储的2.5位。
在具有5个MS位而没有概括位的分割计数和演绎比较处理中， 当MS处理开始时，需要在每个镜子的ERAM中存储初始5位。将 存在32步(2**5＝32)。对于在显示器之外存储的5个MS位中的4 个MS位而言，初始仅仅存在2个位，1个概括位和15个MS位中一 个最低有效位。在第零步，如果所有4个MS位都是零，则概括位为 0，或者如果任一位为1，则概括位为1。该概括位将与4个MS位中 的1个最低有效位进行OR，以确定镜子的控制，如果所有位都为0， 则复位。
在下一步中(“计数”＝1)，使用相同的概括位，并且将不会查看 在显示器上保存的5个MS位中的最低有效位。只要看到所述概括位 被使用，则在该步中，它将不再需要。本领域技术人员应该理解的是， MS处理以远低于LS处理的速率发生，因此将存在时间来在下一步 需要之前引入和重写该位置，或者使用环形缓冲方法，处理器可能等 候，直到更接近下次需要概括位的时间，并且由于该位仅仅需要从偶 数状态开始位于所述底板上，直到奇数状态开始，所以平均而言，将 概括位所需要的总存储减少大约一半。
在下一步中(“计数”＝1)，使用相同的概括位，并且将不会查看 在显示器上保存的5个MS位中的最低有效位。只要看到所述概括位 被使用，则在该步中，它将不再需要。本领域技术人员应该理解的是， MS处理以远低于LS处理的速率发生，因此将存在时间来在下一步 需要之前引入和重写该位置，或者使用环形缓冲方法，处理器可能等 候，直到更接近下次需要概括位的时间，并且由于该位仅仅需要从偶 数状态开始位于所述底板上，直到奇数状态开始，所以平均而言，将 概括位所需要的总存储减少大约一半。
在典型的信号处理中，在环形缓冲器中的项(entry)是代表一个 值的数据采样。在本发明的一个实施例中，环形缓冲器中的项是整个 像素线的像素值的一个位。因此，环形缓冲器中的单个“项”是以位 为单位的镜子阵列的宽度，不是仅仅为1位“深”。这与常用的环形 缓冲器(其中通常存在n位“深”的1个输入)形成了对比。例如， 具有在长度方向布置的存储器行的1920×1080镜子显示器，在环形 缓冲器的一个输入中存在1920个位。
环形缓冲是用于在相对连续处理中重新分配存储器的多种方法 之一，并且被用于本发明的一个实施例中。可以使用重新分配存储器 而不是环形缓冲器的方法，它们还可以使用本发明的其它方面。
通常，简单的环形缓冲器要求下面的信息，但是，本领域技术人 员应该理解，可以按照各种方法“因子分解(factor)”或者计算各种 值。
1、指向当前写入位置的指针；
2、指向当前读取位置的指针；
3、缓冲地址的开始；
4、缓冲地址的结束。
下面参考图95提供对环形缓冲器更详细的说明。
在通常情况下，在本发明的一个实施例中，通过一个处理来写入 /填充环形缓冲器，然后利用分离处理来从环形缓冲器中读取。写入 和读取处理必须被协调来以同一整体速度进行，以及缓冲器大得足以 允许在写入处理之后读取处理是安全的，并且在数据完成使用或者移 动到其它地方之前，写入处理不能重写该数据。用于每个位位置的缓 冲器长度可以根据所述位在所述设备中存储的时间长度变化。“寿命 更长”的位位置将要求更大(更长)的环形缓冲器。这样，作为最小 值，缓冲器通常长得足以保持所有“生存”的位加上若干量的额外缓 冲器空间(缓冲器空闲存储空间)，以允许对环形缓冲器进行的读取 或者写入处理之间的一些可变性。
有时，控制指向环形缓冲器的指针的数目被按照不同的方式计算 在内，例如，具有远离缓冲器地址开始的指针索引。缓冲器地址的结 束可以通过缓冲器地址的开始加上缓冲器的长度来给出。一些环形缓 冲方法向缓冲器地址的开始和/或缓冲器地址的结束和/或缓冲器长度 施加了两个或者其它边界限制，并且作为一组，长度或者地址位置上 的任何限制将被称为粒度限制。粒度限制常常导致需要额外的存储器 来满足限制，以及利用本发明的一个实施例的方法来避免粒度限制， 以减少存储器要求。
按照建立环形缓冲器方式的存储器的寻址将被称为循环寻址。它 是对读取和写入寻址进行的控制，该控制实际上将线性存储器变为环 形缓冲器。
通常在硬件上，在数字信号处理器(DSP)中支持循环寻址。在 通常的使用中，仅仅存在很少被支持的环形缓冲器(通常为8或者更 少)。环形缓冲器被看作处理器的寻址模式，并且由于支持环形缓冲 的成本以及DSP应用的需要，环形缓冲器的数量受限。与之相对照， 在本发明的一个实施例中，可能存在大量被管理的环形缓冲器(在一 些实施例中，它可能是数百个缓冲器)。因此，需要管理缓冲器的有 效方法。
在典型的可编程处理中，例如众所周知的在它们的寻址中支持环 形缓冲的数字信号处理器中，当使用环形缓冲器时，指令指向地址寄 存器和索引寄存器，并且常常具有控制环形缓冲的其它寄存器，这些 寄存器被分别指向或者由所用的寄存器暗示。因此，存在一系列指向 其它指针的指针。由于环形缓冲器的数目变得很大，所以访问指针和 环形缓冲器控制寄存器的所述索引处理可能变得繁重。在本发明的的 一个实施例中，程序和相关联的环形缓冲器指针和缓冲器控制值将保 持在“平坦”的结构中，由此，每个指令将与指向环形缓冲器的指针 相关联，使该指针与缓冲器值的开始以及缓冲器值的结束相关联。虽 然在平坦数据结构内部存在一些冗余信息，但是可以大大简化整个控 制处理以及控制硬件，同时在某些方面更加灵活。
在一个简单的环形缓冲器中，给定的数据值被一次写入，并且通 常数据仅仅被一次读取。在本发明的一个实施例的情况下，所述位值 被多次读取，并且将会同时访问同一环形缓冲器中的多个不同点。
在本发明的一个实施例中，保存多个读取指针，每次一个读取指 针，数据值被读取来用于给定比较。而且，在本发明的一个实施例中， 索引将被“失去(flatten)/移除”，使得每个指令与指针和环形缓冲 器控制值相关联。失去所述索引将导致需要更多的存储器位，但是将 简化硬件并且支持更为灵活的控制，尤其需要考虑在同一环形存储器 中跟踪多个值的要求时，并且可以同时对同一环形缓冲器进行多个访 问。
应该理解的是，本发明的替换实施例可以使用索引来减少存储环 形存储器指针和控制寄存器所需要的存储器的量。
在下面将会描述底板控制器缓冲器读取和MRAM写入控制。在 本发明的一个实施例中，利用一些同步来分别实现缓冲器写入(填充) 处理和缓冲器读取处理以及其相关的处理以及MRAM写处理。
在本发明的一个平坦指令控制实施例中，每个指令在程控RAM (PCRAM)中具有“固定”的指令以及在“变量”控制RAM(VCRAM) 中具有一个存储位置。将会理解的是，所述索引的一些级别也可用于 节省一些控制存储器。
所述环形存储器由一个分离的控制处理来填充。这个控制处理可 以在所述设备之外，在面板接口(PIF)控制器中进行。所述PIF或 底板本身可以控制被发送到底板中用于缓冲器的数据，并且指定它们 将到达所述底板的何处。所述写处理进行向所述缓冲器添加数据所必 须的处理。所述写处理可以由与所述读取处理相同的控制器进行控 制，并且使用相同或更为通用的指令字段。所述写入处理可以松散地 与一些形式的同步信号联系在一起，以保持所述读取和写入操作足够 同步，从而使得在需要时环形存储器具有可用数据，而不需要较早地 对数据进行重写。
对于读取处理控制的以下说明中，假定写入处理或缓冲器填充处 理进行在循环缓冲器中保持正确数据所必须的任何操作。
如以上行对于本发明的面板控制定时进行的说明，该面板有效地 具有由“线启动之间的时间”确定的控制定序或模式的“内环”。对 于3色滚动显示，在概念上讲，具有每隔若干周期开始的3条线，该 若干周期与颜色滚过显示器的周期数相同。需要注意的是，红、绿和 蓝线在同一时间“启动”，但是它们在显示中启动可能不一致(例如， 如果红比蓝或绿时间长)。对于每秒显示540场的情况，有3场每秒 启动180次。
对于1080线显示和5％过扫描(在滚动图像从右循环回到(rap around)左或从左循环回到右时，滚动图像可视觉地延伸超出该显示 器)，将存在1080×1.05＝1134个线启动。线启动速率为180(场/秒) ×1134(线/场)＝204，120线/秒。假定10-位双计数分割为5MS和5LS 位，将有每场约160个ERAM位线读取，对于3色的情况，将有每 场约160×3＝480个ERAM读取。如果假定一个分割ERAM，使得每 周期进行2个ERAM访问，那么将需要最小每线480/2＝240个周期。 为了在时间安排上给出一些余量，每线300个周期的量级是适当的。 因此程序存储器应该在约300个指令长度的量级上。将每秒204，120 线与每线300个循环相乘，得到用于约每秒61百万条指令的处理的 时钟频率。
为了对于不同时钟速率和其他变量给出一定余量，程序RAM的 长度可以为约320个状态。
在传统存储程序处理器中，由指令处理内环和外环控制。在传统 硬件控制器中，一系列计数器、解码器和其它硬件控制所有操作。在 本发明的一个实施例的处理器中，可以只有“内环”有效地无限重复。
由变量控制RAM(VCRAM)跟踪操作的“外环”。该RAM实际上 是一系列指针，这些指针指向ERAM数据队列或用于将指针写到显 示镜。面板设备的“状态”是对PCRAM进行排序的地址计数器和 VCRAM的整个内容的组合。该控制器支持在继续操作的同时被装载 的该控制器的整个状态。
图26示出了本发明的BCP(底板控制处理器)2602，BCP 2602包 括地址计数器2606，用于产生对PCP 2602中的指令进行排序的地址。 在图26的实施例中，地址计数器2606是一个简单的计数器，当计数 达到在CA_end寄存器2608中保存的预定值时，该计数器复位到其 初始值。CA_Reset信号2610可以用于将CA_Counter 2606强制为一 个已知值，例如，以确认底板与数据输入同步。当前计数器值被输出 到地址线2612上，并到达各个RAM和/或ROM，包括测试ROM 2613。
程序CRAM、PCRAM 2614通常包含不随程序循环的每个完整周 期改变的指令和参数。更新信号2616连接到PCRAM 2614的写输入 2618。
一个实施例中的程序CRAM除了正在加载/更新指令的时候之外 进行读取操作。该实施例的一个特点是支持在继续执行指令的同时对 PCRAM进行写入操作。在一个显示应用中，正常使用中的信号可以 被例如用户插和拔电缆中断。图26的实施例的一个特点是支持以一 个周期速率或其他速率重载指令，以防丢失同步。PCRAM的数据输 出是控制底板的指令。这些指令中具有各种字段，用于控制底板的各 种功能。根据需要，这些字段可以是1比特或更多比特。
测试2620的控制信号可以由该机器的一些测试状态使能，或可 以被下载到PCRAM中作为测试程序的一部分。PE功能码字段2622 用于通知一个或多个处理元件阵列(或多个PE，图26中未示出)执 行何种功能。
在控制两个或更多线性PE阵列时，对于每个PE阵列可以有不 同PE信号，使得这些PE阵列执行不同功能。这些功能控制信号可 以包括：用于控制与包括写入到MRAM的DATA值的PE相关的功 能的信号，用于控制与PE相关联的任何寄存器/锁存器/缓冲器的信 号，以及该PE的输出是否将被用于控制MRAM写入/条件写入 (MRAM的置位/复位)的信号。可以预料，在其他实施例中，这些 PE可以用于计算写入到ERAM的值。
ERAM写入时隙信号2624用于指示READ操作何时不需要给定 ERAM。如果有多于一个物理ERAM，则可以有多于一个ERAM写 入时隙信号。如果该信号有效，则由数据路径2626或2628中一个或 两个产生的地址指针可以被忽略。
ERAM写入时隙信号的主要作用是当被允许利用新数据来更新/ 写入ERAM(例如，环形缓冲器实施例的写入处理)时，ERAM与 底板上的其他逻辑进行交互。应该有充足的写入时隙来支持写入处理 而不会丢失数据。在一个实施例中，假定将输入数据存储在输入移位 寄存器中，等待一个写入时隙信号来(例如，来自串入/并出移位寄 存器)选择用于环形缓冲器写入处理的写入地址和数据。
在图26的实施例中，MRAM写输出2630是程序CRAM输出2631 的使能形式，它给出了MRAM的广播写入使能(在所示实施例中， 只有由单个数据路径控制的一个MRAM阵列)。程序CRAM 2614具 有上部ERAM缓冲器开始(BSU)2633和结束(BEU)2632多位输 出。寄存器2634中的显示值的结束和MRAM地址2636到达比较器 2638，如果MRAM地址2636超出显示，则显示写输出2630将被AND 门2640禁止。该比较和显示写操作的门控(gating)是支持过扫描的 一种方式。
一些实施例中的MRAM WE信号使能对MRAM的位屏蔽写入。
图26示出了来自复用器2642的下部ERAM先前缓冲器指针地 址，其在大于或等于比较器2644中与下部ERAM的缓冲器结束 (BEL)进行比较。如果该指针大于或等于BEL，则由选择信号2648 控制复用器2646来输出下部ERAM的缓冲器开始地址(BSL)作为 下部ERAM地址2650。数据路径2628内的类似硬件组可以用于使用 下部ERAM的缓冲器结束(BEL)和上部ERAM的缓冲器开始地址 (BSU)信号来计算上部ERAM地址2652。
计数器地址线2612的最低有效位2658到达VCRAM的写输入 端。地址比特2660的其余被右移一位，并被经由复用器2661立即使 用或被一系列锁存器2662延迟计算更新值所需要的时间量，该更新 值用于经由复用器2661写回关于稍后的奇数地址计数器状态的相同 地址。VCRAM地址复用器2661的输出被用作导入VCRAM中的地 址2665。按照这种方式，在偶数周期读取位，在奇数周期写入位。
图26示出了数据路径2626、2628和2666，用于基于RCRAM 2614 和VCRAM 2667的信号与其它数据/控制存储的组合来计算地址指 针。而且，可以有基本相同的硬件组来控制各种指针。以下将较详 细地描述用于“下部ERAM地址”的数据路径2626的一部分。
下部ERAM地址的偶数周期地址指针2668和奇数周期地址指针 2670(EPL)被同时取回。锁存器2671每隔一个周期被奇数值2670 更新，从而将该值保存一个额外周期。复用器2642用于在LS地址 计数器比特2658控制下，在一个周期选择偶数值2668和在下一个 周期选择奇数值2670。未示出，但是如果使用测试或更新功能来支 持“连线的复用器”2673，则控制器的“测试和更新”操作可使用 的是将复用器2672的输出置于高阻态的可选项。
比较器2644检查指针是否小于相应的BEL，缓冲器结束值2674。 如果指针等于或大于缓冲器结束值2674，那么比较器2644在线2648 上输出一个选择信号，该选择信号到达复用器2646的选择线输入 端，用来选择缓冲器开始值2675或被累加器2677累加之后的前一 值2676。复用器2646的输出是下一个下部ERAM地址2650。
锁存器2679由信号，最低有效位2658，控制，来每隔一个周期 保存奇数位置结果，下一个下部ERAM地址2650。缓冲器2680用 于隔离在读取周期输出的、来自ERAM数据的下部ERAM地址2650 的输出，或在写入周期驱动新值。在写入周期，缓冲器2680和锁存 器2679提供两个更新的指针值。
分别使用数据路径2626和2628类似地计算上部ERAM地址和 MRAM地址。上部ERAM数据路径利用PCRAM 2614的输出BEU 2632和BSU 2631来设置对于缓冲器范围的限制。MRAM地址中的 一个差值控制存储在锁存器2682和2683中的MRAM值的路径开 始和结束，其中锁存器2682和2683分别通过各自数据线2684和 2685连接到MRAM地址控制路径，而上部和下部ERAM具有由指 令存储器根据每个指针访问所提供的分开的开始和结束缓冲器限 制。
图26示出了变量CRAM(VCRAM)的多个可能的实施例之一。在 该实施例中，单端口RAM被用来存储变量位。可替换的实施例可 以使用双端口RAM。在所示实施例中，存储器每隔来自控制地址计 数器的地址周期进行读取和写入。控制地址的LS位是从控制地址 比特的其余位分割得到的，用作控制信号。本领域技术人员应该理 解的是，该信号可以与时钟信号组合，可以被反转、被缓冲或被延 时以产生所示的电路操作。
在图26的例子中，程序地址计数器2606的初始值可以假定为零， 但是也可以为存储在寄存器中的其他值。虽然示出了一种简单的计 数方法，但是应该理解的是，可以通过其他装置如通用微处理器中 的装置来产生一系列指令地址。
而且，图26的地址计数器实际是存储程序计算机的程序计数器， 且该计数器的控制和排序可以被扩展来执行更复杂的指令控制，包 括如存储程序计算机中的条件分支的操作。该指令地址排序可以以 与存储程序计算机通用的其他方式执行。
对于每个读取周期，用于控制两个周期的位被读取，对于每个写 入周期，用于两个周期的位被写入。这种双读取和双写入处理允许 使用单端口RAM，同时保持每周期平均一个读取和一个写入。这只 是获得这种能力的多种方式之一。
在VCRAM中可能含有其他变量的同时，VCRAM的一个主要功 能是将地址指针保持在MRAM和ERAM中。
图26示出了实现根据本发明一个实施例的控制处理器的一种方 式，该控制处理器支持最多两个ERAM读取和最多一个MRAM写 入。在其他实现中，可以支持一个或多于两个ERAM读取和任何数 目的MRAM写入。这两个ERAM地址被标示为“下部”和“上部”， 暗指存储器的行在显示器的水平方向上延伸。在可替换的实施例中， 存储器的行可以在显示器的垂直方向上延伸，从而ERAM分为左和 右。
应该理解的是，图26仅是控制和锁存的图形表示。本领域技术 人员应该理解，在实际应用中，会存在信号和数据的附加缓冲。
图26示出了物理分离的PCRAM和VCRAM阵列，但是本领域 技术人员应该理解，这仅是实现相同或相似功能的多种方式之一。
图26示出了一个实施例的一种面板的结构，其具有一个MRAM 阵列和两个ERAM阵列，但是应该理解的是，所示的概念可以用于 控制任意数目的MRAM和ERAM阵列。该实施例示出了一种环形缓 冲器控制机制，其中在程序指令与指针之间没有索引机制，使得一个 或更多个指针值直接与每个指令关联。本领域技术人员应该理解，一 种可替换的实现在每个指令中可以具有索引值(通常称为“寄存器编 号”)，该索引值指向一个或更多个指针。
在图26所示的实施例中，每次对指针简单地加一。应该理解的 是，可以使用1之外的值来调整指针。应该理解的是，这仅是产生和 控制一系列环形缓冲器的多种方式之一。还应该理解的是，地址可以 被每次加一，而物理位置或解码可以使得存储器的行之间是物理上分 离。
读取值对(这种情况下指地址)的原因是为了支持每个周期上平 均一个写入周期加一个读取周期，每个周期对存储器进行单访问。可 以使用其它硬件配置来获得相似结果，如双通道存储器或以两倍速率 访问VCRAM。具有交替读取和写入步骤的该双通道访问通常不能以 访问指针的“索引”方式很好的工作，这是因为这种机制依赖于用于 连续指令的指针连续地位于VCRAM中。
一种可替换的每周期单通道访问的VCRAM实现具有两个 VCRAM，一个将每隔一个周期被读取，一个将在另一周期被写入， 其中该对VCRAM将在交替周期被读取。假定指针被限制用于奇数 或偶数指令或一些指针不可能被复制的情况下，该方法还可以支持对 指针的索引访问。
本领域技术人员应该理解，有多种方式支持利用单端口存储器和 多端口存储器，在单个周期内平均一个读取周期加一个写入周期。
图26中还示出了测试ROM 2613的结构。该ROM可以用于有 效地驱使其值为控制信号。通常，当将多个存储器连接到一条公共总 线上时，有效地存在一个连线的OR复用器2673。对于用作复用器的 总线结构，通常总线的可用输入中只有一个输入在某一时间被使能， 而总线的其他输入被禁止(通常处于高阻态)。除测试之外，可以有 一个或更多个ROM用于存储要装载到VCRAM或其他指针存储结构 中的固定程序和初始值。测试信号2686使能测试ROM的输出，同 时经由禁止输入端2687来禁止PCRAM的输出。测试信号2686还可 以通过OR门2688禁止(高阻)复用器2642的输出，该OR门2688 控制复用器禁止信号2689。
本领域技术人员应该理解的是，可以有其他信号影响包含电路的 正确操作，该其他信号包括测试信号的定时延迟。该例中测试ROM 驱动所有信号，然而在可替换的实施例中，各种数据输出被有选择地 禁止，测试ROM可以只控制一些信号，PCRAM和VCRAM驱动其 它信号。
设备上具有测试ROM的一个优点是可以支持利用最少控制和信 令的一些形式的测试，从而不需要额外的外部测试硬件。这在设备测 试的早期阶段尤其有用。
一种使用专用ROM的可选测试方法将其中具有测试程序的测试 模式装载到PCRAM和VCRAM中。一旦装载完毕，该设备执行自 测或结合外部测试系统进行工作的过程。
程序和变量RAM的“飞速写入”装载支持装载RAM内容的同 时还产生到所述设备的其余部分的有效控制信号。
图26中还示出了用于程序RAM和/或变量RAM的“飞速写入 (on-the-fly)”装载的方法。在一个视觉显示系统中，视频显示信号 常常被临时中断，例如当改变频道或外部显示监视器的视频电缆被拔 下或重新插上的情况下。该信号中断可以导致显示设备失去同步和/ 或丢失部分控制存储器。在该控制的可替换实施例的完全硬件系统 中，一个或多个同步信号使该控制与源数据重新同步，但是在具有所 有或部分RAM程序和可变RAM系统的该实施例的情况下，单个信 号不能使所有动作处于正确状态(将RAM中的数据设置在开始条 件)。在一个典型的可编程系统中，装载程序和初始数值的同时停止 该设备，但是这在视频系统中会产生问题。
在图26的实施例中，通过将更新数据作为信号发送，同时也许 在经过该系统中其它硬件之后将该数据写回PCRAM和VCRAM中， 来完成程序RAM的飞速写入装载。如果该系统处于同步并且正在输 出的数据正确，那么更新应该如同没有更新处理一样产生同样的地址 和控制信号输出结果，从而该更新可以每当需要时被“透明地”完成， 而不导致视觉效果的变化。如果PCRAM和VCRAM已经被破坏或 失去同步，或可能显示参数已经变化而需要更新PCRAM和VCRAM 中的一个或两个，那么写入更新值。
通常，通过向如图26所示包括CA_end寄存器2608、1last锁存 器2683、1first锁存器2682和e_disp寄存器2634的设备中的一些或 所有寄存器写入，开始更新处理。然后由复位信号2610将CA_Address 计数器、CA复位信号2610复位成已知值，通常为0或例如寄存器指 定的初始值(未示出)。
可以存储器写信号、测试信号2686、写输出控制2691和更新数 据2692装载更新RAM 2690。更新时，由写信号、测试信号2686选 择更新RAM 2690的地址输入2693，作为由更新逻辑提供的更新地 址2694。一些形式的控制和数据缓冲将数据发送到底板用于更新处 理，然后发送至更新RAM 2690。例如，可以在不需要发送像素数据 的空闲时间周期发送更新数据。
更新信号2616导致PCRAM 2614被写入而不是被读取。这种写 入模式导致PCRAM 2614的数据线处于输入(写入)模式。更新信 号2616通过OR门2688，且信号2689在数据路径2626、2628和2666 中禁止复用器2642的输出。PCRAM 2614被写入且复用器2642被禁 止时，更新信号将正常情况下被禁止的缓冲器2695开启，并在线复 用器2673上驱动一些或所有线。按照这种方式，更新RAM 2690的 值可以将其值用来自PCRAM 2614和VCRAM 2667的那些值替代。
当更新信号2615有效时，W_Update信号、测试信号2686将无 效，从而导致复用器2696发送一些或所有C_Address计数器的输出， 地址线2612，用作更新RAM 2690的地址输入2693。
本领域技术人员应该理解，通过仅使用地址输出中的一些位(或 位的逻辑或算术组合)，可以完成PCRAM和VCRAM的部分更新。 这将使得更新RAM的地址位置要少于PCRAM或VCRAM的地址位 置。在部分更新情况下，更新信号将只有在C_Address计数处于要发 生更新的计数点期间是有效的。
在一些实施例中，控制器在硬件中可以不区分颜色，且即使在顺 序颜色应用情况下也可以没有颜色指定(color specific)控制信号。 它仅执行在PCRAM和VCRAM中存储的程序。
作为本发明主题的底板，除了以上参考图18、19、20和21描述 的二进制加权外，可以被编程来处理时基。还可以根据具有相同或不 同颜色的各个场改变时基，或者具有同一场的显示器上的不同位置具 有不同时基。
利用如图10所示的双脉冲方法和其他方法，在特定转变中往往 具有相位抖动，其中一个二进制值的步骤导致在时间加权上具有小差 值的脉冲在相位上具有显著差值。在一些光调制技术中，该相位差值 是不期望的。以下将说明该底板如何能够灵活地使用不同时基来减小 平均相位抖动。
在本发明的一些实施例中具有查找表，用于将输入像素值映射成 输出像素值，该输出像素值被底板使用来产生脉冲。如果按照底板被 编程的方式改变时基，则在利用不同时基来使用输出像素值之后，查 找表中的项可能被改变来给出几乎相同的脉冲宽度。换言之，通过使 用不同时基，输入像素值将被映射成不同的输出像素值。如下所述， 通过使用两个或更多个时基和两组或更多组输入像素到输出像素的 映射，在输入像素值的1-位步长之间的脉冲波形的较坏情况下的平均 相位抖动可以减小。对于一些光调制技术如一些LCOS技术，在平滑 形状物体情况下相位差问题是一个公知的问题。在场速率比图像数据 改变的速率高时，该技术是最有效的。
图27的表是一种方法的简化例子，该方法改变场之间和/或同一 场的显示元素之间的时基来减弱一个转变，该转变造成平滑斜坡(步 长为1)图像中最坏情况的“不同相”横向场。图28比较了使用图 24的时基1和时基2如何将输入值16和15的脉冲映射成时间加权 脉冲。
在本发明的数字底板中，在一些实施例中用于控制脉冲宽度的 “时基”被完全编程，并没有增加设计的复杂度。任何LS位步或 MS位步之间的时基不必须是二进制加权的，而是由如上参考图18、 19、20和21所述的“操作次序”控制的，并且对操作速度影响很小 或没有影响。同时支持多于一个时基仅增加了少量控制逻辑和存储器 (整个设备的很小一部分)。
图27的表中给出的例子是5-位总计数被分割为3-LS和2-MS位 的小型/简单情况。在具有伽玛校正的实际系统中，将具有比输入位 多的输出位，但是为了使例子简单，没有示出伽玛校正。应该注意的 是，“伽玛校正”即LC响应的校正和(该方法的)时基改变的校正 可以被一起计算在每个像素输入的单个“伽玛校正”操作中，但是需 要两个不同的校正表，基于该校正表，给定场使用时基。
对于该例，假定第一时基被简单地二进制加权成32个相等的间 隔(0到31)，如表的左侧所示。从而对于第一时基，MS位被“加 权”成8倍(23)LS位时间。
右边两列中所示的第二时基相对于第一时基有微小的“变形”。 该例中LS位时间被相等地加权(除了二进制加权之外)，只是稍微 较长一点。MS位加权不一致，且用于控制转变点和限制相对于第一 时基的脉冲的时间加权差。使用第二时基，因为这是N对N映射， 所以31个输入值中将有一些“冗余映射”。对于使用将较小数目位映 射成较大数目位(例如，从8位到10位)的伽玛校正的系统，这将 不成为问题。
每个时基的这些列中所示的“时间”是表示时间的一个场的小数 (0和1之间的小数)。
第二时基下的MS和LS列示出了相对于第二时基MS和LS比特 如何被映射。第二时基下的时间示出了最终的时间，“δ”列示出了 相对于第一时基的差值和百分比误差。目标是保持“δ”为LS-位时 间的约1/2(注意的是，在输入被映射成更多比特后，这将为LS-位)。
在简单的3LS和2MS分割计数情况下，最坏情况的相位差发生 在LS位＝7和具有LS-位＝0的下一个MS-位值之间。在以下例子中， 对于第一/二进制时基，该较坏情况将在输入7和8、15和16、23和 24之间发生。
第二时基略长，从而在最坏情况转变发生的计数时改变。例如， 从输入＝7到输入＝8的转变是第一时基的最坏情况，该转变将映射成 仅在第二时基的LS-位中步进(从MS＝0和在LS-位中从5步进到6)。
在第二时基中，较坏情况相位误差发生在步长8和9、16和17、 24和25之间，这些对于第一时基来说都是低相位差的情况。因此在 双倍场速率操作中，如果每场使用不同的时基，则两个单步之间的较 坏情况的相位差将只在两场之一中出现，从而总的最坏情况的效果将 大致减半。
对于本发明的数字底板，由简单程序排序控制时间。任意LS步 和/或任意MS步之间的时间实际上可以是任意量。从而可以用包括 可以用于补偿LC响应方式的无限种方式来使时间“失真”。也可以 根据简单的二进制加权来稍微使第一时基失真(例如，使其稍微变 短)。
图28示出了图27的两个时基的输入值15和输出值16之间的相 位差。
当前利用空间光调制器，已知为“伽玛”表的补偿表被用于使用 固定时基来控制输出脉冲加权。在本发明的一些实施例中，使用非二 进制加权时基可以被用于在不需要花费相关联的查找表的情况下获 得这些表的好处，且可能更重要的是从输入像素到输出像素映射的数 据通常增加。除了消除这些表的花销之外，问题是伽马表通常映射比 输入位多的输出位。从而在映射后必须被移动、存储和处理的数据量 增多。通过以非二进制加权方法操纵时基，可以在不需要物理查找表 的情况下获得查找表的好处。如图26的写实施例可以被编程的简易 性可以使时基的使用容易操作。实际上，程序设计可以使“伽玛”(或 其他加权表)被编入程序，从而不需要映射输入像素值。
在本发明的一些实施例中，可以采用单计数方法(与将所有位看 作MS位的双脉冲方法等效)来控制脉冲，同时从本发明的其他特点 获得其他好处，诸如数据和带宽的减小。利用单计数脉冲宽度控制， 由图18、19、20和21所述的方法可以相对容易地将输入像素值映射 成任何期望脉冲宽度时间加权。对于具有如图26所示基于RAM的 程序存储的一些实施例，输入像素值到时间加权脉冲的映射可以与 查找表方法一样灵活或比查找表方法更灵活。
在如图26的实施例中，可以实现时基的极精细控制，使得利用 查找表方法需要映射大量输出像素值的效果可以通过很小或没有额 外花销来实现，尤其是在将输入像素重映射到具有更多位的输出像素 值后相对于处理额外数据位的花销。实际上，时基被重映射。
Willis的上述US专利申请文献No.2003/0160803(以下称为‘803 申请)，在此将其内容和公开全文引入，作为参考。图10中说明了现 有技术的几个方面，利用本发明的硬件和方法的的一个或更多个实施 例解决了这些方面，包括使用调节时基而不是使用查找表来加权上述 输入像素的时间值。该‘803申请的图10中示出了m-位计数器，其 通过n-位查找表驱动2m，其中n通常大于m。‘803申请的图10示出 了需要为显示器中的每个像素存储n-位。通过使用上述映射的时基调 节方法，只需要存储m-位(这里m小于n)。然后通过演绎比较的进 一步改进和使用“单计数方法”来利用递归反馈产生脉冲，从而可以 产生具有甚至比每像素m-位显著小的同一脉冲波形。另外，该演绎 比较的硬件和方法将减少需要取回的数据的位数，该上述数据是利用 本发明的一些实施例所教导的位串行技术取回的。作为一个例子，对 于m＝8和n＝12，在组合时基映射和演绎位串行比较来访问和处理的 类似的32X较少位的量级上将减少。
利用时基重映射，尤其当在硬件中进行时基重映射时，可能出现 一个问题，即安排所有读取(例如从ERAM读取)和写入(例如写 入MRAM)的问题。如上参考图18、19、20和21所述，对于诸如 图26所示的实施例，本发明的时间安排处理允许时间安排中的高度 灵活。
在本发明一个系统的一些实施例中，时基重映射“程序”可以被 预计算并存储在底板上的存储器(ROM或RAM)中或底板外部的存 储器中。在其他实施例中，时基重映射可以通过底板上或底板外部的 硬件计算，以支持宽范围的重映射值，包括基于用户控制的那些。
双计数方法也可以采用时基重映射。利用双计数，可以使用时基 重映射来扩大亮度的范围，但是在亮度范围内可能有大的“空隙”， 除非LS和MS位时间控制的可能脉冲宽度上有一些重叠。当与利用 双脉冲的时基映射组合时，利用查找表的一些输入像素重映射可以被 用于防止亮度中的大间隙。
图7中具有称为“DC平衡”的块，以下将说明用于在硬件中支 持“DC平衡”的一些新的有用的电路，该电路还能够支持电平转移。 以下说明的这些电路将被用于驱动电极上的电信号，该电极可以担当 镜子功能，从而该电极通常被称为“镜子”。每个镜子将使用该镜子 上的电荷来控制其顶部的LC材料。在本发明的一个实施例中，可以 存在这种镜的N×M阵列，并驱动这些电路从而形成已知为像素的图 像元素的二维阵列。
在LCoS中，LC材料通常被夹在半导体器件和具有很薄导体涂 层的玻璃盖之间，该涂层足够薄，使得大多数光能穿过它。向该玻璃 上的涂层和每个单独的镜子施加电压电位，导致每个镜子上方的LC 材料的光学特性变化。通常这是LC材料改变被作用的光的偏振的方 式，并通过偏振光与仅允许给定偏振光通过的光学表面的组合，可以 控制光强。McKnight的美国专利No.5,959,598和Hudson的美国专利 No.6005558中对这种类型显示器给出了更多信息，在此将其内容和 公开全文引入，作为参考。
利用半导体处理的优点，可以将晶体管造得很小，但是高电压可 以毁坏较小的晶体管。为了处理较高电压，较大和通常较慢的晶体管 可以被集成在同一设备中。LC材料通常需要较高电压来为其光学切 换特性提供最好的电压电位。为了在显示设备上集成更多晶体管同时 还提供LC材料所需的驱动电压，令电路的大部分使用较小晶体管是 有利的，而只有一部分晶体管在较高电压下操作。为了实现这种结构， 必须提供某种形式的“电平转移”来使较低电压逻辑能够驱动较高电 压逻辑。
K.Jow.Hass和David F.Cox的论文“Level shifting Interfaces for Low Voltage Logic(用于低电压逻辑的电平转移接口)”，给出了一些 已知电平转移技术的概述，在此将其内容和公开全文引入，作为参考。 如该论文所指出的，电平下移较简单，但是电平上移较困难。该文章 在图6中示出了一种交叉连接两个P-沟道上拉器件的已知方法。
以下描述的电路结合了电平转移和可选择地保持和/或反转输出 的能力。
大多数LC材料要求其DC驱动的时间平均值接近零伏特。该要 求对于本领域技术人员来说是已知的，并有各种名称，包括“DC平 衡”(在该文档的其余部分中将使用这个名称)、“DC恢复”和“去偏 置”。McKnight的美国专利No.5,959,598和Hudson的美国专利No. 6,005,558描述了该要求，在此将这两个专利的内容和公开全文引入， 作为参考。
McKnight的美国专利No.5,959,598(以下称为‘598专利)示出 了一种“XOR”门，该“XOR”门由“全局信号”驱动来反转显示 镜上的电压。Hudson等的专利No.6005558(以下称为‘558专利) “Display with multiplexed pixels(利用复用像素的显示)”示出了一种 “复用器”，该“复用器”将两个电压之一有选择地连接到一个显示 镜。Zuravleff的美国公开专利申请文档No.20030038651(以下称为 ‘651申请)“Display device test procedure(显示设备测试程序)”在图 4中示出了一种复用器的晶体管级实现(图4中的标号42)，该复用 器用于驱动如‘558专利中描述的显示镜。
‘598专利示出了一种XOR门，具有到达所有节点的一个全局 信号。可以使用多个晶体管来实现XOR门。此外，XOR门通常不支 持改变从输入到输出的电压电平。
如‘558申请中所述，在此将其引入作为参考，由于LC材料的 电压驱动要求，期望的是，在镜子上具有的电压与用于驱动电路其余 部分的电压不同。‘558专利和‘651申请中描述了电平转移，但是为 了执行DC平衡功能，需要这两个电压源终端的电压都改变。这意味 着为了完成DC平衡功能，大量电流将必须流过该设备，因为不仅镜 子上的电压改变，而且用于承载向镜子提供的电压的所有线上的电压 也必须改变。
虽然‘558专利说明了模拟复用器可以支持高于或低于该复用器 上选择信号的电压，但是没示出支持该观点的电路。支持复用比控制 该复用的栅极电压高的电压比支持复用等于或小于复用器的控制电 压的电压要复杂得多。例如，‘651申请示出了一种模拟复用器，但 是该模拟复用器的问题是如果电压比复用器的P沟道栅极上的栅极 电压高得多，则如何使电路很好地工作。本发明的一个目的是提供一 种电路，其可以利用高于或低于设备的电路中的其余部分的镜子电压 来进行工作。
使数字电路驱动不同电压输出电平通常被称为“电平转移”。反 转电平转移器(inverting level shifter)是本发明的一个主题，其实现 电压电平转移以及能够有选择地反转电平转移输出。实现这的有利之 处在于不需要电路的输入电压电平改变。
图29为示出根据本发明一个实施例的具有反转电平转移器的位 存储单元的示图。减号“-”用于表示逻辑“假(False)”信号。而且， 对于本说明书，接近0伏的电压将被视作逻辑0，而更接近电源电压 中的一个的电压将被视作逻辑1。
图29的左侧是传统的6晶体管(6-T)静态RAM(SRAM)位。 其中，两个非门(每个非门包括两个晶体管)彼此交叉连接以形成一 个存储位。存在标记为Bit和-Bit的两个位线，如典型SRAM那样用 于写入和/或读取各个位。与典型的SRAM位不同，该非门用于驱动 一些附加电路，即，标记为T3，T4，T5和T6的晶体管。利用低于 将用来驱动镜子的电压的电压来驱动左侧的晶体管，特别是两个非 门。例如，非门的Vcc可能为2.5伏。
两个交叉连接的P-MOS晶体管T1和T2用作电平转移器的上拉 部分，以将电平上拉到高于非门电压(如3.3伏)的一个较高电压。
存在两个控制信号CTrue和Cfalse，该两个控制信号CTrue和 Cfalse用于控制该电路的反转功能。标称上，这些信号的电压与非门 的电压相同。
如果CTrue为开(ON)(逻辑1)且CFalse为关(OFF)(逻辑0)， 则如果A＝1，那么经由晶体管T5和与C-True连接的晶体管Tt可将 节点NnM下拉。这也将导致连接到NM的PMOS晶体管导通，由此 将镜子驱动到高值(High Value)，或者在本实例中为3.3伏。在C-False 为OFF时，节点F2将由T6驱动且经由晶体管T6驱动到大约比A 上的栅极电压低Vtn的值。
如果CTrue再次为ON，但A＝0，从而-A＝1，那么经由T4，-A 将下拉节点NM。继而，这将使得T1上拉节点NnM。然后，节点 F2被上拉至大约比T3上的栅极电压低Vtn的值。这样，如果C-True 为ON且C-False为OFF，则F2总是为大约比驱动电平转移器的位 存储单元的较低/正常电压的Vcc值低Vtn的值。
如果CTrue为OFF且CFalse为ON，同时如果A＝1，那么节点 NM将经由T6和Tf而被下拉。当NM被驱动到0时，这将使得P 沟道晶体管T1导通，从而上拉节点NnM。节点F1将被上拉至大约 比T4的栅极电压低Vtn的值。
如果CTrue为OFF且CFalse为ON，同时如果A＝0，则-A＝1， 那么节点NnM将经由T3和Tf而被下拉。  在由A＝0而使T6截止 且NnM被下拉至0时，P沟道晶体管T2将节点NM上拉到3.3伏的 高电平。节点F1将跟随节点NM，但比T4上的栅极电压低大约Vtn。
如果CTrue和CFalse均为OFF，则对电平转移器而言没有到地 的通路。假设在某一时刻，如果节点NnM或NM均处于低状态，则 节点Nnm或NM上的输出可向上漂移，但是在一段时间内，在两个 线因其电路的自身负载而被驱动关闭之前，这些节点将保持处于其各 自状态。在节点A和-A上的变化将引起连接到节点NM的镜子发生 变化时，均处于高的控制线CTrue和CFalse的这一功能可用于进行 控制。
一种需求是控制线C-False和C-True必须不能同时为ON，否则 出现短路。但是二者同时为OFF是可以的，且这可提供在转变输出 过程中有用的附加功能。出于电气原因，特别是如果信号CTrue和 CFalse的转变缓慢时，优选在一个信号开启之前关闭另一个信号，以 确保不存在电源电涌。
图29示出了“显性”控制下拉晶体管Tt和Tf。但是应该注意的 是，节点F1和F2既可以由各自的控制线驱动到地电位，也可以被驱 动到大约低于位存储单元Vtn的Vtn值。由此，这些节点可在多个位 存储单元间共享，该多个位存储单元仅仅经由一个被驱动到地电位或 “悬浮”的线而相互之间为或的关系，并且这些节点还可由多个存储 单元上拉。这样，在一些实现中可以去除晶体管Tt和Tf，如图30 所示。注意，当-CTrue被驱动到地电位时，其逻辑功能将与图29 中CTrue在以逻辑1驱动Tt时所具有的逻辑功能相同。类似地，当 图30中的-CFalse被驱动到地电位时，其逻辑功能将与图29中 CFalse在以逻辑1驱动Tf时所具有的逻辑功能相同。当-CTrue被 驱动而-CFalse为悬浮时，-CFalse将要被驱动到大约比N沟道晶 体管栅极电压低Vtn的值。还存在一些在镜子外部的驱动电路，用于 将该节点驱动到比Vcc低Vtn的值。-CTrue悬浮且-CFalse被驱动 到地电位，则-CTrue将经由电平转移和反转电路的晶体管而被驱动 到大约比N沟道晶体管的栅极电压低Vtn的值。在镜子阵列的外部 还存在一些驱动电路，用于将控制信号驱动到大约比Vcc低Vtn的值。
还应理解的是，能够尽可能多地检测设备的电路是非常重要的。 美国专利No.6,650,138示出向一个显示存储单元添加附加电路，以 仅仅支持测试。如以下将要描述的，本发明的又一改进在于该电路系 统能够被测试，而无需向显示存储单元增加附加的专用测试电路系统 或者向显示存储单元增加额外的控制信号。
如图30所示的本发明的一个实施例支持测试且无需在每个镜子/ 存储单元基础上的附加电路。控制线-CTrue和-CFalse可被连接到 阵列中的一行或者一列。在图30中，控制线被示为垂直于位线且平 行于选择线，但是其也可被替代为平行于该位线。
在操作的测试模式下，在点A和-A处存储在SRAM位上的逻辑 电平被用来有效测试电平转移逻辑和SRAM位本身。在一种测试方 法中，对于连接到给定-CTrue和-CFalse的每一位，只测试一个存 储单元。在设备中还可存在多组控制线-CTrue和-CFalse，从而可 以并行测试多个存储单元。
在测试操作中，执行一系列操作和探测节点F1和F2的事实可被 用来测试存储单元的功能。为了测试存储单元，需要多步处理，但是 由于这仅仅是为了测试而执行的，因而优选加入仅仅用于测试的专用 晶体管。以下描述了一个用于测试电平转移器和存储位的示例过程：
1.测试过程的第一步，共享控制信号公共组的所有位利用经由 线B和-B的SRAM写入处理，使得其SRAM位被置位为 A＝0(且从而-A＝1)。
2.线-CFalse被驱动为低，随后驱动节点F2为低，且如果晶 体管T3未断开(open)，则经由T3将节点NnM拉低，这 继而通过T2将NM拉高。注意，这也将经由共享该控制线 的所有位上的晶体管T3而使得连接到节点F1的线-CTrue 向上拉到比晶体管T5上的栅极电压低一些的电压电平。
3.线-CFalse也被允许为“悬浮”的，且随后使用位阵列之外 的电路检查该线以判别该线是否被向上拉，如果该线被向上 拉，则在共享该控制线的那组位中的某处将出现短路或开 路，并且所述设备测试失败。而且，这一事实将由位阵列之 外的测试逻辑记录(note)。
4.只有正在测试的位被置位为A＝1，而所有其它位保持在A ＝0。注意：控制线-CTrue和-CFalse均为悬浮。如果晶 体管在该位中工作正常，线-CFalse将经由晶体管T6被拉 高。需要注意的是，节点F1上的中间电平将到达节点NnM， 该节点NnM连接到T2的栅极。尽管该中间电平将减小T2 的驱动，但是其将使P沟道晶体管T2充分导通并且由此节 点F2和-Cfalse被上拉。这些第一步的结果验证了该镜子 被驱动到逻辑1。这也测试了多个晶体管的功能操作。
5.线-CFalse首先被驱动到0并随后被允许为悬浮状态。如果 -CFalse被上拉，则正在测试的位的零功能出错且测试失 败，同时由测试逻辑对其进行记录。
6.连接到-CFalse线的所有位被置为1，该-CFalse线被驱动 为低，且随后被允许为悬浮状态。如果线-CFalse被拉高， 则在一个位中存在问题且测试失败，同时这一事实将由测试 逻辑记录。
7.仅将正在测试的位置为“0”且线-CFalse应经由T3由该 正在测试的位拉高。与步骤5相似，在T1的栅极上存在一 个“中间电平”。该测试验证能够经由T6拉低，由T1拉高， 且该晶体管T3能够导通。如果线-CFalse未被拉高，则该 正在测试的位存在问题，且测试逻辑将对其进行记录。
8.接着，执行步骤1-7的集合，但是此次使用待驱动的且在- CFalse保持悬浮时处于悬浮的线-CTrue。
9.该测试验证能够通过T6下拉，通过T1上拉，并且晶体管 T3能够被导通。
10.针对连接到一个控制线集合的所有位，可重复以上概述的过 程。如果存在多个控制线集合，则可并行测试许多位。也可 预期的是，在一个控制线集合上可同时测试多于一位，而不 是如上概述的单独测试每一位，但是这将需要更为精巧的电 路来“探测”控制线的状态。
如果在以上概述的过程中的任意时刻发现错误，错误将存储在测 试逻辑中以供以后使用，或者如在测试过程中公知的立即传送到一个 检测(testing)。
利用如上概述的过程或者与之相似的过程，可以验证用于驱动镜 子的晶体管的功能。事实上，以上概述的过程的子集是足以给出关于 电路的功能的适当的确信度。跟随控制线的驱动和/或未驱动而置位 或改变的更多的位组合可用来增加测试的确信度。
应该理解的是，还可使用在控制线由位之外的驱动器驱动或未驱 动时将置位SRAM位和或改变SRAM相结合的许多类似的过程。
图31示出了该概念可扩展到两个或两个以上输入逻辑功能而不 是简单的反转。图31示出能支持两个输入A和B(以及其逻辑反转 -A和-B)的完全通用逻辑组合。
控制线C1到C4用于将节点NnM下拉，并随后如果下拉NnM 的功能的逻辑“补”(compliment)为真，则控制线C5到C6将用来 下拉节点NM。
考虑将逻辑1置于节点NnM上的简单情况；在这种情况下，C1 ＝C2＝C3＝C4＝1且C5＝C6＝C7＝C8＝0。无论A和B为何种状态， 都将强迫节点NnM下拉。
如另一个例子，考虑将逻辑A与非(ANDNOT)B施加到镜子 上的情况。在这种情况下，线C3、C5、C6和C8将为ON而其他控 制线为OFF。在A与(AND)-B＝1的情况下，C3将使得节点NnM 下拉，且在所有其他情况下，线C5、C6和C8将下拉节点NM。
反转操作的一个实施例是通过开启控制信号C3、C4、C1和C2 以输出A的逻辑值，而在更高的电压或C1、C2、C3和C4输出-A 来实现的。事实上，图29的逻辑可以视作当需要仅仅支持A和-A 功能时，从图31中减少不必要的晶体管和控制线。
本领域技术人员应该理解的是，在图31中利用晶体管下拉控制 线只是实现逻辑功能的一种方式，并且对于A和-A的简单情况也 可将其简化为如图30所示的节点悬浮或者被驱动到0。
本领域技术人员可以将这一概念扩展到支持多于两个输入的逻 辑组合或者支持不是A和-A的逻辑组合的子集。
图32示出部分存储器映射3200的简单象征性的示例，在该存储 器映射中具有多个环形缓冲器。每个环形缓冲器仅仅是具有存储器地 址指针的存储器地址的一个范围，通常至少部分通过与一个或多个限 制进行硬件比较来管理这些地址指针，从而当存储器地址超过缓存器 的终端时，该地址将循环(rap around)，利用环形缓冲器的大小进行 取模，以到达该缓冲器的顶部或起始端。采用由本发明的一些实施例 使用的环形缓冲方法，地址指针一次仅增加一个地址位置，由于在下 一个地址将超出该缓存器的终端的值时，这种方法可以通过简单地将 地址指针设置到给定缓存器的起始端来进行控制，因而使得环形缓冲 器地址管理过程更加简单。然后，环形缓冲器的大小可简单地为缓冲 器起始地址和缓冲器结束地址之间的差值。
图32示出了存储器阵列3202，其中具有环形缓冲器1 3204、未 分配为用于环形缓冲而可用于其他用途的部分未分配存储器3206、 环形缓冲器2 3208，以及环形缓冲器3 3210。仅示出部分存储器3202， 且可以存在多个环形缓冲器，在本发明的一些实施例中，一次可使用 多于100个环形缓冲器。环形缓冲器1具有起始缓冲器地址3210和 结束缓冲器地址3212，环形缓冲器。环形缓冲器2具有起始缓冲器 地址3214和结束缓冲器地址3216。环形缓冲器3被示出具有起始缓 冲器地址3218，其紧紧跟随环形缓冲器2的结束缓冲器地址3216， 以及结束缓冲器地址3220。环形缓冲器的大小和位置可独立设置， 但是总体而言将其设置为不会溢出。在一些实施例中的环形缓冲器将 被存储在一个或多个ERAM中。
应该理解的是，示出的存储器映射仅仅是象征性的。连续地址的 实际物理存储器位置可通过物理存储器阵列加以扩展。一些存储器可 能位于显示单元之下，且该显示单元可受到由访问该存储器而引起的 电源电涌的影响，对于这种显示器件，甚至可以从功能上需要扩展连 续存储器地址的物理单元，以便扩展以形成在整个阵列上的更加均一 的功率要求。
如与环形缓冲器的传统用法所公有的，每个环形缓冲器可以由写 入处理填充，从而在一个或多个周期中填满环形缓冲器的每个项 (entry)。该缓冲器需要足够长，以便不会在读取处理完成需要访问 该数据之前重写同一数据。
在本发明的一些实施例中，环形缓冲器将是“位平面缓冲器”。 在一些实施例中所需要的各种环形缓冲器的大小依赖于一个像素中 的特定位的位置或一个像素中概括位(summary bit)所需的时间。在 一些访问存储器3202的实施例中，读取或写入与在空间光调制器的 一个方向上存在的光调制单元数目相同的位，但应该理解，本发明的 概念可以一次访问或多或少的位来加以应用。使得环形缓冲器为位平 面缓冲器，对于本发明各种实施例的特定方面是具有优势的；特别是， 其可以导致总体需要较少的位访问来执行控制光调制单元所必须的 处理，并且由于在一些实施例中时间的长度以及由此缓冲器大小是随 着像素中的位位置而变化，因而该方法可导致将环形缓冲器更为有效 地封装为可用存储器。
在一个实施例中，本发明提供了一个电路阵列，该电路阵列支持： 电压电平转移、一个或多个输入间的可选逻辑功能以产生输出、以及 利用电路的恒压源。这种阵列用于在可视显示器件上提供可视的图 像。
电路阵列可支持高于输入电压的电平转移，并且可以用于控制电 极上的电压，该电极用来控制一些输出。该电极可形成镜子或显示器 件的镜子阵列。
电路阵列的可选逻辑功能可对输入进行反转或不进行反转，并且 可以执行多种不同逻辑功能。
电路阵列使用两个或多个交叉连接的P沟道晶体管，以将电路上 拉到逻辑高电平，从而一个P沟道器件在其他器件完全导通时完全截 止。电路阵列也可包括连接到每个P沟道器件的一系列N沟道器件。 这些N沟道器件的目的在于可选地下拉P沟道栅极之一，并从而准 确地导通交叉连接的P沟道器件中的一个。如果连接的P沟道器件的 栅极并未被下拉，则可选地将其上拉并从而由其他P沟道栅极将其截 止。
电路阵列可包括两个或两个以上的节点，这些节点可被驱动或者 被允许处于悬浮状态，其中在给定时刻最多一个节点被驱动。在每个 电路中可分离悬浮节点，而在多个电路之间可共享悬浮节点，并且其 中驱动节点或允许节点悬浮的动作用来控制电路的本地功能。可以探 测共同悬浮节点以确定电路的功能性。
电路阵列可支持存储在显示单元中的逻辑值的反转，该显示单元 可以被测试而无需在每个单元的基础上增加附加专用测试电路。
在一个实施例中，本发明提供了具有用于控制的MRAM存储位 阵列和电极阵列的视觉显示器件，其中在存储器的两侧上有列驱动 器，从而存储器位的部分行或所有行可从该阵列的任一侧进行驱动。 存储位可以连接到其他电路系统，也可以不连接到其他电路系统，从 而易于驱动电极。视觉显示器件可以是LCos，DLPTM，OLED微显 示器或者任何其他类型的视觉显示器件。
在视觉显示器件中，ERAM存储位可用于计算用于驱动MRAM 存储器位的值，MRAM存储器位在MRAM阵列的任一侧上到达(go to)计算逻辑。除了ERAM存储位的列之外，至少部分ERAM存储 位可与MRAM存储位相间地安置，从而形成两个阵列，其中读出放 大器和缓冲器在存储器阵列的相对侧。
在本发明的一个实施例中，本发明提供了用于控制电极阵列的存 储位阵列，其中该阵列支持对所选位进行置位和清除的控制操作，而 不是对位进行写入的通常的存储器操作，或者除去对位进行写入的通 常的存储器操作之外还支持该控制操作。对存储器位进行置位和清除 的控制可具有一个屏蔽写入功能。对未置位或清除的位进行伪读取。 此外，位本身可具有单独的置位和清除输入。
在一个实施例中，本发明使用位串行处理来计算脉冲阵列的脉冲 宽度。所述脉冲宽度用于控制视觉显示器件的强度。可存在一组或多 组位串行数据处理单元，且该一组或多组位串行处理单元可在一个或 多个MRAM型存储器阵列的一侧或两侧。每个MRAM阵列可执行 相同操作或不同操作。每个操作的结果可到达在MRAM阵列的其相 应侧上的MRAM驱动器。MRAM可支持只在部分阵列上或在整个阵 列上驱动MRAM位。
在位串行处理中使用的处理单元可计算用于粘性(sticky)逻辑 “或”，或者粘性(sticky)逻辑“与”，或者仅仅是逻辑操作，并且 锁存器可用于确定每个处理单元中的脉冲宽度。处理单元也计算用于 算术比较的脉冲宽度。而且，对应于像素值的位的一个子集也可用于 确定脉冲宽度的控制。
在一个实施例中，本发明提供了数字显示底板，该数字显示底板 可使用纯数字处理，通过该底板，将编码后的数据转换为脉冲宽度而 部分或全部接受编码或部分编码后的电极阵列的值，且其中通过可编 程共享控制和多个数据路径处理单元来执行多个电极控制。一些处理 涉及对于脉冲宽度确定的每个阶段所需的不同的位数目而进行的操 作。此外，其中也利用了递归反馈方法。递归反馈方法可采用：演绎 比较，双计数方法，和/或位串行操作。存储器寻址是用于当对脉冲 宽度的下一状态进行确定时，取回少于像素值包含的所有位的位。
在一个实施例中，本发明提供具有处理单元阵列的显示底板，该 处理单元阵列利用位串行操作来总体上产生用于控制显示单元的输 出。该处理单元能够对多个位执行逻辑或算术操作且连续操作以形成 结果。该累加操作结果可以可控地加以反转，且可锁存一个或多个结 果以用于以后的写入。
在一个实施例中，本发明提供了利用对输出的当前状态的递归反 馈来控制用于驱动电极的脉冲宽度阵列的方法。电极可以控制显示设 备的图片元件，并且可以是在一个单独的硅底板上的电极阵列。该递 归反馈可以是显性的，例如利用单独的反馈信号或者利用存储器读取 操作，或者递归反馈可以是隐性的，例如利用屏蔽写入操作或者置位 一复位型存储功能。
不是所有的用于控制脉冲宽度值的位在确定脉冲宽度的每个阶 段中都被使用。输出脉冲阵列可以由输出阵列的二进制值产生，在脉 冲宽度确定的多于一半的阶段中使用的位少于用于确定每个脉冲宽 度的所有位。在任何给定阶段中，只有在数值上对应于零且与当前阶 段相关的位位置才被使用。此外，在任何给定阶段中，只有在数值上 对应于1且与当前阶段相关的位位置才被使用。
在本发明的一个实施例中，递归反馈和位串行处理可以组合来控 制电极阵列，且电极阵列可被用来控制视觉显示器件的图片单元的强 度。
在一个实施例中，本发明提供了用于视觉显示器件的显示处理， 其中在显示设备上可用的用于存储像素值的存储器被重新分配，而且 像素值的一些位位置比其他位位置需要更少的存储。该重新分配方法 是可编程的。数据可以存储在队列中并且队列可以是环形缓冲器。一 个像素值中每个位位置所需存储位的数目是基于给定位位置需要在 存储器中驻留以供处理使用的时间变化的。
在一个实施例中，本发明提供了一种具有显示设备的显示处理， 其中多个位像素值被存储在显示设备上，且其中位值的存储位置 (location)是可被编程的。存储器存储位置并不是被专用于给定的 二进制加权，从而存储器存储位置可被分配给不同的二进制加权。而 且，根据在显示设备上保持数据驻留的需要，一个和多个缓冲器可以 具有不同的大小。
在一个实施例中，本发明提供了一种用于通过向视觉显示器件发 送采用二进制编码形式的像素值而产生单脉冲的方法。该视觉显示器 件将一些位视作位的LS组，并将一些位视作位的MS组，一个位组 用于控制脉冲起始时间而另一位组将控制该位组何时停止，以这种方 式执行将产生单脉冲。一旦任一位不再被需要用于控制其脉冲宽度， 则存储这些位的存储器将被重新分配以存储其他位，而且这种重新分 配将导致较少的存储。
在一个实施例中，本发明提供了当对于所发送的每一位，其在视 觉显示器件上需要的存储少于在视觉显示器件上所需的1位存储时， 通过发送完全编码的数据值而在视觉显示器件上产生单脉冲的方法。 对于所发送的每一位，在显示器件上存在少于1/2位存储，并且递归 反馈可用来控制脉冲。
在一个实施例中，本发明提供了一种视觉显示系统，其中像素的 一些位值被作为二进制已编码值发送给视觉显示器件，并存储在显示 器上，而且其他位可被可选地发送和使用但并不存储，当需要时可重 新发送。在该视觉显示系统中，像素的一些位值被作为二进制编码值 发送给视觉显示器件并存储在显示器上，其他位值的逻辑组合被可选 地发送给视觉显示器件。所述选择的位可以彼此间为逻辑或关系，和 /或彼此间为逻辑与的关系。根据在当前计数中的零来选择位，和/或 根据当前计数中的1来选择位。
在一个实施例中，本发明提供了一种用于控制的数字底板和处理 单元阵列，其中在存储器中存储编程后的操作序列。在存储器中的存 储位置定义了待由底板执行的序列操作。该操作序列可以包括控制多 个存储器指针。该存储器指针可指向环形缓冲器且可以共享用于修改 指针中的值的公共处理逻辑。也可以存在一组包含该指针的可读和可 写存储位置。程序控制可以包括直接或通过计算定义一个和多个环形 缓冲器的起始地址和一个和多个环形缓冲器的结束地址。硬件可以与 该数字底板一起使用，或者该底板可包括硬件以在使用每个指针的当 前值之前或者之后且在将每个指针的当前值存回指针存储器之前修 改该每个指针的当前值。指针的修改可以包括增加到下一个存储位 置，和如果该指针的值超出了环形缓冲器的边界则将该指针复位到其 起始值。可能存在指向一个和多个环形缓冲器的冗余指针。而且，每 次计算脉冲宽度，就存在针对每一个待访问位的单独的缓冲器指针。
操作序列也可以一定的速率周期性地重复，该速率与显示器的线 扫描速率相关。
在该数字底板中，用于计算脉冲宽度的处理是可改变的，且每个 像素的位的数目也是可变的。
该数字底板可以利用双计数处理，并且在被视作MS-计数部分的 位和被视作LS-计数部分的位之间的分割(split)也是可变的。
在该数字底板中，可从外部存储器取回数据，并按照底板上的队 列管理将数据发送给显示底板。
控制器可以在底板上，也可以在底板之外。控制器可在将数据发 送给底板之前对数据进行一些处理，并且该控制器可以对来自像素值 的位执行逻辑组合，然后发送待存储在底板上的概括位(summary bit)。控制器还可以发送数据将要存储在底板上的位置的地址。
底板上的控制处理也可确定输入数据将要在底板上存储的位置。
在一个实施例中，本发明提供了一种显示处理方法，该方法涉及 读取视觉显示器件上存储的数据并且能够以一定的速率使能写入操 作，该速率的周期为显示刷新线速率的倍数或子倍数(sub- multiple)。操作的序列是存储在存储器中的程序。存储器可以是RAM 且RAM是可重复编程的。在所述设备持续工作时(飞速写入处理 On-the-fly processing)，该RAM也可被重载。
执行该显示处理方法的状态可包括指向RAM中的程序存储位置 的指针和包含指向在显示底板上的存储器缓冲器的指针的可变存储 器。控制脉冲宽度的时间加权可由写使能指针的相对位置来控制。时 间加权也可为二进制加权，且时间加权也可被加权以补偿各种所需的 响应特性，该响应特性可包括伽马校正和LC响应。在一些变型中， 加权可不需要用于像素值的补偿表。该加权也可与像素值的补偿表结 合加以使用。
用于计算是否开启或关闭视觉显示器件的一线上的一系列像素 的位可被保存在视作环形缓冲器的存储器中。确定像素值所需的读取 的位的数目也可以是可变的，且操作序列可读取那些位并调整不同的 指针。
本发明的实施例利用了伽马校正和多个时基。
在本发明的一个实施例中，提供了一种用于指示在视觉显示器件 中使用的液晶材料已经劣化的系统，该视觉显示器件例如是在本发明 的其他实施例中使用的视觉显示器件。在许多应用中，在真空中封装 这种液晶材料以避免液晶材料的劣化。
可在本发明的视觉显示器件中使用的许多液晶材料包括一种和 多种酯键。这种液晶材料的例子在美国专利4,695,650和美国专利 5,673,028中进行了描述，在此将其公开和内容全文引入作为参考。 当这种液晶材料暴露于潮湿环境中时，由于与其封装所处的真空环境 分离，在这些材料中将出现水解，从而导致羧基酸团(carboxylic acid group)的形成。为了检测液晶材料的水解，可使用各种pH指示剂来 检测由不断出现的羧基酸团而引起的pH值的变化。
例如，颜色pH指示剂可用来指示液晶材料开始劣化。例如适合的颜 色pH指示剂包括石蕊、茜索氟蓝(alzarin yellow)、溴甲酚紫、溴甲 酚绿、溴甲酚蓝、溴甲酚红、溴百里酚蓝(bromthymol blue)、甲酚 红、孔雀石绿、间甲酚紫、甲基橙、甲基红、甲基紫罗兰、邻甲酚酞、 酚酞、酚红、百里酚蓝、百里酚酞等。其他适合的颜色指示剂在Merck Index，第11版，第MISC 110-112页，在Merck Index，第12版， 第MISC 58-56页，以及美国专利5,851,611中进行了描述，这里将 这些文献和专利的全部公开和内容并入此处作为参考。颜色上的变化 可以是一种颜色变化到另一种颜色，从一种颜色变化到无色，或者从 无色变化到一种颜色。例如p-硝基酚在酸范围内从黄色变化到无色， 酚酞在酸范围内从粉色变化到无色。此外颜色pH指示剂的各种混合 物可用于指示液晶已经开始劣化，且这些混合物可允许使用颜色光谱 来指示pH值的细微变化。
颜色pH指示剂可被包括在其上安装有液晶的衬底中，包括在用 于保护液晶材料的材料中，或者包括在用于保护液晶材料周围的环境 的材料中。颜色指示剂也包括在材料带中，该材料带安装在液晶材料 的表面上或表面附近。
出了颜色pH指示剂之外，本发明也可利用电气pH指示器。由 于酸的出现将导致水解的液晶材料比未水解的液晶材料的电气导通 性更好，因而通过改变电流也可指示液晶材料的水解。类似地，也可 通过电流的改变来检测作为分解过程的酸的出现。
在美国专利No.4,618,929描述了一个适合于在本发明中使用的 此种类型的适合的电气pH指示器的例子。这种电气pH指示器可包 括一个监视换能器，该监视换能器可以是任何一种配备了信号，且其 信号的一种电气特性，如电压，正比于所测量的pH值的换能传感器。 当监视液晶材料的pH值时，换能器可包括检测pH电极和参考pH 电极。检测pH电极可以是玻璃电极，锑电极或其他已知类型电极。 参考pH电极可以是任何适合的校准电极。
电气pH指示器可包括用于提供可视读出的指示器视觉显示器 件，例如数目或颜色的变化指示pH值的变化。指示器显示器件可安 装在包括被监视的液晶材料的视觉显示器件的表面，或者可为连接到 被监视的视觉显示器件的监视系统的一部分。电气指示器也可包括用 于当已经检测到液晶材料劣化时发出声音的设备。
本发明的pH值指示器也可用于显示由pH值变化引起的液晶材 料的环境变化。例如，如果聚合材料用于封装和保护液晶材料，且聚 合材料分解以形成酸，例如从乙烯基氯化聚合物或者亚乙烯氯化聚合 物分解出HCl，则pH值指示器警告用户环境发生变化。
在本申请中引用的所有文献，专利，杂志文章和其他材料均在此 处并入引作参考。
尽管参考附图结合若干实施例对本发明进行了充分的描述，但应 该理解各种修改和变型对于本领域技术人员而言是显而易见的。这些 修改和变型除非背离本发明，否则应该理解为包含在如所附权利要求 所限定的本发明的范围之内。
相关申请的交叉引用
本申请要求2003年5月20日提交的名为“Digital Backplane(数 字底板)”的美国临时专利申请No.60/471,731的优先权，在此将其公 开和内容全文引入作为参考。本申请还要求2004年5月6日提交的 名为“Recursive Feedback Digital Backplane(递归反馈数字底板)”的 美国临时专利申请No.60/568,253的优先权，在此将其公开和内容全 文引入作为参考。