전자부품 내장 인쇄회로기판{PCB EMBEDDED ELECTRONIC COMPONENT}

본 발명은 인쇄회로기판에 관한 것으로, 보다 자세하게는 인쇄회로기판에 내장된 전자부품에 관통홀을 형성한 전자부품 내장 인쇄회로기판에 관한 것이다.

최근 전자부품의 소형화 및 고성능화에 대응하여 반도체 패키지 기판 또한, 박형화, 고기능화에 대한 연구가 활발히 진행되고 있다.

특히, 여러 개의 반도체 칩(chip)을 하나의 기판에 적층하여 실장하는 기술인 멀티 칩 패키지(Multi Chip Package:MCP) 혹은 칩이 실장된 여러 개의 기판을 스택하는 기술인 패키지 온 패키지(Package On Package:POP) 등이 개발되었다.

최근에는 패키지에 실장되는 AP(Application processor)가 고성능화되면서 POP의 상부 패키지와 하부 패키지간에 전기적 연결을 위한 I/O의 갯수가 증가될 수 밖에 없기 때문에 패키지간의 연결을 위한 솔더볼 배치의 설계 자유도가 제한될 수 있다.

또한, 칩의 고성능화에 따른 동작 속도의 증가로 인한 발열 문제가 대두되고 있어 이를 해결하기 위한 방안이 연구되고 있다.

본 발명은 종래 인쇄회로기판 및 그 적층 구조에서 제기되고 있는 상기 문제점을 해결하기 위하여 창안된 것으로서, 인쇄회로기판에 내장된 전자부품에 관통홀을 형성하여 내, 외부 회로층과 접속됨에 의해서 방열성능을 높이고, 회로 배선의 설계 자유도가 향상될 수 있도록 한 전자부품 내장 인쇄회로기판이 제공됨에 발명의 목적이 있다.

본 발명의 상기 목적은, 관통홀을 갖는 전자부품이 코어층의 캐비티 내에 내장된 전자부품 내장 인쇄회로기판이 제공됨에 의해서 달성된다.

인쇄회로기판에 내장되는 전자부품의 가장자리부에 형성된 관통홀을 통해 내, 외부 회로층이 비아를 매개체로 하여 연결됨에 따라 전자부품에서 발생되는 열이 비아와 회로층으로 전달되어 방열이 용이하다. 또한, 비아가 연결되는 신호 배선을 전자부품에 형성된 관통홀을 이용할 수 있기 때문에 회로층에 접속되는 비아를 비롯한 회로층의 설계 자유도가 향상될 수 있다.

또한, 전자부품에 연결되는 신호 배선과 전력공급 배선의 형성 위치를 구분하여 신호 간섭에 의한 전송 경로의 손실을 최소화할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 전자부품 내장 인쇄회로기판은 코어층에 내장된 전자부품에 형성된 관통홀에 회로 배선이 연결됨에 의해서 회로층을 통한 방열 효과를 향상시킬 수 있으며, 외부기기와 전기적 연결을 위한 회로 배선의 설계 자유도를 향상시킬 수 있다.

도 1은 본 발명에 따른 전자부품 내장 인쇄회로기판의 일실시예 단면도.
도 2는 본 발명에 따른 전자부품 내장 인쇄회로기판의 다른 실시예 단면도.
도 3은 본 발명에 따른 전자부품 내장 인쇄회로기판이 적층된 구조의 단면도.

본 발명에 따른 인쇄회로기판의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.

또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서 제 1, 제 2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

인쇄회로기판의 실시예

먼저 도 1은 본 발명에 따른 인쇄회로기판의 일실시예 단면도이다.

도 1에 도시된 바와 같이, 본 실시예에 따른 인쇄회로기판(100)은 코어층(10)과, 코어층(10)에 적층된 절연층(21), 절연층(21)에 형성된 회로층(30) 및 상기 코어층(10)에 내장된 전자부품(60)으로 구성된다.

이때, 코어층(10)은 내부에 캐비티(12)가 형성되어 있으며, 코어층(10)에는 절연층(21) 상에 형성된 회로층(30)을 전기적으로 연결하는 관통 비아가 형성될 수 있다.

이때, 캐비티(12)는 내부에 전자부품이 삽입 가능하도록 전자부품의 폭과 동일한 폭으로 형성되거나 전자부품의 폭보다 큰 폭으로 형성될 수 있다.

상기 캐비티(12)는 레이저 가공 또는 CNC 드릴을 이용한 드릴링 가공에 의해 형성될 수 있다. 이때, 캐비티(12)의 레이져 가공시에는 CO2 레이져 또는 YAG 레이져 등을 이용하여 가공할 수 있다.

상기 코어층(10)의 상부 및 하부에는 대칭을 이루어 절연층(21)이 적층될 수 있다. 절연층(21)은 레진이나 에폭시 등의 절연재로 구성되며, 코어층(10)을 중심으로 동일한 두께와 층으로 적층되어 제조공정 중에 발생될 수 있는 휨(warpage)을 최소화할 수 있다.

상기 절연층(21)상에는 회로층(30)이 형성될 수 있는 바, 회로층(30)은 각 절연층(21) 상에 도금에 의해 형성되어 절연층 사이에서 내부 회로층을 형성하게 되며, 최외층의 절연층 상에 형성된 회로층은 외부 회로층(34)으로 형성될 수 있다.

상기 캐비티(12)에 내장되는 전자부품(60)은, 가장자리부에 내부 회로층(30)과 연결되는 관통홀(62)을 갖는다.

관통홀(62)은 코어층(10)에 형성된 관통 비아와 같은 형태의 관통홀(62)로 구성될 수 있으며, 내부에 전도성이 높은 금속 재질, 주로 구리재로 도금 또는 충진됨에 의해서 관통 비아와 같은 형태로 구성될 수 있다.

관통홀(62)은 캐비티(12) 가공과 동일한 가공 방법에 의해 레이저를 이용하거나 CNC 드릴링에 의해 홀을 천공할 수 있는데, 캐비티(12)에 전자부품(60)이 삽입된 상태에서 코어층(10)의 관통 비아 가공시 동시에 형성되거나, 캐비티(12)에 전자부품(60)을 삽입하기 전에 미리 가공할 수 있다.

한편, 전자부품(60)에 형성된 관통홀(62)의 상, 하부에는 도금패드(64)가 구성될 수 있다. 도금패드(64)는 관통홀(62) 내부를 충진하는 금속재와 동일한 금속으로 형성될 수 있고, 전도성이 높은 금(Au)을 이용하여 관통홀(62)보다 넓은 직경의 랜드 형태로 구성될 수 있다.

상기 도금패드(64)는, 절연층(21)에 형성된 회로층(30)과 비아(32)를 통해 연결될 수 있다.

이와 같이, 전자부품(60)의 가장자리부에 형성된 관통홀(62)을 통해 내, 외부 회로층(30)(34)이 비아(32)를 매개체로 하여 연결됨에 따라 전자부품(60)에서 발생되는 열이 비아(32)와 회로층(30)으로 전달되어 방열될 수 있다. 또한, 비아(32)가 연결되는 신호 배선을 전자부품(60)에 형성된 관통홀(62)을 이용할 수 있기 때문에 회로층(30)에 접속되는 비아(32)를 비롯한 회로층(30)의 설계 자유도가 향상될 수 있다.

또한, 전자부품(60)에 연결되는 신호 배선과 전력공급 배선의 형성 위치를 구분하여 신호 간섭에 의한 전송 경로의 손실을 최소화할 수 있다.

또한, 상기 절연층(21) 상에는 절연층(21)과 동일한 재질로 적층된 빌드업층(20)이 더 형성될 수 있다. 빌드업층(20) 상에는 내부 회로층(30)과 전기적으로 연결되는 외부 회로층(34)이 패터닝될 수 있다. 이때 상기 코어층(10)의 상부 및 하부에 적층되는 절연층(21)을 제 1 절연층(21)으로 할 때 빌드업층(20)은 제 2 절연층으로 명명될 수 있다. 그리고 상기 빌드업층(20)에 형성된 외부 회로층(34)은 내부 회로층(30)과 층간 비아(32)를 통해 전기적으로 연결될 수 있다.

따라서, 내부 전자부품(60)에서 발생한 열은 관통홀(62)을 통해, 내부 회로층(30), 층간 비아(32), 외부 회로층(34)을 거쳐서 인쇄회로기판(100)의 외부로 방출될 수 있다.

한편, 빌드업(20)층 상에는 인쇄회로기판의 최외층을 보호하는 솔더 레지스트층(50)이 복개될 수 있으며, 솔더 레지스트층(50)의 개구를 통해서 외부 회로층(34)의 패턴이 외측으로 노출될 수 있다. 솔더 레지스트층(50)에 노출된 외부 회로층(34)에는 솔더볼(70)이 실장될 수 있다.

이때, 빌드업층(20)은 제 2 절연층으로 명명된 절연층만의 적층 이외에 인쇄회로기판의 사용 목적에 따른 설계 사양에 의해서 제 3 절연층(23) 및 제 4 절연층(24) 등의 복수의 절연층으로 구성될 수 있다. 따라서 본 실시예의 인쇄회로기판(100)은 빌드업층(20)의 적층 수에 따라 다층 인쇄회로기판으로 구성될 수 있다.

또한, 빌드업층(20)은 코어층(10)을 중심으로 대칭구조로 적층되어 인쇄회로기판의 제조 공정중에 발생되는 휨을 제어할 수 있고, 도 1에 도시된 바와 같이 외부 회로층(34)은, 코어층(10)을 중심으로 일측 빌드업층(20)에만 구성될 수 있다.

인쇄회로기판의 다른 실시예

도 2는 본 발명에 따른 인쇄회로기판의 다른 실시예의 단면도이다.

도 2에 도시된 바와 같이, 본 실시예에 따른 전자부품 내장 인쇄회로기판(100)은 캐비티(12)가 형성된 코어층(10)과, 상기 코어층(10)의 상부 및 하부에 적층되는 절연층(21)과, 상기 절연층(21)상에 형성된 내부 회로층(30) 및 상기 캐비티(12)에 실장되며, 상기 내부 회로층(30)과 연결되는 관통홀(62)을 갖는 전자부품(60)으로 구성된다.

또한 상기 절연층(21)상에는 빌드업층(20)이 더 형성될 수 있으며, 빌드업층(20) 상에는 내부 회로층(30)과 전기적으로 연결되는 외부회로층(34)이 패터닝 될 수 있다. 이때, 외부 회로층(34)은 내부 회로층(30)과 층간 비아(32)를 통해 전기적으로 연결될 수 있다.

이때 도 2에 도시된 바와 같이, 외부 회로층(34)은, 코어층(10)을 중심으로 양측 빌드업층(20) 모두에 구성 될 수 있다.

따라서, 외부 회로층(34)이 양쪽 빌드업층(20)에 모두 구성됨으로써, 인쇄회로기판을 양면으로 활용할 수 있어, 양면배선 통해 기판 회로 배선을 효율적으로 할 수 있다.

본 실시예에서 설명된 구성 이외의 구성에서 도 1을 통해 설명된 실시예와 동일한 구성에 대해서 중복되는 상세한 설명은 생략하기로 한다.

인쇄회로기판의 또 다른 실시예

도 3은 본 발명에 따른 인쇄회로기판의 또 다른 실시예의 단면도이다.

도 3에 도시된 바와 같이, 본 실시예에 따른 인쇄회로기판(100)은 캐비티(12)가 형성된 코어층(10)과, 상기 코어층(10)의 상부 및 하부에 적층되는 절연층(21)과, 상기 절연층(21)상에 형성된 내부 회로층(30) 및 상기 캐비티(12)에 실장되며, 상기 내부 회로층(30)과 연결되는 관통홀(62)을 갖는 전자부품(60)으로 구성되고, 제1 외부 전자부품(80)과 제2 외부 전자부품(82)이 몰딩부(90)에 의해 밀봉된 패키지가 상부에 실장될 수 있다. 이와 같은 본 실시예는 POP(Package on Package) 형태로 구성될 수 있다.

본 실시예에 적용되는 전자부품 내장 인쇄회로기판도 다른 실시예와 마찬가지로 절연층(21)상에는 빌드업층(20)이 더 형성될 수 있으며, 빌드업층(20) 상에는 내부 회로층(30)과 전기적으로 연결되는 외부회로층(34)이 패터닝 될 수 있다. 이때, 외부 회로층(34)은 내부 회로층(30)과 층간 비아(32)를 통해 전기적으로 연결될 수 있다.

이때 외부 회로층(34)은, 코어층(10)을 중심으로 양측 빌드업층(20) 모두에 구성될 수 있다.

본 실시예에서 설명된 구성 이외의 구성에서 도 1 및 도2 를 통해 설명된 실시예와 동일한 구성에 대해서 중복되는 상세한 설명은 생략하기로 한다.

이와 같이 구성된 실시예들에 채용되는 전자부품(60)에서 가장자리부에 형성된 관통홀(62)은 TSV(Through Silicon Via)로 형성될 수 있다.

이상에서 설명한 본 발명의 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

10 : 코어층 12 : 캐비티
20 : 절연층 30 : 내부 회로층
34 : 외부 회로층 32 : 비아
50 : 솔더레지스트층 60 : 전자부품
62 : 관통홀 70 : 솔더볼
100 : 인쇄회로기판