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半导体封装件

阅读：1023发布：2020-06-07

专利汇可以提供半导体封装件专利检索，专利查询，专利分析的服务。并且本发明提供一种半导体封装件，所述半导体封装件包括：第一结构，包括多个堆叠的第一半导体芯片，并通过具有不同高度的连接过孔电连接到第一重新分布层；以及第二结构，包括电连接到第二重新分布层的第二半导体芯片。所述第一重新分布层和所述第二重新分布层通过形成在所述第二结构上的电连接构件彼此电连接。，下面是半导体封装件专利的具体信息内容。

权利要求

1.一种半导体封装件，包括：
多个第一半导体芯片，分别具有设置有第一连接焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面，所述多个第一半导体芯片被堆叠使得它们的所述第一连接焊盘分别暴露；
第一包封剂，覆盖所述多个第一半导体芯片中的每个的至少一部分；
第一连接构件，设置在比所述多个第一半导体芯片的位置低的位置并设置在所述第一包封剂的下部，并且所述第一连接构件包括：一个或更多个第一重新分布层；以及多个连接过孔，将所述多个第一半导体芯片中的每个的所述第一连接焊盘电连接到所述一个或更多个第一重新分布层，所述多个连接过孔中的每个穿入到所述第一包封剂中，并且所述多个连接过孔的高度彼此不同；
第二半导体芯片，设置在比所述第一连接构件的位置低的位置，并且具有设置有第二连接焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；
第二包封剂，设置在比所述第一连接构件的位置低的位置，并覆盖所述第二半导体芯片的至少一部分；
第二连接构件，设置在比所述第二半导体芯片的位置低的位置并且设置在所述第二包封剂的下部，并且包括电连接到所述第二连接焊盘的至少一个第二重新分布层；以及电连接构件，贯穿所述第二包封剂，并且使所述一个或更多个第一重新分布层和所述至少一个第二重新分布层电连接。
2.根据权利要求1所述的半导体封装件，其中，所述电连接构件包括贯穿所述第二包封剂并且分别使所述第一重新分布层和所述第二重新分布层电连接的多个导通孔。
3.根据权利要求1所述的半导体封装件，其中，所述第一包封剂包括感光绝缘材料。
4.根据权利要求3所述的半导体封装件，其中，所述连接过孔在穿入到所述第一包封剂中的光刻通路孔中分别填充有金属材料。
5.根据权利要求1所述的半导体封装件，
其中，粘合膜设置在所述第一半导体芯片中的每个的所述第一无效表面上，并且在所述多个第一半导体芯片中的在竖直方向上彼此相邻的两个第一半导体芯片中，设置在相对低的位置处的第一半导体芯片的第一无效表面通过所述粘合膜附着到设置在相对高的位置处的第一半导体芯片的第一有效表面。
6.根据权利要求5所述的半导体封装件，其中，设置在所述多个第一半导体芯片中的最上一个的所述第一无效表面上的所述粘合膜的上表面与所述第一包封剂的上表面基本上共面。
7.根据权利要求5所述的半导体封装件，其中，设置在所述多个第一半导体芯片的最下侧处的所述第一半导体芯片的第一有效表面与所述第一包封剂的下表面物理地间隔开预定距离。
8.根据权利要求1所述的半导体封装件，所述半导体封装件还包括具有通孔的框架，其中，所述多个第一半导体芯片设置在所述通孔中，并且
所述第一包封剂填充所述通孔的至少一部分。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：第三半导体芯片，与所述第二半导体芯片并排设置在比所述第一连接构件的位置低的位置，并且具有设置有第三连接焊盘的第三有效表面和与所述第三有效表面背对的第三无效表面；
其中，所述第二包封剂覆盖所述第三半导体芯片的至少一部分，并且
所述第二重新分布层电连接到所述第三连接焊盘。
10.根据权利要求9所述的半导体封装件，
其中，所述第一半导体芯片中的每个是闪存芯片，
所述第二半导体芯片是动态随机存取存储器芯片，并且
所述第三半导体芯片是控制器。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括多个第一电连接结构，所述多个第一电连接结构设置在比所述第二连接构件的位置低的位置并且电连接到所述第二重新分布层。
12.根据权利要求1所述的半导体封装件，其中，所述电连接构件经由设置在所述第一连接构件和所述第二包封剂之间的多个第二电连接结构电连接到所述第一重新分布层。
13.一种半导体封装件，包括：
多个第一半导体芯片，分别具有设置有第一连接焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面，所述多个第一半导体芯片被堆叠使得它们的所述第一连接焊盘分别暴露；
第一包封剂，覆盖所述多个第一半导体芯片中的每个的至少一部分；
第一连接构件，设置在比所述多个第一半导体芯片的位置低的位置并设置在所述第一包封剂的下部，并且所述第一连接构件包括：一个或更多个第一重新分布层；以及多个连接过孔，将所述多个第一半导体芯片中的每个的所述第一连接焊盘电连接到所述一个或更多个第一重新分布层，所述多个连接过孔中的每个穿入到所述第一包封剂中，并且所述多个连接过孔的高度彼此不同；
框架，设置在比所述第一连接构件的位置低的位置，所述框架具有通孔并且包括多个布线层和使所述多个布线层电连接的一层或更多层布线过孔；
第二半导体芯片，设置在所述通孔中，并且具有设置有第二连接焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；
第二包封剂，设置在比所述第一连接构件的位置低的位置，并覆盖所述第二半导体芯片的至少一部分；
第二连接构件，设置在比所述框架、所述第二半导体芯片的位置低的位置并设置在所述第二包封剂的下部，并且所述第二连接构件包括电连接到所述第二连接焊盘的至少一个第二重新分布层；
多个第一电连接结构，设置在比所述第二连接构件的位置低的位置，并且电连接到所述至少一个第二重新分布层；以及
多个第二电连接结构，设置在所述第一连接构件和所述框架之间，并且使所述第一重新分布层和所述多个布线层电连接。
14.根据权利要求13所述的半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的下表面上；第二布线层，设置在所述第一绝缘层的上表面上；
以及第一布线过孔，贯穿所述第一绝缘层并使所述第一布线层和所述第二布线层电连接，并且
所述第一布线层和所述第二布线层电连接到所述第一重新分布层和所述第二重新分布层。
15.根据权利要求14所述的半导体封装件，其中，所述框架还包括：第二绝缘层，设置在所述第一绝缘层的下表面上并覆盖所述第一布线层；第三布线层，设置在所述第二绝缘层的下表面上；第二布线过孔，贯穿所述第二绝缘层并使所述第一布线层和所述第三布线层电连接；第三绝缘层，设置在所述第一绝缘层的上表面上并覆盖所述第二布线层；第四布线层，设置在所述第三绝缘层的上表面上；以及第三布线过孔，贯穿所述第三绝缘层并使所述第二布线层和所述第四布线层电连接，并且
所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接至所述第一重新分布层和所述第二重新分布层。
16.根据权利要求13所述的半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层，嵌入所述第一绝缘层中，使得所述第一布线层的下表面暴露；第二布线层，设置在所述第一绝缘层的上表面上；第二绝缘层，设置在所述第一绝缘层的上表面上并覆盖所述第二布线层；第一布线过孔，贯穿所述第一绝缘层并使所述第一布线层和所述第二布线层电连接；第三布线层，设置在所述第二绝缘层的上表面上；以及第二布线过孔，贯穿所述第二绝缘层并使所述第二布线层和所述第三布线层电连接，并且
所述第一布线层、所述第二布线层和所述第三布线层电连接到所述第一重新分布层和所述第二重新分布层。

说明书全文

半导体封装件

[0001] 本申请要求于2018年7月12日在韩国知识产权局提交的第10-2018-0081028号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

[0002] 本公开涉及一种半导体封装件，例如，涉及一种能够将电连接结构延伸到设置有半导体芯片的区域之外的扇出型半导体封装件。

背景技术

[0003] 为了满足电子装置的小型化、轻量化、高容量和多功能性的需求，电子电路装置应在更小的空间中执行更多的功能。因此，在这样的电子装置中采用的各种半导体芯片需要变薄和使电路微型化，并且还需要用于封装这样的半导体芯片的技术以使其小型化并使其成为多功能的。因此，已经积极地在将相同或不同类型的半导体芯片实现为单个单元封装件的方向上开发封装技术。

[0004] 例如，为了改善芯片级封装(CSP)和半导体装置(其中，半导体封装件的尺寸仅为半导体芯片的尺寸的大约110％至120％)的容量和数据处理速度，正在开发多个半导体芯片在竖直方向上堆叠的堆叠半导体封装件(SSP)。如此高水平集成度的封装技术使得能够使用更复杂的电子装置而不增加体积。

[0005] 另外，在现有的堆叠半导体封装件中，堆叠的半导体芯片经由导线连接到基板的连接焊盘。然而，随着电子装置变得更加多功能和高度集成，需要越来越多的I/O(输入/输出)端子。此外，随着I/O端子的数量增加，引线键合设备也增加。因此，存在半导体芯片的大部分不能在电路中使用的限制。特别地，在堆叠异质半导体芯片的情况下，需要更小且更密的封装方法以获得尽可能多的芯片空间。发明内容

[0006] 本公开的一方面提供一种即使在使用多个半导体芯片的情况下也可制造得更薄并增加性能的高度集成的半导体封装件。

[0007] 根据本公开的一方面，一种半导体封装件包括：多个第一半导体芯片，分别具有设置有第一连接焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面，所述多个第一半导体芯片被堆叠使得它们的所述第一连接焊盘分别暴露；第一包封剂，覆盖所述多个第一半导体芯片中的每个的至少一部分；第一连接构件，设置在比所述多个第一半导体芯片的位置低的位置并设置在所述第一包封剂的下部，并且所述第一连接构件包括一个或更多个第一重新分布层以及将所述多个第一半导体芯片中的每个的所述第一连接焊盘电连接到所述一个或更多个第一重新分布层的多个连接过孔，所述多个连接过孔中的每个穿入到所述第一包封剂中，并且所述多个所述连接过孔的高度彼此不同；第二半导体芯片，设置在比所述第一连接构件的位置低的位置，并且具有设置有第二连接焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；第二包封剂，设置在比所述第一连接构件的位置低的位置，并覆盖所述第二半导体芯片的至少一部分；第二连接构件，设置在比所述第二半导体芯片的位置低的位置并设置在所述第二包封剂的下部，并且所述第二连接构件包括电连接到所述第二连接焊盘的至少一个第二重新分布层；以及电连接构件，贯穿所述第二包封剂，并且使所述一个或更多个第一重新分布层和所述至少一个第二重新分布层电连接。

[0008] 根据本公开的另一方面，一种半导体封装件包括：多个第一半导体芯片，分别具有设置有第一连接焊盘的第一有效表面和与所述第一有效表面背对的第一无效表面，所述多个第一半导体芯片被堆叠使得它们的所述第一连接焊盘分别暴露；第一包封剂，覆盖所述多个第一半导体芯片中的每个的至少一部分；第一连接构件，设置在比所述多个第一半导体芯片的位置低的位置并设置在所述第一包封剂的下部，并且所述第一连接构件包括一个或更多个第一重新分布层以及将所述多个第一半导体芯片中的每个的所述第一连接焊盘电连接到所述一个或更多个第一重新分布层的多个连接过孔，所述多个连接过孔中的每个穿入到所述第一包封剂中，并且所述多个连接过孔的高度彼此不同；框架，设置在比所述第一连接构件的位置低的位置，所述框架具有通孔并且包括多个布线层和使所述多个布线层电连接的一层或更多层布线过孔；第二半导体芯片，设置在所述通孔中，并且具有设置有第二连接焊盘的第二有效表面和与所述第二有效表面背对的第二无效表面；第二包封剂，设置在比所述第一连接构件的位置低的位置，并覆盖所述第二半导体芯片的至少一部分；第二连接构件，设置在比所述框架、所述第二半导体芯片的位置低的位置并且设置在所述第二包封剂的下部，并且包括电连接到所述第二连接焊盘的至少一个第二重新分布层；多个第一电连接结构，设置在比所述第二连接构件的位置低的位置，并且电连接到所述至少一个第二重新分布层；以及多个第二电连接结构，设置在所述第一连接构件和所述框架之间，并且使所述第一重新分布层和所述多个布线层电连接。附图说明

[0009] 通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：

[0010] 图1是示出电子装置系统的示例的示意性框图；

[0011] 图2是示出电子装置的示例的示意性透视图；

[0012] 图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；

[0013] 图4是示出扇入型半导体封装件的封装工艺的示意性截面图；

[0014] 图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图；

[0015] 图6是示出扇入型半导体封装件嵌入在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图；

[0016] 图7是示出扇出型半导体封装件的示意性截面图；

[0017] 图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；

[0018] 图9是示出半导体封装件的示例的示意性截面图；

[0019] 图10和图11是示出图9的半导体封装件的示例性制造过程的示意图；

[0020] 图12是示出半导体封装件的另一示例的示意性截面图；

[0021] 图13是示出半导体封装件的另一示例的示意性截面图；

[0022] 图14是示出半导体封装件的另一示例的示意性截面图；以及

[0023] 图15是示出半导体封装件的另一示例的示意性截面图。

具体实施方式

[0024] 在下文中，将参照附图如下描述本公开的实施例。为了清楚起见，可夸大或缩小附图中元件的形状和尺寸。

[0025] 电子装置

[0026] 图1是示出电子装置系统的示例的示意性框图。

[0027] 参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。

[0028] 芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是也可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。

[0029] 网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而还可包括实现各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。

[0030] 其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。

[0031] 根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。

[0032] 电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任意其他电子装置。

[0033] 图2是示出电子装置的示例的示意性透视图。

[0034] 参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。

[0035] 半导体封装件

[0036] 通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是半导体芯片可被封装并且在封装的状态下在电子装置等中使用。

[0037] 这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。

[0038] 通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。

[0039] 在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。

[0040] 扇入型半导体封装件

[0041] 图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。

[0042] 图4是示出扇入型半导体封装件的封装工艺的示意性截面图。

[0043] 参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。

[0044] 因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。

[0045] 如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。

[0046] 然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。

[0047] 图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。

[0048] 图6是示出扇入型半导体封装件嵌入在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图。

[0049] 参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。

[0050] 如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。

[0051] 扇出型半导体封装件

[0052] 图7是示出扇出型半导体封装件的示意性截面图。

[0053] 参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。

[0054] 如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另外，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。

[0055] 图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。

[0056] 参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。

[0057] 如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。

[0058] 另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如BGA基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。

[0059] 在下文中，将参照附图描述即使使用多个半导体芯片也可纤薄化并改善性能的高度集成的半导体封装件。

[0060] 图9是示出半导体封装件的示例的示意性截面图。

[0061] 参照图9，根据示例性实施例的半导体封装件100A可包括第一结构10A和第二结构10B。第一结构10A可包括：框架110，具有通孔110H；多个第一半导体芯片121至124，设置在通孔110H中，分别具有其上设置有连接焊盘121P至124P的有效表面以及与有效表面背对的无效表面，并且堆叠为具有台阶形状使得第一连接焊盘121P至124P分别暴露；第一包封剂
130，覆盖多个第一半导体芯片121至124中的每个的至少一部分并填充通孔110H的至少一部分；以及第一连接构件140，设置在比框架110和多个第一半导体芯片121至124的位置低的位置并且位于第一包封剂130的下部，并且包括一个或更多个第一重新分布层142a和
142b及多个连接过孔121v至124v，多个连接过孔121v至124v将第一半导体芯片121至124中的每个的连接焊盘121P至124P电连接至第一重新分布层142a和142b，连接过孔121v至124v中的每个穿到第一包封剂130中并且连接过孔121v至124v的高度彼此不同。第二结构10B可包括：至少一个第二半导体芯片151和152，设置在比第一连接构件140的位置低的位置，并且具有其上设置有连接焊盘151P和152P的有效表面以及与有效表面背对的无效表面；第三半导体芯片153，设置在比第一连接构件140的位置低并与第二半导体芯片151和152并排的位置，并且具有其上设置有连接焊盘153P的有效表面以及与有效表面背对的无效表面；第二包封剂160，设置在比第一连接构件140的位置低的位置，并且覆盖第二半导体芯片151和
152以及第三半导体芯片153的至少一部分；第二连接构件170，设置在比第二半导体芯片
151和152以及第三半导体芯片153的位置低的位置并且位于第二包封剂160的下部，并且包括电连接到第二半导体芯片151和152的连接焊盘151P和152P以及第三半导体芯片153的连接焊盘153P的至少一个第二重新分布层172a和172b；以及电连接构件180，贯穿第二包封剂
160，并且使第一重新分布层142a和142b以及第二重新分布层172a和172b电连接。

[0062] 电连接到第二重新分布层172a和172b的多个电连接结构190可设置在比第二结构10B的位置(例如，比第二连接构件170的位置)低的位置。

[0063] 如上所述，在现有的堆叠半导体封装件中，堆叠的半导体芯片可通过导线连接到基板的连接焊盘。随着电子装置变得更加多功能和高度集成，所需的I/O端子的数量会增加。随着I/O端子的数量增加，引线键合设备也增加以占据相对大的面积。因此，可能存在许多组件不能在电路中使用的限制。特别地，在堆叠异质半导体芯片的情况下，可能需要更小且更密的封装方法以获得尽可能多的芯片空间。

[0064] 例如，在现有的堆叠半导体封装件中，多个半导体芯片可通过粘合膜顺序堆叠在电路板上，并且半导体芯片的连接焊盘可通过键合线电连接到电路板的一部分；并且，在形成这样的堆叠的结构之后，可将多个半导体芯片封装在绝缘树脂中。在堆叠闪存的结构中，多个存储器芯片可顺序堆叠在引线框架上。此时，对于将引线框架连接到最上层中的存储器芯片的电极的键合线可能太长。因此，键合线会经受引线键合工艺，或者会经受连接的后密封工艺，使得键合线在相应的不同电势下与相邻的键合线接触。从这个观点来看，引线键合连接结构的堆叠存储器装置可能无法改善可靠性和信号速度。此外，由于引线键合的空间占用，设计范围可能被限制。

[0065] 另外，根据示例的半导体封装件100A可包括：第一结构10A，被封装为使得沿竖直方向堆叠的多个第一半导体芯片121至124通过具有不同高度的连接过孔121v至124v电连接至第一重新分布层142a和142b；以及第二结构10B，被封装为使得第二半导体芯片151和152以及第三半导体芯片153电连接至第二重新分布层172a和172b。在这种情况下，第一重新分布层142a和142b以及第二重新分布层172a和172b可通过形成在它们之间的电连接构件180彼此电连接。例如，在半导体封装件100A的上部，由于可通过使用具有不同高度的连接过孔121v至124v来使多个堆叠的第一半导体芯片121至124重新分布，而不是使用引线键合，因此到第一重新分布层142a和142b的信号路径可最小化。因此，可减少信号损失以改善信号电特性。另外，由于不需要考虑引线键合的厚度，因此可实现更薄的厚度。此外，在半导体封装件100A的下部中，多个第一半导体芯片121至124以及同质或异质的第二半导体芯片
151和152及第三半导体芯片153可被重新分布以电连接到第二重新分布层172a和172b，并且可通过诸如多个导通孔180的电连接构件180在竖直方向上提供电连接路径。因此，尽管在一个封装件100A中实现了不同类型的半导体芯片121至124以及半导体芯片151至153，但半导体芯片121至124以及半导体芯片151至153仍可制造得比传统的半导体芯片薄，并且信号路径也可最小化。

[0066] 另外，根据示例性实施例的半导体封装件100A还可包括在第一结构10A中具有的通孔110H的框架110。框架110可根据构成框架的材料赋予半导体封装件100A刚性。因此，可更容易地控制半导体封装件100A的翘曲，并且可改善可靠性。另外，可通过控制第一包封剂130的厚度均匀性进一步改善可靠性。

[0067] 第一包封剂130可包括感光绝缘材料(感光介电材料，PID材料)。在这种情况下，连接过孔121v至124v中的每个可通过利用光刻法形成穿过第一包封剂130的光刻通路孔并且用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料填充该孔来形成。因此，可最小化对连接焊盘121P至124P的损坏，并且可更精确地实现更精细的间距。

[0068] 另外，诸如芯片附着膜DAF的粘合膜121d至124d可分别设置在第一半导体芯片121至124的无效表面上。在多个第一半导体芯片121至124中，在竖直方向上各自相邻的第一半导体芯片121和122、122和123或123和124中，设置在下部的第一半导体芯片121、122和123的无效表面可分别通过粘合膜121d、122d和123d附着到设置在上部的第一半导体芯片122、123和124的有效表面。通过使用粘合膜121d至124d堆叠多个第一半导体芯片121至124，可进一步改善可靠性。

[0069] 另外，在设置在多个第一半导体芯片121至124中的最上一个上的第一半导体芯片124的无效表面上设置的粘合膜124d的上表面可与第一包封剂130的上表面基本上共面。设置在多个第一半导体芯片121至124中的最下一个上的第一半导体芯片121的有效表面可与第一包封剂130的下表面物理地间隔开预定距离。这可以是通过在框架110的通孔110H中布置多个第一半导体芯片121至124并且通过与稍后将描述的工艺步骤中描述的反向工艺利用第一包封剂130来包封第一半导体芯片121至124而实现的构造特征。还可使半导体封装件100A的上部中的第一结构10A的厚度更薄。

[0070] 第一半导体芯片121至124中的每个可以是闪存芯片，第二半导体芯片151和152中的每个可以是DRAM，第三半导体芯片153可以是控制器CTRL。例如，当异质半导体芯片121至124、半导体芯片151至152和半导体芯片153被适当地布置并且电连接在半导体封装件100A的上部和下部时，尽管多个异质半导体芯片121至124、半导体芯片151至152以及半导体芯片153包括在其中，但提供可进一步纤薄化、可改善性能并且可高度可靠的半导体封装件
100A可以是可行的。

[0071] 在下文中，将更详细地描述根据一个示例的半导体封装件100A中包括的每个构造。

[0072] 框架110可根据具体材料改善半导体封装件100A的刚性，并且可起到确保第一包封剂130的厚度均匀性的作用。框架110可具有通孔110H，并且多个堆叠的第一半导体芯片121至124可设置在通孔110H中。框架110的材料不受具体限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者浸有诸如玻璃纤维、玻璃布、玻璃织物等的树脂(例如，半固化片、ABF(Ajinomoto Build-upFilm)等)。如果需要，可省略框架110。

[0073] 第一半导体芯片121至124中的每个可以是数百至数百万的器件可被集成在一个芯片中的集成电路(IC)。第一半导体芯片121至124中的每个的集成电路可以是例如闪存芯片，更具体地，NAND型闪存芯片，但不限于此。在第一半导体芯片121至124中，其上设置有连接焊盘121P至124P的表面成为有效表面，并且与其背对的表面分别成为无效表面。可在有效晶圆的基础上形成第一半导体芯片121至124。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作每个主体的基体材料。主体可具有形成的各种电路。连接焊盘121P至124P可用于分别将第一半导体芯片121至124电连接至其他组件。诸如铝(Al)的金属材料可用作形成材料而没有任何具体限制。钝化膜(未示出)可形成在主体上并使连接焊盘121P至124P暴露。钝化膜(未示出)可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜的双层。可在需要的位置处进一步设置绝缘膜(未示出)等。

[0074] 第一半导体芯片121至124可堆叠以具有台阶形状，使得连接焊盘121P至124P暴露。第一半导体芯片121至124的连接焊盘121P至124P可穿入到第一包封剂130中，并且可通过具有不同的高度的连接过孔121v至124v连接到第一连接构件140的第一重新分布层142a和142b中的最上第一重新分布层142a。粘合膜121d至124d可分别设置在第一半导体芯片121至124的无效表面上。沿竖直方向布置的第一半导体芯片121和122可通过粘合膜121d彼此附着、第一半导体芯片122和123可通过粘合膜122d彼此附着，并且第一半导体芯片123和
124可通过粘合膜123d彼此附着。更具体地，设置在下部的第一半导体芯片121、122和123的无效表面可分别通过粘合膜121d、122d和123d附着到设置在上部的第一半导体芯片122、
123和124的有效表面。通过使用粘合膜121d至124d堆叠多个第一半导体芯片121至124，可进一步改善可靠性。粘合膜121d至124d中的每个可以是已知的芯片附着膜(DAF)，并且其材料没有具体限制。

[0075] 第一包封剂130可分别包封第一半导体芯片121至124。此外，通孔110H的至少一部分可填充有第一包封剂130。第一包封剂130可包括绝缘材料。作为绝缘材料，如上所述，可使用感光绝缘材料(PID)。在这种情况下，连接过孔121v至124v中的每个可通过利用光刻法形成穿过第一包封剂130的光刻通路孔然后用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料填充该光刻通路孔来形成。因此，可最小化对连接焊盘121P至124P的损坏，并且可更精确地实现更精细的间距。

[0076] 如果需要，可使用包括无机填料和绝缘树脂(诸如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者浸有诸如玻璃纤维、玻璃布、玻璃织物等的树脂)的材料(例如，半固化片、ABF(Ajinomoto Build-up Film)等)。

[0077] 第一连接构件140可分别重新分布多个堆叠的第一半导体芯片121至124中的连接焊盘121P至124P。第一连接构件140可包括第一绝缘层141、第一重新分布层142a和142b以及第一重新分布过孔143a和143b。更具体地，第一连接构件140可包括：1-1重新分布层142a，设置在第一包封剂130的下表面上；1-1重新分布过孔143a，贯穿第一包封剂130并将各个连接焊盘121P至124P连接到1-1重新分布层142a；第一绝缘层141，设置在第一包封剂
130的下表面上并覆盖1-1重新分布层142a；1-2重新分布层142b，设置在第一绝缘层141的下表面上；以及1-2重新分布过孔143b，贯穿第一绝缘层141并电连接1-1重新分布层142a和
1-2重新分布层142b。第一绝缘层141、1-2重新分布层142b和1-2重新分布过孔143b可形成为更多数量的层。第一绝缘层141、1-2重新分布层142b和1-2重新分布过孔143b可以以与第一实施例的形式不同的形式进行修改。

[0078] 可使用感光绝缘材料(PID)作为第一绝缘层141。在这种情况下，可通过光刻过孔引入精细间距。本公开不限于此，并且如果需要，可使用诸如ABF的非感光绝缘膜。当第一绝缘层141由多个层组成时，它们可包括相同的材料或者可包括彼此不同的材料。例如，最下层可以是诸如ABF的非感光绝缘膜，而另一层可以是诸如PID的感光绝缘膜。本公开不限于此。

[0079] 第一重新分布层142a和142b可大体上使堆叠的第一半导体芯片121至124的连接焊盘121P至124P分别重新分布。第一重新分布层142a和142b可分别包括1-1重新分布层142a和1-2重新分布层142b。第一重新分布层142a和142b可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。1-1重新分布层
142a可与1-1重新分布过孔143a一体化。1-2重新分布层142b可与1-2重新分布过孔143b一体化。1-1重新分布层142a和1-2重新分布层142b可根据设计执行各种功能。例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案之外的各种信号图案，例如，数据信号图案等。另外，可包括过孔焊盘、电连接结构焊盘等。

[0080] 第一重新分布过孔143a和143b可与第一重新分布层142a和142b一起大体上重新分布多个堆叠的第一半导体芯片121至124的连接焊盘121P至124P。第一重新分布过孔143a和143b可包括1-1第一重新分布过孔143a和1-2第一重新分布过孔143b。第一重新分布过孔143a和143b可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。如上所述，1-1重新分布过孔143a可包括多个连接过孔121v至
124v。多个连接过孔121v至124v可具有彼此不同的高度。高度越大，平均直径越大。连接过孔121v至124v中的每个可通过使用光刻法以形成贯穿第一包封剂130的光刻通路孔，然后用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料填充该光刻通路孔而形成。连接过孔121v至124v中的每个可以是填充有金属材料的填充型过孔。连接过孔121v至124v中的每个可具有下侧的直径可大于上侧的直径的锥形形状。同样地，2-2重新分布过孔143b也可以是填充有金属材料的填充型过孔，并且可具有下侧的直径可大于上侧的直径的锥形形状。

[0081] 第二半导体芯片151和152也可以是数百至数百万的器件可被集成在一个芯片中的集成电路(IC)。第二半导体芯片151和152中的每个的集成电路可以是例如DRAM存储器芯片，但不限于此。在第二半导体芯片151和152中，其上设置有连接焊盘151P和152P的表面成为有效表面，并且与其背对的表面成为无效表面。第二半导体芯片151和152也可基于有效晶圆形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作每个主体的基体材料。主体可具有形成的各种电路。连接焊盘151P和152P可分别用于将第二半导体芯片151和152与其他组件电连接。诸如铝(Al)的金属材料可用作形成材料而没有任何具体限制。钝化膜(未示出)可形成在主体上并使连接焊盘151P和152P暴露。钝化膜(未示出)可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜的双层。可在需要的位置处进一步设置绝缘膜(未示出)等。

[0082] 第三半导体芯片153也可以是数百至数百万的器件可被集成在一个芯片中的集成电路(IC)。第三半导体芯片153的集成电路可以是例如控制器(CTRL)芯片，但不限于此。在第三半导体芯片153中，其上设置有连接焊盘153P的表面成为有效表面，并且与其背对的表面成为无效表面。第三半导体芯片153也可基于有效晶圆形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作每个主体的基体材料。主体可具有形成的各种电路。连接焊盘153可用于将第三半导体芯片153电连接到其他组件。诸如铝(Al)的金属材料可用作形成材料而没有任何具体限制。钝化膜(未示出)可形成在主体上并使连接焊盘153P暴露。钝化膜(未示出)可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜的双层。可在需要的位置处进一步设置绝缘膜(未示出)等。

[0083] 第二包封剂160可包括绝缘材料。绝缘材料的示例可包括含有无机填料和绝缘树脂的树脂，例如，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者包含诸如无机填料的增强材料的树脂，具体地，ABF、FR-4、BT、PID树脂等。可使用诸如EMC的已知的模制材料。如果需要，热固性树脂或热塑性树脂可浸有诸如无机填料和/或玻璃纤维、玻璃布、玻璃织物等的芯材料。

[0084] 第二连接构件170可重新分布第二半导体芯片151和152以及第三半导体芯片153的连接焊盘151P至153P，并且可将它们电连接。第二连接构件170可包括第二绝缘层171a和171b、第二重新分布层172a和172b以及第二重新分布过孔173a和173b。更具体地，第二连接构件170可包括：2-1绝缘层171a；2-1重新分布层172a，设置在2-1绝缘层171a的下表面上；
2-1重新分布过孔173a，贯穿第一绝缘层171a并将2-1重新分布层172a电连接到连接焊盘
151P到153P和电连接构件180；2-2绝缘层171b，设置在2-1绝缘层171a的下表面上并覆盖2-
1重新分布层172a；2-2重新分布层172b，设置在2-2绝缘层171b的下表面上；以及2-2重新分布过孔173b，贯穿2-2绝缘层171b并将2-1重新分布层172a电连接到2-2重新分布层172b。这些中的每个可由多于一层的更多层组成，并且可被修改为与附图不同的形式。

[0085] 可使用绝缘材料作为第二绝缘层171a和171b的材料。可使用PID材料、ABF等作为绝缘材料。第二绝缘层171a和171b可包括2-1绝缘层171a和2-2绝缘层171b，并且它们可包括相同材料或不同材料。例如，2-2绝缘层171a可包括PID材料，并且2-2绝缘层171b可包括ABF。本公开不限于此。

[0086] 第二重新分布层172a和172b可大体上重新分布第二半导体芯片151和152以及第三半导体芯片153的连接焊盘151P至153P。诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料可用作形成材料。第二重新分布层172a和172b可包括可根据相应层的设计执行各种功能的2-1重新分布层172a和2-2重新分布层
172b。例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案之外的各种信号图案，例如，数据信号图案等。另外，可包括过孔焊盘、电连接结构焊盘等。2-1重新分布层172a可与2-1重新分布过孔173a一体化。2-2重新分布层172b可与2-2重新分布过孔173b一体化。可通过使2-2重新分布层172b和2-2重新分布过孔173b一体化来形成凸块下金属(UBM)。

[0087] 第二重新分布过孔173a和173b可使形成在不同层上的电连接构件180、连接焊盘151P至153P以及第二重新分布层172a和172b电连接。第二重新分布过孔173a和173b可包括
2-1重新分布过孔173a和的2-2重新分布过孔173b，第二重新分布过孔173a和173b可分别包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。2-1重新分布过孔173a和2-2重新分布过孔173b可分别可以是填充有金属材料的填充型过孔，并且可具有下侧的直径可大于上侧的直径的锥形形状。2-2重新分布过孔173b的总尺寸(诸如高度和直径)可大于2-l重新分布过孔173a的总尺寸。

[0088] 电连接构件180可电连接第一连接构件140和第二连接构件170，以在半导体封装件100A中提供第一结构10A和第二结构10B之间的电路径。在一个示例中，电连接构件180可包括多个导通孔180。导通孔180中的每个可贯穿第二包封剂160，并且可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。多个导通孔180可在形成通路孔之后，通过镀覆操作形成，但是不限于此，并且多个导通孔180可以是其中可形成金属柱的导通孔。

[0089] 电连接结构190可以是用于将半导体封装件100A物理连接和/或电连接到外部源的结构。例如，半导体封装件100A可通过电连接结构190安装在电子装置的主板上。电连接结构190可利用低熔点金属(例如，锡(Sn)或包含锡(Sn)的合金)形成。更具体地，电连接结构190可利用焊料等形成，但这可仅是示例，并且材料不具体限于此。电连接结构190可以是焊盘、焊球、引脚等。电连接结构190可形成为多层或单层。在多层结构的情况下，电连接结构190可包括铜柱和焊料。在单层的情况下，可包括锡-银焊料或铜，但这可仅是示例，并且不限于此。电连接结构190的数量、间距、布置类型等不受具体限制，并且本领域技术人员可根据设计规范进行充分修改。

[0090] 电连接结构190中的至少一个可设置在扇出区域中。扇出区域可以是设置有半导体芯片121至124和半导体芯片151至153的区域之外的区域。扇出型封装件可比扇入型封装件更可靠，可具有多个I/O端子，并且可促进3D互连。另外，可制造具有比球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等薄的厚度的封装件，并且在价格竞争力方面可以是优异的。

[0091] 图10和图11是示出图9的半导体封装件的示例性制造过程的示意图。

[0092] 参照图10，首先，可在带200上附着具有通孔110H的框架110。接下来，堆叠在通过通孔110H暴露的带200上的具有粘合膜121d至124d的多个第一半导体芯片121至124可以以翻转状态连接，使得其上设置有各自的连接焊盘121P至124P的有效表面为面向上方。接下来，可使用感光绝缘膜(PID)包封多个第一半导体芯片121至124。

[0093] 参照图11，可去除带200，并且可翻转制备好的中间物，在该中间物中，堆叠的第一半导体芯片121至124中的每个的其上设置有连接焊盘121P至124P的有效表面面向下方。接下来，可通过曝光和显影工艺形成多个光刻通路孔，并且可通过使用镀覆操作填充的工艺形成包括多个连接过孔121v至124v的1-1重新分布过孔143a和1-1重新分布层142a。可通过层压或涂覆工艺形成第一绝缘层141，可形成通路孔，然后可在第一绝缘层141上形成镀覆材料并填充通路孔，以形成1-2重新分布过孔143b和1-2重新分布层142b。第一结构10A可通过一系列工艺形成。接下来，可在比第一结构10A的位置低的位置形成第二结构10B，并且可形成电连接结构190。

[0094] 图12是示出半导体封装件的另一示例的示意性截面图。

[0095] 参照图12，在根据另一示例的半导体封装件100B中，第一结构10A和第二结构10B可彼此间隔开预定距离，并且多个电连接结构195可设置在第一结构10A和第二结构10B之间用于第一结构10A和第二结构10B的电连接。例如，根据另一示例的半导体封装件100B可具有层叠封装(POP)的形式。电连接构件180(诸如多个导通孔180)可通过多个电连接结构195电连接到第一连接构件140的第一重新分布层142a和142b，并且还可电连接到多个第一半导体芯片121至124。

[0096] 电连接结构195可分别利用低熔点金属(例如，锡(Sn)或包含锡(Sn)的合金)形成。更具体地，电连接结构195可利用焊料等形成，但这可仅是示例，并且材料不具体限于此。电连接结构195可以是焊盘、焊球、引脚等。电连接结构195可形成为多层或单层。在多层结构的情况下，电连接结构195可包括铜柱和焊料。在单层的情况下，可包括锡-银焊料或铜，但这可仅是示例，并且不限于此。电连接结构195的数量、间距、布置类型等不受具体限制，并且本领域技术人员可根据设计规范进行充分修改。

[0097] 其他构造可与上面描述的构造基本相同，并且将省略其详细描述。

[0098] 图13是示出半导体封装件的另一示例的示意性截面图。

[0099] 参照图13，在根据另一示例的半导体封装件100C中，第二结构10B可包括框架180(电连接构件180)，框架180具有通孔180H并包括多个布线层182a和182b以及用于使多个布线层182a和182b电连接的一层或更多层布线过孔183。第二半导体芯片151和152以及第三半导体芯片153可并排布置在框架180的通孔180H中。第二包封剂160可填充框架180的通孔180H的至少一部分。由于框架180，使得第二结构10B也可具有更好的刚性，并且可确保第二包封剂160的厚度均匀性。

[0100] 框架180可包括：绝缘层181；第一布线层182a，设置在绝缘层181的下表面上；第二布线层182b，设置在绝缘层181的上表面上；以及布线过孔183，贯穿第一布线层181并电连接第一布线层182a和第二布线层182b。第一布线层182a和第二布线层182b可分别电连接到第一连接构件140的第一重新分布层142a、142b和第二连接构件170的第二重新分布层172a、172b。

[0101] 绝缘层181的材料不受具体限制。例如，可使用绝缘材料。可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者浸有诸如无机填料和/或玻璃纤维、玻璃布、玻璃织物等的芯材料的树脂(例如，半固化片)作为绝缘材料。

[0102] 布线层182a和182b可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。布线层182a和182b可根据层的设计执行各种功能。例如，它可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案之外的各种信号图案，例如数据信号图案等。还可包括过孔焊盘、电连接结构焊盘等。布线层182a和182b可通过已知的镀覆工艺形成，并且可分别包括种子层和导体层。根据工艺，布线层182a和182b的厚度可比重新分布层142a、142b、172a和172b的厚度厚。

[0103] 布线过孔183可使形成在不同层的布线层182a和182b电连接，从而在框架180中形成电路径。布线过孔113也可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成。布线过孔183可以是填充有金属材料的填充型导通孔，并且可具有沙漏形状。布线过孔183也可通过已知的镀覆工艺形成，并且可分别包括种子层和导体层。

[0104] 背侧布线层162可根据需要设置在第二包封剂160上，并且背侧布线层162可通过穿过第二包封剂160的背侧过孔163电连接到框架180的多个布线层182a和182b。背侧布线层160可通过电连接结构195电连接到第一连接构件140的重新分布层142a和142b。背侧金属层162和背侧过孔163也可利用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料形成，并且背侧金属层162和背侧过孔163可一体化。

[0105] 其他构造可与上面描述的构造基本相同，并且将省略其详细描述。

[0106] 图14是示出半导体封装件的另一示例的示意性截面图。

[0107] 参照图14，在根据另一示例的半导体封装件100D中，第二结构10B可包括框架180(电连接构件180)，框架180具有通孔180H并包括多个布线层182a至182d以及多个布线过孔183a至183c，多个布线过孔183a至183c电连接多个布线层182a至182d。由于框架180可包括更多数量的布线层182a至182d，因此可进一步简化第二连接构件170。

[0108] 框架180可包括：第一绝缘层181a；第一布线层182a，设置在第一绝缘层181a的下表面上；第二布线层182b，设置在第一绝缘层181a的上表面上；第一布线过孔183a，贯穿第一绝缘层181a并电连接第一布线层182a和第二布线层182b；第二绝缘层181b，设置在第一绝缘层181a的下表面上并覆盖第一布线层182a；第三布线层182c，设置在第二绝缘层181b的下表面上；第二布线过孔183b，贯穿第二绝缘层181b并电连接第一布线层182a和第三布线层182c；第三绝缘层181c，设置在第一绝缘层181a的上表面上并覆盖第二布线层182b；第四布线层182d，设置于第三绝缘层181c的上表面上；以及第三布线过孔183c，贯穿第三绝缘层181c并电连接第二布线层182b和第四布线层182d。第一布线层182a至第四布线层182d可电连接至第一连接构件140的第一重新分布层142a、142b和第二连接构件170的第二重新分布层172a、172b。

[0109] 第一绝缘层181a可比第二绝缘层181b和第三绝缘层181c厚。第一绝缘层181a可相对厚以保持刚性，并且可引入第二绝缘层181b和第三绝缘层181c以形成更多数量的布线层182c和182d。第一绝缘层181a可包括与第二绝缘层181b和第三绝缘层181c不同的绝缘材料。例如，第一绝缘层181a可以是例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层181b和第三绝缘层181c可以是PID或包含填料和绝缘树脂的ABF，但不限于此。以类似的方式，贯穿第一绝缘层181a的第一布线过孔183a的直径可大于贯穿第二绝缘层181b的第二布线过孔183b的直径和贯穿第三绝缘层181c的第三布线过孔183c的直径。类似地，根据工艺，布线层182a至182d的厚度可比重新分布层142a、142b、172a和172b的厚度厚。

[0110] 其他构造可与上述构造基本相同，将省略其详细描述。

[0111] 图15是示出半导体封装件的另一示例的示意性截面图。

[0112] 参照图15，在根据另一示例的半导体封装件100E中，第二结构10B可包括框架180(电连接构件180)，框架180具有通孔180H并且包括多个布线层182a至182c以及电连接多个布线层182a至182c的多个布线过孔183a和183b。由于框架180可类似地包括更多数量的布线层182a至182c，因此可进一步简化第二连接构件140。

[0113] 框架可包括：第一绝缘层181a；第一布线层182a，嵌入第一绝缘层181a中，使得第一绝缘层181a的下表面暴露；第二布线层182b，设置在第一绝缘层181a的上表面上；第二绝缘层181b，设置在第一绝缘层181a的上表面上并覆盖第二布线层182b；第一布线过孔183a，贯穿第一绝缘层181a并电连接第一布线层182a和第二布线层182b；第三布线层182c，设置在第二绝缘层181b的上表面上；以及第二布线过孔183b，贯穿第二绝缘层181b并电连接第二布线层182b和第三布线层182c。第一布线层182a至第三布线层182c可电连接至第一连接构件140的第一重新分布层142a、142b和第二连接构件170的第二重新分布层172a、172b。

[0114] 第一布线层182a可凹入到第一绝缘层181a中。按照这种方式，当第一布线层182a凹入第一绝缘层181a中以在第一绝缘层181a的下表面和第一布线层182a的下表面之间具有台阶差时，可防止形成第二包封剂160的材料渗出而污染第一布线层182a。根据工艺，布线层182a至182c的厚度可比重新分布层142a、142b、172a和172b的厚度厚。

[0115] 绝缘层181a和181b的材料没有具体限制。例如，可使用绝缘材料。可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者热固性树脂或热塑性树脂可与无机填料混合的树脂(例如ABF(AjinomotoBuild-up Film))作为绝缘材料。如果需要，也可使用感光绝缘(感光介电，PID)树脂。

[0116] 当形成用于第一布线过孔183a的孔时，第一布线层182a的焊盘的一部分可用作阻挡件。在锥形形状的第一布线过孔183a的上表面的宽度宽于其下表面的宽度的情况下，第一布线过孔183a在工艺方面可以是有利的。在这种情况下，第一布线过孔183a可与第二布线层182b的焊盘图案一体化。另外，当形成用于第二布线过孔183b的孔时，第二布线层182b的焊盘的一部分可用作阻挡件。在锥形形状的第二布线过孔183b的上表面的宽度宽于其下表面的宽度的情况下，第二布线过孔183b在工艺方面可以是有利的。在这种情况下，第二布线过孔183b可与第三布线层182c的焊盘图案一体化。

[0117] 半导体封装件100E的框架180可应用于在各种示例中描述的半导体封装件100A、100B、100C和100D。其他构造可与上述构造基本相同，并且将省略其详细描述。

[0118] 其他构造可与上面描述的构造基本相同，并且将省略其详细描述。

[0119] 在本公开中，为了方便起见，下侧、下部、下表面等指的是相对于附图的截面的向下方向，并且上侧、上部、上表面等意味着相反的方向。然而，应该理解，权利要求的范围不受这些方向的描述的具体限制，并且可随时改变上/下的概念。

[0120] 在本公开中“连接”的含义不仅可以是直接连接，还可以是包括通过粘合层等的间接连接的概念。另外，术语“电连接”表示包括物理连接和非物理连接两者的概念。此外，第一、第二等的表述可用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要性。在一些情况下，在不脱离权利范围的情况下，第一组件可被称为第二组件，并且类似地，第二组件可被称为第一组件。

[0121] 本公开中使用的表述“示例性实施例”并不意味着相同的实施例，而是可提供用于强调和解释不同的独特特征。然而，上述示例不排除它们可结合其他示例的特征来实现。例如，除非另外描述或与其他示例相矛盾，否则尽管在具体示例中的描述可能未在另一示例中描述，但其可理解为与另一示例相关的解释。

[0122] 本公开中使用的术语可仅用于说明示例，并且可不意图限制本公开。除非上下文另有明确规定，否则单数表述也包括复数表述。

[0123] 根据本公开的一个方面，可提供一种高度集成的半导体封装件，即使可使用多个半导体芯片，该高度集成的半导体封装件也可纤薄化并改善性能。

[0124] 尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本公开的由所附权利要求限定的范围的情况下做出修改和变形。

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