【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、電力変換回路を有する電力変換装置及びその電力変換回路に用いるＧａＮ
系半導体装置に関する。 【０００２】 【従来の技術】電力変換装置の電力変換回路に組み込まれるスイッチイング素子は、数Ｗ以上の電力を扱うことが必要であることから、従来はバイポーラトランジスタを使用することが主流であった。 しかし、その後、大電力を扱うＦＥＴ（Field EffectTransistor；電界効果トランジスタ）が開発され、パワーＭＯＳＦＥＴ（MetalO
xide Semiconductor FET）が広く使用されるようになった。 或いは、バイポーラトランジスタとＭＯＳＦＥＴとを複合したＩＧＢＴ（Insulated Gate BipolarTransist
or；絶縁ゲート型のバイポーラトランジスタ）も、バイポーラトランジスタと同様に高電圧での高速動作が可能であり、ＭＯＳＦＥＴと同様にオン抵抗が低いことから、スイッチイング素子として使用されている。 【０００３】ところで、このようなパワーＭＯＳＦＥＴ
等においては、寄生バイポーラトランジスタ効果を除去するためや、動作瞬時の突入電流又はサージ電圧の印加による素子破壊を防止するために、保護素子を組み込むことが必要である。 例えば最も一般的なＳｉ系ＭＯＳＦ
ＥＴにおいては、通常、ｐｎ接合を用いたツェナーダイオードが保護素子として内蔵されている。 【０００４】 【発明が解決しようとする課題】しかし、上記した従来の保護素子として用いるｐｎ接合構造のツェナーダイオードは、オン抵抗が１０ｍΩｃｍ ²程度と高いため、順方向の立ち上がりのオン電圧が１．２〜１．５Ｖ程度に高くなる一方、耐圧は１００Ｖ程度と低い。 このため、
電力変換装置の電力変換回路を構成するスイッチング素子としてオン電圧の低いＭＯＳＦＥＴを使用する場合に、その保護素子として上記したｐｎ接合構造のツェナーダイオードを組み込むと、次のような問題が生じた。 【０００５】即ち、保護素子の耐圧が低く、オン電圧が高いため、ＭＯＳＦＥＴの動作瞬時の突入電流又はサージ電圧に充分耐えることができなかったり、またサージ電圧が印加した際に発熱が生じて、保護素子が働く前にＭＯＳＦＥＴが破壊されたりして、電力変換装置の安定動作を保証することができず、信頼性が低下した。 また、ＭＯＳＦＥＴの低オン電圧動作ができなくなって、
高損失となり、電力変換装置の効率が低下した。 【０００６】一方、ＧａＮ系ＦＥＴは、耐圧が高く、高温動作や大電流動作が可能であることが知られており、
ＧａＮ系半導体材料を用いた各種デバイスの開発研究が進められている。 しかし、現在までのところ、ＧａＮ系半導体装置を組み込んで電力変換装置を構成するという事例は知られていない。 本発明は、従来の上記した問題を考慮してなされたものであって、ＧａＮ系半導体材料の特性を活かすことにより、安定動作を保証する高い信頼性と高い効率を備えた電力変換装置及びそれを実現するために用いる構成部品としてのＧａＮ系半導体装置を提供することを目的とする。 【０００７】 【課題を解決するための手段】上記した目的を達成するために、本発明においては、電力変換回路を有する電力変換装置であって、電力変換回路を構成するスイッチング素子の保護素子として、ＧａＮ系ショットキーダイオード又はＧａＮ系ＦＥＴが用いられていることを特徴とする電力変換装置が提供される。 【０００８】また、本発明においては、電力変換装置の電力変換回路を構成するスイッチング素子の保護素子としてに使用され、オン電圧が１Ｖ以下、耐圧が３００Ｖ
以上のＧａＮ系ショットキーダイオードであることを特徴とするＧａＮ系半導体装置が提供される。 また、本発明においては、電力変換装置の電力変換回路を構成するスイッチング素子の保護素子としてに使用され、オン電圧が１Ｖ以下、耐圧が３００Ｖ以上のＧａＮ系ＦＥＴであることを特徴とするＧａＮ系半導体装置が提供される。 【０００９】 【発明の実施の形態】以下、本発明の実施の形態について添付図面を参照しつつ説明する。 なお、各実施の形態において共通する構成要素には同一の符号を付して説明を省略する。 （第１の実施形態）本実施形態は、図１（ａ）に示されるように、電力変換装置の電力変換回路を構成するスイッチング素子として、パワーＦＥＴ１０を用い、このパワーＦＥＴ１０の保護素子として、ＧａＮ系ショットキーダイオード２０を用いたものである。 具体的には、パワーＦＥＴ１０のソース・ドレイン間に、ＧａＮ系ショットキーダイオード２０が接続されている。 【００１０】ここで、パワーＦＥＴ１０は、Ｓｉ系ＭＯ
ＳＦＥＴであってもよいし、ＧａＮ系ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor FET）又はＧａＮ系ＭＥ
ＳＦＥＴ（Metal Semiconductor FET）であってもよい。 また、ＧａＮ系ショットキーダイオード２０は、図１（ｂ）に示されるように横型の構造をなしている。 即ち、例えば絶縁性又は半絶縁性のサファイア基板２１上に、ＧａＮバッファ層２２を介して、III-Ｖ族窒化物半導体層であるアンドープのＧａＮ層２３が形成され、このＧａＮ層２３上に、ＧａＮ層２３よりもバンドギャップの広いIII-Ｖ族窒化物半導体層であるアンドープのＡ
ｌＧａＮ層２４が形成されている。 また、ＧａＮ層２３
とＡｌＧａＮ層２４とのヘテロ接合部に接続して、ｎ型ＧａＮ層２６がＧａＮ層２３上に形成されている。 そして、ＧａＮ層２３とＡｌＧａＮ層２４とのヘテロ接合面近傍には、２次元電子ガスが発生している。 また、ｎ型ＧａＮ層２６上にオーミック接触して、カソード電極２
７が形成されている。 また、ＡｌＧａＮ層２４上にショットキー接触して、アノード電極２８が形成されている。 【００１１】次に、図１（ｂ）のＧａＮ系ショットキーダイオード２０の製造方法の一例について、図２（ａ）
〜（ｄ）を用いて説明する。 先ず、サファイア基板２１
上に、例えば超真空成長装置を用いたガスソースＭＢＥ
（Molecular Beam Epitaxy；分子線エピタキシャル成長）法により、成長温度６４０℃で一連の結晶成長を行う。 【００１２】即ち、原料ガスとして分圧６．６５×１０
^-5 ＰａのＧａ（ガリウム）とラジカル化した分圧４．０
×１０ ^-4 ＰａのＮ（窒素）を用い、ＧａＮバッファ層２
２を厚さ５ｎｍに成長させる。 連続して、例えば分圧１．３３×１０ ^-4 ＰａのＧａと分圧６．６５×１０ ^-4 Ｐ
ａのＮＨ ₃ （アンモニア）を用い、アンドープのＧａＮ
層２３を厚さ３０００ｎｍに成長させる。 更に連続して、例えば分圧６．６５×１０ ^-5 ＰａのＧａと分圧２．
６６×１０ ^-5 ＰａのＡｌと分圧６．６５×１０ ^-4 ＰａのＮＨ ₃を用い、アンドープのＡｌＧａＮ層２４を厚さ３
０ｎｍに成長させる。 こうして、ＧａＮ層２３とＡｌＧ
ａＮ層２４とのヘテロ接合構造を有する第１の中間体を形成する（図２（ａ）参照）。 【００１３】なお、この一連の結晶成長の際に、ガスソースＭＢＥ法の代わりに、ＭＯＣＶＤ（Metal Organic
Chemical Vapor Deposition ；有機金属化学気相成長）
法やハライド気相成長法等を用いてもよい。 次いで、この第１の中間体を超真空成長装置から一旦取り出した後、例えばプラズマＣＶＤ（Chemical Vapor Depositio
n ；化学的気相成長）装置を用いて、ＡｌＧａＮ層２４
上に、ＳｉＯ ₂膜を形成する。 なお、このＳｉＯ ₂膜の代わりに、ＳｉＮ _X膜やＡｌＮ膜を形成してもよい。 続いて、例えばＢＨＦを用いたウエットエッチング法又はＣ
Ｆ ₄を用いたドライエッチング法により、ＳｉＯ ₂膜を選択的にエッチング除去して、所定の形状のＳｉＯ ₂パターン２５を形成する。 【００１４】続いて、例えばメタン系ガスを用いたＥＣ
Ｒ（Electron Cyclotron Resonance；電子サイクロトロン共鳴）プラズマエッチング法又はＲＩＢＥ（Reactive
IonBeam Etching；反応性イオンビームエッチング）法により、ＳｉＯ ₂パターン２５をマスクとして、ＡｌＧ
ａＮ層２４及びＧａＮ層２３の一部を順に選択的にエッチング除去する。 こうして、ＧａＮ層２３表面を露出させた第２の中間体を形成する（図２（ｂ）参照）。 【００１５】次いで、この第２の中間体を再び超真空成長装置内に装填した後、ＳｉＯ ₂パターン２５をマスクとし、例えば分圧６．６５×１０ ^-5 ＰａのＧａと分圧６．６５×１０ ^-4 ＰａのＮＨ ₃と分圧１．３３×１０ ^-6
ＰａのドーパントとしてのＳｉを用いて、５×１０ ¹⁹ ｃ
ｍ ^-3程度の高濃度にＳｉを添加したｎ型ＧａＮ層２６
を、露出するＧａＮ層２３上に選択的に成長させる。 こうして、ＡｌＧａＮ層２４に隣接するｎ型ＧａＮ層２６
をＧａＮ層２３上に選択成長させた第３の中間体を形成する（図２（ｃ）参照）。 【００１６】次いで、この第３の中間体を超真空成長装置から取り出した後、ＳｉＯ ₂パターン２５を除去する。 続いて、第３の中間体の全面に、ＳｉＯ ₂膜（図示せず）を形成した後、フォトリソグラフィ技術とエッチング技術を用いて選択的にエッチング除去して、ｎ型Ｇ
ａＮ層２６を露出させるコンタクトホールを開口する。
そして、例えばＡｒプラズマを用いたスパッタ蒸着法により、ＴａＳｉ及びＡｕを順に蒸着する。 こうして、ｎ
型ＧａＮ層２６にオーミック接触するＴａＳｉ／Ａｕ積層構造のカソード電極２７を形成する。 【００１７】同様にして、ＳｉＯ ₂膜を選択的にエッチング除去し、ＡｌＧａＮ層２４を露出させるコンタクトホールを開口した後、Ｔｉ、ＷＳｉ及びＡｕを順に蒸着する。 こうして、ＡｌＧａＮ層２４にショットキー接触するＴｉ／ＷＳｉ／Ａｕ積層構造のアノード電極２８を形成する（図２（ｄ）参照）。 このような一連の工程を経て、図１（ｂ）に示すＧａＮ系ショットキーダイオード２０を作製する。 【００１８】因みに、本発明者らが上記の製造方法に従って図１（ｂ）に示すようなＧａＮ系ショットキーダイオードを試作して、その特性を測定したところ、次のような結果が得られた。 即ち、ＧａＮ系ショットキーダイオードの耐圧は６００Ｖを超えた。 また、オン抵抗は２
４ｍΩｃｍ ²以下になり、順方向電圧は０．３Ｖ付近から立ち上がった。 また、電流は最大１００Ａまで流すことができた。 【００１９】次に、図１（ａ）、（ｂ）に示したスイッチング素子としてのパワーＦＥＴ１０及びその保護素子としてのＧａＮ系ショットキーダイオード２０を用いた電力変換回路を有する電力変換装置について説明する。
電力変換装置の電力変換回路としては、一般にインバータ回路又はコンバータ回路が用いられる。 そして、電力変換回路として実際に使用されるインバータ回路又はコンバータ回路は、その制御機能への種々の要求から極めて多用な回路構成をとる。 そこで、ここでは、図３を用いてインバータ回路を有する電力変換装置の一例を示し、図４（ａ）〜（ｄ）を用いてコンバータ回路を有する電力変換装置の数例を示す。 【００２０】図３に示されるように、電力変換装置３０
は、周波数５０Ｈｚ又は６０Ｈｚ、電圧１００Ｖの交流電源３１と、この交流電源３１から供給される交流を直流に整流する整流回路３２と、この整流回路３２からの直流を周波数１ｋ〜２４ｋＨｚの交流に変換するＤＣ−
ＡＣインバータ回路３３とを有し、このＤＣ−ＡＣインバータ回路３３からの交流が負荷Ｍに供給される。 そして、このＤＣ−ＡＣインバータ回路３３を構成するスイッチング素子として、パワーＦＥＴ１０が用いられ、その保護素子として、ＧａＮ系ショットキーダイオード２
０が用いられている。 【００２１】図４（ａ）〜（ｄ）に示されるように、電力変換装置は、（ａ）Ｂｕｃｋ回路（降圧形）、（ｂ）
Ｂｏｏｓｔ回路（昇圧形）、（ｃ）Ｂｏｏｓｔ−Ｂｕｃ
ｋ回路（昇降圧形）、（ｄ）Ｃｕｋ回路（昇降圧形）とそれぞれ呼ばれるＤＣ−ＤＣコンバータ回路３４ａ〜３
４ｄを有している。 そして、各ＤＣ−ＤＣコンバータ回路３４ａ〜３４ｄを構成するスイッチング素子として、
パワーＦＥＴ１０が用いられ、その保護素子として、Ｇ
ａＮ系ショットキーダイオード２０が用いられている。 【００２２】以上のように本実施形態では、電力変換装置の電力変換回路であるＤＣ−ＡＣインバータ回路３３
又はＤＣ−ＤＣコンバータ回路３４ａ〜３４ｄにおけるパワーＦＥＴ１０（スイッチング素子）の保護素子としてＧａＮ系ショットキーダイオード２０が用いられ、このＧａＮ系ショットキーダイオード２０のオン電圧が０．３Ｖ程度であることから、パワーＦＥＴ１０は少なくとも１Ｖ以下の低オン電圧動作が容易に可能になる。
このため、損失を低下させて、高いインバータ効率又はコンバータ効率を達成することが可能になり、電力変換装置の高効率化を実現することができる。 【００２３】また、動作瞬時の突入電流又はサージ電圧が印加する場合であっても、ＧａＮ系ショットキーダイオード２０が耐圧６００Ｖ以上の保護素子として機能することから、パワーＦＥＴ１０が発熱によって破壊されることを防止することが可能になる。 このため、パワーＦＥＴ１０の安定動作を保証し、電力変換装置の信頼性を高めることができる。 【００２４】なお、本実施形態におけるＧａＮ系ショットキーダイオード２０は、ＡｌＧａＮ層２４とゲート電極２８ａとの間、又はＡｌＧａＮ層２４とアノード電極２８ｂとの間に、例えばＳｉＯ ₂又はＳｉＮ等からなる厚さ１０〜２４ｎｍの極薄い絶縁膜を設けることが好ましい。 この場合、高耐圧下で大電流動作を行う場合であっても、リーク電流の増大を抑制することができる。 【００２５】（第２の実施形態）本実施形態は、第１の実施形態におけるＧａＮ系ショットキーダイオード２０
の代わりに、図５に示される横型のＧａＮ系ショットキーダイオード４０を用いたものである。 このＧａＮ系ショットキーダイオード４０では、例えば絶縁性又は半絶縁性のサファイア基板４１上に、厚さ５０ｎｍのＧａＮ
バッファ層４２を介して、厚さ２０００ｎｍ、５×１０
¹⁹ ｃｍ ^-3程度の高不純物濃度のｎ ⁺型ＧａＮ層４３が積層されている。 ｎ ⁺型ＧａＮ層４３上には、表面の一部が凸部形状に突出しているｎ型ＧａＮ層４４が形成されている。 ｎ型ＧａＮ層４４の不純物濃度は、２×１０ ¹⁷
ｃｍ ^-3程度の低濃度であり、その平坦部の厚さは５００
ｎｍ、凸部の幅及び高さはそれぞれ２０００ｎｍ及び２
０００ｎｍである。 なお、ｎ型ＧａＮ層４４の不純物濃度は２×１０ ¹⁷ ｃｍ ^-3程度に限定する必要はなく、好ましくは２×１０ ¹⁷ ｃｍ ^-3以下であればよい。 【００２６】また、ｎ型ＧａＮ層４４の平坦部の表面及び凸部の側面は、ｎ型ＧａＮ層４４よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ
_0.2 Ｇａ _0.8 Ｎ層４６によって被覆されている。 ここで、
ｎ型ＧａＮ層４４とＡｌ _0.2 Ｇａ _0.8 Ｎ層４６との接触部はヘテロ接合をなすため、そのヘテロ接合面近傍には、
図中に破線で模式的に表した２次元電子ガスが発生する。 【００２７】また、ｎ型ＧａＮ層４４の凸部の上面にショットキー接触して、第１のアノード電極としてのＴｉ
（チタン）電極４８が形成されている。 Ｔｉ電極４８とｎ型ＧａＮ層４４との接触面には、０．３ｅＶのショットキーバリアが生じる。 なお、第１のアノード電極をなす材質は、Ｔｉに限定されない。 例えばＷ（タングステン）やＡｇ（銀）等、ｎ型ＧａＮ層８に対して０．８ｅ
Ｖより低いショットキーバリアを生じる金属であればよい。 【００２８】また、Ｔｉ電極４８及びＡｌ _0.2 Ｇａ _0.8 Ｎ
層４６の上に、第２のアノード電極としてのＰｔ（白金）電極４９が形成されている。 このＰｔ電極４９は、
Ｔｉ電極４８に電気的に接続していると共に、ｎ型Ｇａ
Ｎ層４４の凸部の側面にＡｌ _{0. 2} Ｇａ _0.8 Ｎ層４６を介してショットキー接触している。 従って、ここでは、Ｐｔ
電極４９はｎ型ＧａＮ層４４に直接にはショットキー接触していない。 しかし、Ｐｔ電極４９がｎ型ＧａＮ層４
４に直接にショットキー接触した場合には、その接触面に１．０ｅＶのショットキーバリアが生じる。 なお、第２のアノード電極をなす材質は、Ｐｔに限定されない。
例えばＮｉ（ニッケル）やＰｄ（パラジウム）やＡｕ
（金）等、ｎ型ＧａＮ層４４に対して０．８ｅＶより高いショットキーバリアを生じる金属であればよい。 【００２９】そして、ｎ型ＧａＮ層４４の凸部の上面にショットキー接触しているＴｉ電極４８と、ｎ型ＧａＮ
層４４の凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ層４６を介してショットキー接触しているＰｔ電極４９とから、複合アノード電極５０が構成されている。 また、Ｐｔ電極４
９、Ａｌ _0.2 Ｇａ _0.8 Ｎ層４６及びｎ型ＧａＮ層４４の各側面、並びにｎ ⁺型ＧａＮ層４３の表面は、ＳｉＯ ₂膜５１によって被覆されている。 ＳｉＯ ₂膜５１に形成された開口部を介して、ｎ ⁺型ＧａＮ層４３上にオーミック接触するＴａ−Ｓｉ層からなるカソード電極５２が形成されている。 【００３０】次に、図５のＧａＮ系ショットキーダイオード４０の電流−電圧特性について説明する。 複合アノード電極５０とカソード電極５２との間に順方向バイアスを印加したところ、０．１〜０．３Ｖのオン電圧で、
順方向電流が急激に増大する良好な立ち上りが観測された。 この良好な立ち上り特性が得られた理由は、次のように考えられる。 【００３１】ショットキー接触したＴｉ電極とｎ型Ｇａ
Ｎ層との間に順方向バイアスを印加した場合の立ち上りに必要なオン電圧は、一般に０．３〜０．５Ｖ程度である。 また、ショットキー接触したＰｔ電極とｎ型ＧａＮ
層との間に順方向バイアスを印加した場合の立ち上りに必要なオン電圧は、一般に１．０〜１．５Ｖ程度である。 【００３２】ＧａＮ系ショットキーダイオード４０において、その順方向の立ち上りの最初の段階では、複合アノード電極５０のうちのＴｉ電極４８がアノード電極として主要に機能する。 このため、オン電圧は、１．０〜
１．５Ｖ程度よりも０．３〜０．５Ｖ程度に近い値となる。 更に、ｎ型ＧａＮ層４４とＡｌ _0.2 Ｇａ _0.8 Ｎ層４６
とのヘテロ接合面近傍には２次元電子ガスが発生しており、この２次元電子ガスがキャリアとなって順方向電流の増大に寄与する。 従って、オン電圧は０．３〜０．５
Ｖ程度よりも更に小さくなり、０．１〜０．３Ｖという良好な立ち上り特性が得られる。 そして、順方向バイアスが１．０〜１．５Ｖ程度以上になった段階で、Ｔｉ電極４８及びＰｔ電極４９の双方がアノード電極として機能するようになる。 【００３３】また、複合アノード電極５０とカソード電極５２との間に逆方向バイアスを印加したところ、約５
００Ｖという大きな耐圧が観測された。 この良好な耐圧特性が得られた理由は、次のように考えられる。 ショットキー接触したＴｉ電極とｎ型ＧａＮ層との間に逆方向バイアスを印加した場合には、一般に−１０Ｖで１０ ^-6
〜１０ ^-5 Ａ程度の逆方向リーク電流が発生する。 また、
ショットキー接触したＰｔ電極とｎ型ＧａＮ層との間に逆方向バイアスを印加した場合には、上記の場合よりも逆方向リーク電流は遙に小さく、約５００Ｖの耐圧が得られる。 【００３４】ＧａＮ系ショットキーダイオード４０に逆方向バイアスを印加すると、Ｔｉ電極４８とショットキー接触しているｎ型ＧａＮ層４４の凸部の上面に空乏層が広がり、Ｐｔ電極４９とＡｌ _0.2 Ｇａ _0.8 Ｎ層４６を介してショットキー接触しているｎ型ＧａＮ層４４の凸部の側面にも空乏層が広がる。 逆方向バイアスが−１０Ｖ
より小さい段階では、ＧａＮ層４４の凸部の側面に形成される空乏層を通り抜ける逆方向リーク電流は殆どないが、ｎ型ＧａＮ層４４の凸部の上面に形成される空乏層を通り抜ける逆方向リーク電流は逆方向バイアスの増大につれて徐々に増大する。 しかし、これら凸部の上面及び側面に形成される２つの空乏層の広がりの程度を比較すると、Ｔｉ電極４８とのショットキー接触による空乏層が広がりよりも、Ｐｔ電極４９とのショットキー接触による空乏層の広がりの方が大きくなる。 そして、Ｐｔ
電極４９とｎ型ＧａＮ層４４の凸部の側面との間には、
ｎ型ＧａＮ層４４よりもバンドギャップエネルギーが大きなＡｌ _0.2 Ｇａ _0.8 Ｎ層４６が介在しているため、空乏層が広がり方は更に大きくなる。 【００３５】その結果、逆方向バイアスが増大し、−１
０Ｖ程度に達した段階で、ＧａＮ層４４の凸部の両側面から広がる空乏層が接触し、ピンチオフ状態となる。 このため、ｎ型ＧａＮ層４４の凸部の上面の空乏層を通り抜ける逆方向リーク電流は阻止される。 そして、これ以上に逆方向バイアスが増大する段階では、複合アノード電極５０のうちのＰｔ電極４９のみがアノード電極として機能する。 従って、５００Ｖ程度という良好な耐圧特性が得られる。 【００３６】次に、図５のＧａＮ系ショットキーダイオード４０の製造方法の一例について、図６（ａ）〜
（ｅ）及び図７（ａ）〜（ｄ）を用いて説明する。 先ず、サファイア基板４１上に、例えば超真空成長装置を用いたガスソースＭＢＥ法により、成長温度６４０℃において一連の結晶成長を行う。 即ち、原料ガスとして分圧６．６５×１０ ^-5 ＰａのＧａとラジカル化した分圧４．０×１０ ^-4 ＰａのＮを用い、ＧａＮバッファ層４２
を厚さ５０ｎｍに成長させる。 連続して、例えば分圧１．３３×１０ ^-4 ＰａのＧａと分圧６．６５×１０ ^-4 Ｐ
ａのＮＨ ₃と分圧１．３３×１０ ^-6 ＰａのドーパントとしてのＳｉを用いて、５×１０ ¹⁹ ｃｍ ^-3程度の高不純物濃度のｎ ⁺型ＧａＮ層４３を厚さ２０００ｎｍに成長させる。 【００３７】更に連続して、例えば分圧１．３３×１０
^-4 ＰａのＧａと分圧６×１０ ^-4 ＰａのＮＨ ₃と分圧２×
１０ ^-7 ＰａのドーパントとしてのＳｉを用いて、２×１
０ ¹⁷ ｃｍ ^-3程度の低不純物濃度のｎ型ＧａＮ層４４を厚さ２５００ｎｍに成長させる。 こうして、サファイア基板４１上に、ＧａＮバッファ層４２、ｎ ⁺型ＧａＮ層４
３及びｎ型ＧａＮ層４４が順に積層された第１の中間体を形成する（図６（ａ）参照）。 【００３８】次いで、この第１の中間体を超真空成長装置から一旦取り出した後、例えばプラズマＣＶＤ法により、ｎ型ＧａＮ層４４上にＳｉＯ ₂膜を形成する。 なお、このＳｉＯ ₂膜の代わりに、例えばＳｉＮ _X膜やＡ
ｌＮ膜を形成してもよい。 続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ ₄を用いたドライエッチング法により、ＳｉＯ ₂膜をパターニングし、例えば幅２μｍをもつＳｉＯ ₂パターン４５を形成する（図６
（ｂ）参照）。 【００３９】次いで、例えばメタン系ガスを用いたＥＣ
Ｒプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ
₂パターン４５をマスクとして、ｎ型ＧａＮ層４４をｎ
型ＧａＮ層選択的にエッチング除去し、ｎ型ＧａＮ層４
４の表面の一部が突出した高さ２０００ｎｍの凸部を形成する。 こうして、ＧａＮ層４４の表面の一部が凸部形状に突出している第２の中間体を形成する（図６（ｃ）
参照）。 【００４０】次いで、この第２の中間体を再び超真空成長装置内に装填する。 そして、ＳｉＯ ₂パターン４５をマスクとし、例えば分圧６．６５×１０ ^-5 ＰａのＧａと分圧２．６６×１０ ^-5 ＰａのＡｌと分圧６．６５×１０
^-4 ＰａのＮＨ ₃を原料ガスとして、厚さ３０ｎｍのアンドープのＡｌ _0.2 Ｇａ _0.8 Ｎ層４６をｎ型ＧａＮ層４４上に選択成長させる。 こうして、ｎ型ＧａＮ層４４の平坦部の表面及び凸部の側面がＡｌ _0.2 Ｇａ _0.8 Ｎ層４６によって被覆された第３の中間体を形成する（図６（ｄ）参照）。 【００４１】次いで、この第３の中間体を超真空成長装置から取り出した後、ＳｉＯ ₂パターン４５を除去する。 続いて、第３の中間体の全面にＳｉＯ ₂膜（図示せず）を形成した後、フォトリソグラフィ技術とエッチング技術を用いてパターニングして、ｎ型ＧａＮ層４４の凸部の上面及びその周辺のＡｌ _0.2 Ｇａ _0.8 Ｎ層４６の一部表面を被覆するＳｉＯ ₂パターン４７を形成する（図６（ｅ）参照）。 【００４２】次いで、例えばメタン系ガスを用いたＥＣ
Ｒプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ
₂パターン４７をマスクとして、Ａｌ _0.2 Ｇａ _0.8 Ｎ層４
６及びｎ型ＧａＮ層４４を選択的にエッチング除去し、
ｎ ⁺型ＧａＮ層４３の表面を露出させる（図７（ａ）参照）。 次いで、ＳｉＯ ₂パターン４５を除去する。 続いて、リフトオフ法により、ｎ型ＧａＮ層４４の凸部の上面にショットキー接触する第１のアノード電極としてのＴｉ電極４８を形成する。 具体的には、フォトリソグラフィ技術を用いて、ｎ型ＧａＮ層４４の凸部の上面、並びにＡｌ _0.2 Ｇａ _0.8 Ｎ層４６及びｎ ⁺型ＧａＮ層４３の各表面を全面的に被覆するレジスト膜（図示せず）を塗布した後、ｎ型ＧａＮ層４４の凸部の上面が露出する開口部を形成するパターニングを行う。 続いて、蒸着法により、Ｔｉ膜をレジスト膜上及び開口部内に堆積する。
その後、レジスト膜上のＴｉ膜をレジスト膜と共に除去する。 こうして、ｎ型ＧａＮ層４４の凸部の上面上にＴ
ｉ膜を残存させ、Ｔｉ電極４８を形成する（図７（ｂ）
参照）。 【００４３】次いで、図７（ｂ）に示す工程と同様に、
リフトオフ法により、Ｔｉ電極４８上及びＡｌ _0.2 Ｇａ
_0.8 Ｎ層４６上に、Ｐｔ層を選択的に形成する。 こうして、Ｔｉ電極４８に電気的に接続すると共に、ｎ型Ｇａ
Ｎ層４４の凸部の側面にＡｌ _{0. 2} Ｇａ _0.8 Ｎ層４６を介してショットキー接触する第２のアノード電極としてのＰ
ｔ電極４９を形成する。 そして、これらのＴｉ電極４８
とＰｔ電極４９とから複合アノード電極５０を構成する（図７（ｃ）参照）。 【００４４】次いで、Ｐｔ電極４９の表面及び側面、Ａ
ｌ _0.2 Ｇａ _0.8 Ｎ層４６及びｎ型ＧａＮ層４４の各側面、
並びにｎ ⁺型ＧａＮ層４３の表面を全面的に被覆するＳ
ｉＯ ₂膜５１を形成する。 その後、フォトリソグラフィ技術とエッチング技術を用いて、ＳｉＯ ₂膜５１を選択的にエッチング除去し、Ｐｔ電極４９の表面を露出させると共に、ｎ ⁺型ＧａＮ層４３の表面の一部を露出させる。 続いて、リフトオフ法により、表面の一部が露出したｎ ⁺型ＧａＮ層４３上に、Ｔａ−Ｓｉ層を選択的に形成する。 こうして、ｎ ⁺型ＧａＮ層４３上にオーミック接触するＴａ−Ｓｉ層からなるカソード電極５２を形成する（図７（ｄ）参照）。 【００４５】このような一連の工程を経て、図５に示すＧａＮ系ショットキーダイオード４０を作製する。 次に、図５のＧａＮ系ショットキーダイオード４０の製造方法の他の例について、図８（ａ）〜（ｄ）を用いて説明する。 先ず、図６（ａ）に示す工程と略同様にして、
サファイア基板４１上にＧａＮバッファ層４２及びｎ ⁺
型ＧａＮ層４３を順に積層した後、ｎ ⁺型ＧａＮ層４３
上に、図６（ａ）のｎ型ＧａＮ層４４と同じ成膜条件で、ｎ型ＧａＮ層４４ａを厚さ５００ｎｍに積層する。
（図８（ａ）参照）。 【００４６】次いで、例えばプラズマＣＶＤ法により、
ｎ型ＧａＮ層４４ａ上にＳｉＯ ₂膜５３を形成する。 なお、このＳｉＯ ₂膜５３の代わりに、ＳｉＮ _X膜やＡｌ
Ｎ膜を形成してもよい。 続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ ₄を用いたドライエッチング法により、ＳｉＯ ₂膜５３を選択的にエッチングして、幅２μｍの開口部を形成する（図８（ｂ）参照）。 【００４７】次いで、ＳｉＯ ₂膜５３をマスクとして、
開口部内のｎ型ＧａＮ層４４ａ上に、ｎ型ＧａＮ層４４
ａと同じ成膜条件で、厚さ２０００ｎｍのｎ型ＧａＮ層４４ｂを選択成長させる。 こうして、ｎ型ＧａＮ層４４
ａとその上のｎ型ＧａＮ層４４ｂとから、表面の一部が高さ２０００ｎｍの凸部形状に突出しているｎ型ＧａＮ
層４４を形成する（図８（ｃ）参照）。 【００４８】次いで、図６（ｄ）〜（ｅ）及び図７
（ａ）〜（ｄ）に示す諸工程と同様の諸工程を経て、図５に示すＧａＮ系ショットキーダイオード４０を作製する（図８（ｄ）参照）。 以上のように実施形態では、Ｇ
ａＮ系ショットキーダイオード４０が、ｎ型ＧａＮ層４
４の凸部の上面にショットキー接触するＴｉ電極４８とその凸部の側面にショットキー接触するＰｔ電極４９とからなる複合アノード電極５０を有することにより、低いオン電圧と高い耐圧とを同時に実現できる。 【００４９】更に、ｎ型ＧａＮ層４４の凸部の側面とＰ
ｔ電極４９との間にバンドギャップエネルギーの大きなアンドープのＡｌ _0.2 Ｇａ _0.8 Ｎ層４６を有するため、ｎ
型ＧａＮ層４４とＡｌ _0.2 Ｇａ _0.8 Ｎ層４６とのヘテロ接合面近傍に発生する２次元電子ガスが順方向電流の増大に寄与して、良好な立ち上り特性を更に向上できる。 また、Ｐｔ電極４９とのショットキー接触による空乏層の広がり方が更に大きくなり、良好な耐圧特性を更に向上できる。 【００５０】従って、このＧａＮ系ショットキーダイオード４０を、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０
（スイッチング素子）の保護素子として用いることにより、損失を低下させ、高いインバータ効率又はコンバータ効率を達成することが可能になり、電力変換装置の高効率化を実現できる。 また、動作瞬時の突入電流又はサージ電圧が印加する場合であっても、ＧａＮ系ショットキーダイオード４０が高耐圧の保護素子として機能するため、パワーＦＥＴ１０の安定動作を保証して、電力変換装置の信頼性を高めることができる。 【００５１】なお、本実施形態のＧａＮ系ショットキーダイオード４０では、ｎ型ＧａＮ層４４の凸部の幅は２
０００ｎｍとなっているが、この値はＧａＮ系ショットキーダイオード４０に要求される特性によって変化する。 即ち、ｎ型ＧａＮ層４４の凸部の幅は、順方向電流を増大させるためには広い方が好ましい。 他方、可能な限り小さい逆方向バイアスでＧａＮ層４４の凸部の両側面から広がる空乏層をピンチオフ状態にしてｎ型ＧａＮ
層４４の凸部の上面の空乏層を通り抜ける逆方向リーク電流を阻止するためには狭い方が好ましい。 従って、実際の場合には、トレードオフの関係になる２つの特性上の要求を勘案して、ｎ型ＧａＮ層４４の凸部の幅が決定される。 以上のことは、後述する第４、第６、第８、第１０及び第１２の実施形態における保護素子としてのＧ
ａＮ系ショットキーダイオードについても同様である。 【００５２】（第３の実施形態）本実施形態は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０
の代わりに、図９に示される横型のＧａＮ系ショットキーダイオード４０Ａを用いたものである。 このＧａＮ系ショットキーダイオード４０Ａでは、ｎ型ＧａＮ層４４
の表面の２箇所に凸部が形成されている。 図５のＧａＮ
系ショットキーダイオード４０と比較すると、ｎ型Ｇａ
Ｎ層４４の凸部の数が１個から２個に増加している。 そして、ｎ型ＧａＮ層４４の平坦部の表面及び２つの凸部の側面の上に、Ａｌ _0.2 Ｇａ _0.8 Ｎ層４６が形成されている。 また、ｎ型ＧａＮ層４４の２つの凸部の上面上に、
Ｔｉ電極４８がそれぞれ形成されている。 更に、これら２つのＴｉ電極４８上及びＡｌ _0.2 Ｇａ _0.8 Ｎ層４６上に、Ｐｔ電極４９が形成されている。 【００５３】従って、複合アノード電極５０とカソード電極５２との間に順方向バイアスを印加した際には、電流経路となるｎ型ＧａＮ層４４ａの凸部の数が増えた分だけ、第２の実施形態の場合よりも順方向電流が増大する。 なお、図９のＧａＮ系ショットキーダイオード４０
Ａの製造方法は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０の場合と基本的に同様であるため、その説明は省略する。 【００５４】以上のように実施形態では、ＧａＮ系ショットキーダイオード４０Ａが、第２の実施形態におけるＧａＮ系ショットキーダイオード４０と同様の基本構造を有し、同様の特性を実現できることに加え、更にｎ型ＧａＮ層４４の凸部の数が増加した分だけ順方向電流を増大させることができる。 従って、このＧａＮ系ショットキーダイオード４０Ａを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第２の実施形態の場合と同様又はそれ以上の効果を奏することができる。 【００５５】なお、本実施形態のＧａＮ系ショットキーダイオード４０Ａにおいては、ｎ型ＧａＮ層４４の凸部の幅を第２の実施形態の場合よりも狭くして、より小さな逆方向バイアスでｎ型ＧａＮ層４４の凸部の上面に形成される空乏層を通り抜ける逆方向リーク電流を阻止し、耐圧特性を向上することが可能になる。 即ち、ｎ型ＧａＮ層４４の凸部の数を増加することと凸部の幅を狭くすることを組み合わせて、第２の実施形態において述べたトレードオフの関係になる２つの特性上の要求を両立することが可能になる。 従って、ｎ型ＧａＮ層４４の凸部の数は、２つに限定される必要はなく、３つ以上であってもよい。 以上のことは、後述する第５、第７、第９、第１１及び第１３の実施形態における保護素子としてのＧａＮ系ショットキーダイオードについても同様である。 【００５６】（第４の実施形態）本実施形態は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０
の代わりに、図１０に示される横型のＧａＮ系ショットキーダイオード４０Ｂを用いたものである。 このＧａＮ
系ショットキーダイオード４０Ｂでは、図５のＧａＮ系ショットキーダイオード４０におけるＡｌ _0.2 Ｇａ _0.8 Ｎ
層４６の代わりに、厚さ５０ｎｍのアンドープのＧａＮ
層５４が設けられている。 即ち、ｎ型ＧａＮ層４４の凸部の側面とＰｔ電極４９との間に、ＧａＮ層５４が介在している。 従って、複合アノード電極５０とカソード電極５２との間に逆方向バイアスを印加する際には、ｎ型ＧａＮ層４４の凸部の側面に形成される空乏層の広がり方が、ＧａＮ層５４の存在によってより大きくなる。 【００５７】なお、図１０のＧａＮ系ショットキーダイオード４０Ｂの製造方法は、Ａｌ _{0. 2} Ｇａ _0.8 Ｎ層４６を形成する代わりにＧａＮ層５４を形成する点を除けば、
第２の実施形態におけるＧａＮ系ショットキーダイオード４０の場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード４０Ｂが、第２の実施形態におけるＧａ
Ｎ系ショットキーダイオード４０と同様の基本構造を有し、同様の特性を実現できることに加え、更にｎ型Ｇａ
Ｎ層４４の凸部の側面とＰｔ電極４９との間にアンドープのＧａＮ層５４を有するため、Ｐｔ電極４９とのショットキー接触による空乏層の広がり方が更に大きくなり、良好な耐圧特性を更に向上できる。 従って、このＧ
ａＮ系ショットキーダイオード４０Ｂを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第２の実施形態の場合と同様又はそれ以上の効果を奏することができる。 【００５８】（第５の実施形態）本実施形態は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０
の代わりに、図１１に示される横型のＧａＮ系ショットキーダイオード４０Ｃを用いたものである。 このＧａＮ
系ショットキーダイオード４０Ｃでは、第３の実施形態におけるＧａＮ系ショットキーダイオード４０Ａと同様に、ｎ型ＧａＮ層４４の表面の２箇所に凸部が形成されている。 また、第４の実施形態におけるＧａＮ系ショットキーダイオード４０Ｂと同様に、ｎ型ＧａＮ層４４の凸部の側面とＰｔ電極４９との間にＧａＮ層５４が形成されている。 即ち、ＧａＮ系ショットキーダイオード４
０Ｃは、図９及び図１０のＧａＮ系ショットキーダイオード４０Ａ、４０Ｂを組み合わせた構成となっている。 【００５９】なお、図１１のＧａＮ系ショットキーダイオード４０Ｃの製造方法は、第３及び第４の実施形態におけるＧａＮ系ショットキーダイオード４０Ａ、４０Ｂ
の場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード４０Ｃが、第３及び第４の実施形態におけるＧａＮ系ショットキーダイオード４０Ａ、４０Ｂを組み合わせた構成となっているため、これらＧａＮ系ショットキーダイオード４０Ａ、４０Ｂと同様の基本構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーダイオード４０Ｃを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第３又は第４の実施形態の場合と同様又はそれ以上の効果を奏することができる。 【００６０】（第６の実施形態）本実施形態は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０
の代わりに、図１２に示される横型のＧａＮ系ショットキーダイオード４０Ｄを用いたものである。 このＧａＮ
系ショットキーダイオード４０Ｄでは、図５のＧａＮ系ショットキーダイオード４０におけるＡｌ _0.2 Ｇａ _0.8 Ｎ
層４６が形成されておらず、ｎ型ＧａＮ層４４の凸部の側面にＰｔ電極４９が直接にショットキー接触している。 なお、図１２のＧａＮ系ショットキーダイオード４
０Ｄの製造方法は、Ａｌ _{0. 2} Ｇａ _0.8 Ｎ層４６を形成する工程を省略すれば、第２の実施形態におけるＧａＮ系ショットキーダイオード４０の場合と基本的に同様であるため、その説明は省略する。 【００６１】以上のように実施形態では、ＧａＮ系ショットキーダイオード４０Ｄが、第２の実施形態におけるＧａＮ系ショットキーダイオード４０と同様の基本構造を有し、同様の特性を実現できることに加え、更にＡｌ
_0.2 Ｇａ _0.8 Ｎ層がない分だけ構造及びその製造プロセスを簡略化することができる。 従って、このＧａＮ系ショットキーダイオード４０Ｄを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第２の実施形態の場合と同様又はそれ以上の効果を奏することができる。 【００６２】（第７の実施形態）本実施形態は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０
の代わりに、図１３に示される横型のＧａＮ系ショットキーダイオード４０Ｅを用いたものである。 このＧａＮ
系ショットキーダイオード４０Ｅでは、第３の実施形態におけるＧａＮ系ショットキーダイオード４０Ａと同様に、ｎ型ＧａＮ層４４の表面の２箇所に凸部が形成されている。 また、第６の実施形態におけるＧａＮ系ショットキーダイオード４０Ｄと同様に、ｎ型ＧａＮ層４４の凸部の側面にＰｔ電極４９が直接にショットキー接触している。 即ち、ＧａＮ系ショットキーダイオード４０Ｅ
は、図９及び図１３のＧａＮ系ショットキーダイオード４０Ａ、４０Ｅを組み合わせた構成となっている。 【００６３】なお、図１３のＧａＮ系ショットキーダイオード４０Ｅの製造方法は、図９及び図１３のＧａＮ系ショットキーダイオード４０Ａ、４０Ｅの場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード４０Ｅ
が、第３及び第６の実施形態におけるＧａＮ系ショットキーダイオード４０Ａ、４０Ｅを組み合わせた構成となっているため、これらＧａＮ系ショットキーダイオード４０Ａ、４０Ｂと同様の基本構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーダイオード４０Ｅを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１
０（スイッチング素子）の保護素子として用いることにより、第３又は第６の実施形態の場合と同様又はそれ以上の効果を奏することができる。 【００６４】（第８の実施形態）本実施形態は、第２の実施形態におけるＧａＮ系ショットキーダイオード４０
の代わりに、図１４に示される縦型のＧａＮ系ショットキーダイオード６０を用いたものである。 このＧａＮ系ショットキーダイオード６０では、例えば導電性のｎ型ＳｉＣ基板６１上に、表面の一部が凸部形状に突出しているｎ型ＧａＮ層６２が形成されている。 ｎ型ＧａＮ層６２の不純物濃度は、２×１０ ¹⁷ ｃｍ ^-3程度の低濃度であり、その平坦部の厚さは５００ｎｍ、凸部の幅及び高さはそれぞれ２０００ｎｍ及び２０００ｎｍである。 なお、ｎ型ＧａＮ層６２の不純物濃度は、２×１０ ¹⁷ ｃｍ
^-3程度に限定する必要はなく、２×１０ ¹⁷ ｃｍ ^-3以下であればよい。 【００６５】また、ｎ型ＧａＮ層６２の平坦部の表面及び凸部の両側面は、ｎ型ＧａＮ層６２よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡ
ｌ _{0. 2} Ｇａ _0.8 Ｎ層６３によって被覆されている。 ここで、ｎ型ＧａＮ層６２とＡｌ _{0. 2} Ｇａ _0.8 Ｎ層６３との接触部はヘテロ接合をなすため、そのヘテロ接合面近傍には、図中に破線で模式的に表した２次元電子ガスが発生する。 【００６６】また、ｎ型ＧａＮ層６２の凸部の上面にショットキー接触して、第１のアノード電極としてＴｉ電極６４が形成されている。 なお、第１のアノード電極をなす材質は、Ｔｉに限定されない。 例えばＷやＡｇ等、
１ｎ型ＧａＮ層８に対して０．８ｅＶより低いショットキーバリアを生じるものであればよい。 また、Ｔｉ電極６４上及びＡｌ _0.2 Ｇａ _0.8 Ｎ層６３上には、第２のアノード電極としてのＰｔ電極６５が形成されている。 このＰｔ電極６５は、Ｔｉ電極６４に電気的に接続すると共に、ｎ型ＧａＮ層６２の凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ
層６３を介してショットキー接触している。 なお、第２
のアノード電極をなす材質は、Ｐｔに限定されない。 例えばＮｉやＰｄやＡｕ等、ｎ型ＧａＮ層６２に対して０．８ｅＶより高いショットキーバリアを生じるものであればよい。 【００６７】そして、ｎ型ＧａＮ層６２の凸部の上面にショットキー接触しているＴｉ電極６４と、ｎ型ＧａＮ
層６２の凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ層６３を介してショットキー接触しているＰｔ電極６５とが互いに電気的に接続されて、複合アノード電極６６を構成している。 また、Ｐｔ電極６５、Ａｌ _0.2 Ｇａ _0.8 Ｎ層６３及びｎ型ＧａＮ層６２の各側面、並びにｎ型ＳｉＣ基板６１
の表面を被覆するＳｉＯ ₂膜６７が形成されている。 また、ｎ型ＳｉＣ基板６１の裏面にオーミック接触するＴ
ａ−Ｓｉ層からなるカソード電極６８が形成されている。 【００６８】このようにＧａＮ系ショットキーダイオード６０は、第２の実施形態に係る横型のＧａＮ系ショットキーダイオード４０の絶縁性又は半絶縁性のサファイア基板４１の代わりに、導電性のｎ型ＳｉＣ基板６１を用い、そのｎ型ＳｉＣ基板６１の裏面にカソード電極６
８を形成して、縦型構造としたものである。 そして、横型構造と縦型構造の違いはあれ、ｎ型ＧａＮ層６２の凸部の上面にＴｉ電極６４がショットキー接触し、その凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ層６３を介してＰｔ電極６
５がショットキー接触し、これらＴｉ電極６４とＰｔ電極６５とから複合アノード電極６６が構成されるという基本的な構造は、第２の実施形態におけるＧａＮ系ショットキーダイオード６０と同様である。 【００６９】次に、図１４のＧａＮ系ショットキーダイオード６０の電流−電圧特性について説明する。 複合アノード電極６６とカソード電極６８との間に順方向バイアスを印加したところ、第２の実施形態の場合と略同様に、０．１〜０．３Ｖのオン電圧で、順方向電流が急激に増大する良好な立ち上りが観測された。 また、複合アノード電極６６とカソード電極６８との間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。 このような良好な立ち上り特性と耐圧特性が得られた理由は、第２の実施形態におけるＧａＮ系ショットキーダイオード６０について述べた理由と同様であると考えられる。 【００７０】次に、図１４のＧａＮ系ショットキーダイオード６０の製造方法の一例について、図１５（ａ）〜
（ｃ）を用いて説明する。 先ず、導電性のｎ型ＳｉＣ基板６１上に、超真空成長装置を用いた例えばガスソースＭＢＥ法により、一連の結晶成長を行う。 即ち、原料ガスとして例えば分圧６．６５×１０ ^-5 ＰａのＧａと分圧６．６５×１０ ^-4 ＰａのＮＨ ₃と分圧２×１０ ^-7 ＰａのドーパントとしてのＳｉを用いて、２×１０ ¹⁷ ｃｍ ^-3程度の低不純物濃度のｎ型ＧａＮ層６２を厚さ２５００ｎ
ｍに成長させる（図１５（ａ）参照）。 【００７１】次いで、第２の実施形態における図６
（ｄ）〜（ｅ）及び図７（ａ）〜（ｄ）に示す諸工程と同様の工程を行う。 即ち、ｎ型ＧａＮ層６２を選択的にエッチング除去して、その表面の一部が突出した高さ２
０００ｎｍの凸部を形成し、アンドープのＡｌ _0.2 Ｇａ
_0.8 Ｎ層６３を厚さ３０ｎｍに選択成長させる。 続いて、ｎ型ＧａＮ層６２の凸部の上面にショットキー接触するＴｉ電極６４を形成し、ｎ型ＧａＮ層６２の凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ層６３を介してショットキー接触するＰｔ電極６５を形成し、これらのＴｉ電極６４とＰｔ電極６５とから複合アノード電極６６を構成する。
続いて、ＳｉＯ ₂膜６７を形成する（図１５（ｂ）参照）。 【００７２】次いで、ｎ型ＳｉＣ基板６１の裏面にオーミック接触するＴａ−Ｓｉ層からなるカソード電極６８
を形成する（図１５（ｃ）参照）。 このような一連の工程を経て、図１４に示すＧａＮ系ショットキーダイオード６０を作製する。 なお、上記の製造方法の代わりに、
第２の実施形態で図８（ａ）〜（ｄ）を用いて説明した他の製造方法を適用することも可能である。 【００７３】以上のように実施形態では、ＧａＮ系ショットキーダイオード６０が、横型構造と縦型構造の違いはあれ、第２の実施形態におけるＧａＮ系ショットキーダイオード４０と同様の基本的な構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーダイオード６０を、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ
１０（スイッチング素子）の保護素子として用いることにより、第２の実施形態の場合と同様の効果を奏することができる。 【００７４】（第９の実施形態）本実施形態は、第８の実施形態におけるＧａＮ系ショットキーダイオード６０
の代わりに、図１６に示される縦型のＧａＮ系ショットキーダイオード６０Ａを用いたものである。 このＧａＮ
系ショットキーダイオード６０Ａでは、図１４のＧａＮ
系ショットキーダイオード６０におけるｎ型ＧａＮ層６
２の凸部の数が１個から２個に増加している。 別の観点から言えば、第３の実施形態のＧａＮ系ショットキーダイオード４０Ａにおいて、サファイア基板４１の代わりにｎ型ＳｉＣ基板６１を用い、そのｎ型ＳｉＣ基板６１
の裏面にカソード電極６８を形成して、縦型構造としたものである。 【００７５】なお、図１６のＧａＮ系ショットキーダイオード６０Ａの製造方法は、第３の実施形態におけるＧ
ａＮ系ショットキーダイオード６０の場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード６０Ａが、
第３の実施形態における横型のＧａＮ系ショットキーダイオード４０Ａを縦型構造にしたものであるため、同様の基本構造を有し、同様の特性を実現できる。 従って、
このＧａＮ系ショットキーダイオード６０Ａを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第３の実施形態の場合と同様の効果を奏することができる。 【００７６】（第１０の実施形態）本実施形態は、第８
の実施形態におけるＧａＮ系ショットキーダイオード６
０の代わりに、図１７に示される縦型のＧａＮ系ショットキーダイオード６０Ｂを用いたものである。 このＧａ
Ｎ系ショットキーダイオード６０Ｂでは、図１４のＧａ
Ｎ系ショットキーダイオード６０におけるＡｌ _0.2 Ｇａ
_0.8 Ｎ層６３の代わりに、厚さ５０ｎｍのアンドープのＧａＮ層６９が用いられている。 別の観点から言えば、
第４の実施形態のＧａＮ系ショットキーダイオード４０
Ｂにおいて、サファイア基板４１の代わりにｎ型ＳｉＣ
基板６１を用い、そのｎ型ＳｉＣ基板６１の裏面にカソード電極６８を形成して、縦型構造としたものである。 【００７７】なお、図１７のＧａＮ系ショットキーダイオード６０Ｂの製造方法は、Ａｌ _{0. 2} Ｇａ _0.8 Ｎ層６３を形成する代わりにＧａＮ層６９を形成する点を除けば、
第８の実施形態におけるＧａＮ系ショットキーダイオード６０の場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード６０Ｂが、第４の実施形態における横型のＧａＮ系ショットキーダイオード４０Ｂを縦型構造にしたものであるため、同様の基本構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーダイオード６０Ｂを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥ
Ｔ１０（スイッチング素子）の保護素子として用いることにより、第４の実施形態の場合と同様の効果を奏することができる。 【００７８】（第１１の実施形態）本実施形態は、第１
０の実施形態におけるＧａＮ系ショットキーダイオード６０Ｂの代わりに、図１８に示される縦型のＧａＮ系ショットキーダイオード６０Ｃを用いたものである。 このＧａＮ系ショットキーダイオード６０Ｃでは、図１７のＧａＮ系ショットキーダイオード６０Ｂにおけるｎ型Ｇ
ａＮ層６２の凸部の数が１個から２個に増加している。
別の観点から言えば、第５の実施形態のＧａＮ系ショットキーダイオード４０Ｃにおいて、サファイア基板４１
の代わりにｎ型ＳｉＣ基板６１を用い、そのｎ型ＳｉＣ
基板６１の裏面にカソード電極６８を形成して、縦型構造としたものである。 【００７９】なお、図１８のＧａＮ系ショットキーダイオード６０Ｃの製造方法は、第１０の実施形態におけるＧａＮ系ショットキーダイオード６０Ｂの場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード６０Ｃ
が、第５の実施形態における横型のＧａＮ系ショットキーダイオード４０Ｃを縦型構造にしたものであるため、
同様の基本構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーダイオード６０Ｃを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第５の実施形態の場合と同様の効果を奏することができる。 【００８０】（第１２の実施形態）本実施形態は、第８
の実施形態におけるＧａＮ系ショットキーダイオード６
０の代わりに、図１９に示される縦型のＧａＮ系ショットキーダイオード６０Ｄを用いたものである。 このＧａ
Ｎ系ショットキーダイオード６０Ｄでは、図１４のＧａ
Ｎ系ショットキーダイオード６０におけるＡｌ _0.2 Ｇａ
_0.8 Ｎ層６３が形成されておらず、ｎ型ＧａＮ層６２の凸部の側面にＰｔ電極６５が直接にショットキー接触しているものである。 別の観点から言えば、第６の実施形態のＧａＮ系ショットキーダイオード４０Ｄにおいて、
サファイア基板４１の代わりにｎ型ＳｉＣ基板６１を用い、そのｎ型ＳｉＣ基板６１の裏面にカソード電極６８
を形成して、縦型構造としたものである。 【００８１】なお、図１９のＧａＮ系ショットキーダイオード６０Ｄの製造方法は、Ａｌ _{0. 2} Ｇａ _0.8 Ｎ層６３を形成する工程を省略すれば、第８の実施形態におけるＧ
ａＮ系ショットキーダイオード６０の場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード６０Ｄが、
第６の実施形態における横型のＧａＮ系ショットキーダイオード４０Ｄを縦型構造にしたものであるため、同様の基本構造を有し、同様の特性を実現できる。 従って、
このＧａＮ系ショットキーダイオード６０Ｄを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第６の実施形態の場合と同様の効果を奏することができる。 【００８２】（第１３の実施形態）本実施形態は、第１
２の実施形態におけるＧａＮ系ショットキーダイオード６０Ｄの代わりに、図２０に示される縦型のＧａＮ系ショットキーダイオード６０Ｅを用いたものである。 このＧａＮ系ショットキーダイオード６０Ｅでは、図１９のＧａＮ系ショットキーダイオード６０Ｄにおけるｎ型Ｇ
ａＮ層６２の凸部の数が１個から２個に増加している。
別の観点から言えば、第７の実施形態の図１３のＧａＮ
系ショットキーダイオード４０Ｅにおいて、サファイア基板４１の代わりにｎ型ＳｉＣ基板６１を用い、そのｎ
型ＳｉＣ基板６１の裏面にカソード電極６８を形成して、縦型構造としたものである。 【００８３】なお、図２０のＧａＮ系ショットキーダイオード６０Ｅの製造方法は、第１２の実施形態におけるＧａＮ系ショットキーダイオード６０Ｄの場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーダイオード６０Ｅ
が、第７の実施形態における横型のＧａＮ系ショットキーダイオード４０Ｅを縦型構造にしたものであるため、
同様の基本構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーダイオード６０Ｅを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）の保護素子として用いることにより、第７の実施形態の場合と同様の効果を奏することができる。 【００８４】（第１４の実施形態）本実施形態は、第２
の実施形態におけるＧａＮ系ショットキーダイオード４
０の代わりに、図２１に示される縦型のＧａＮ系ショットキーゲートＦＥＴ７０を用いたものである。 このＧａ
Ｎ系ショットキーゲートＦＥＴ７０では、例えば導電性のｎ型ＳｉＣ基板７１上に、表面の一部が凸部形状に突出しているｎ型ＧａＮ層７２が形成されている。 ｎ型Ｇ
ａＮ層７２の不純物濃度は、２×１０ ¹⁷ ｃｍ ^-3程度の低濃度であり、その平坦部の厚さは５００ｎｍ、凸部の幅及び高さはそれぞれ２０００ｎｍ及び２０００ｎｍである。 なお、ｎ型ＧａＮ層７２の不純物濃度は２×１０ ¹⁷
ｃｍ ^-3程度に限定する必要はなく、２×１０ ¹⁷ ｃｍ ^-3以下であればよい。 また、ｎ型ＧａＮ層７２の凸部の上面上には、厚さ５０ｎｍ、５×１０ ¹⁹ ｃｍ ^-3程度の高不純物濃度のｎ ⁺型ＧａＮ層７３が積層されている。 【００８５】また、ｎ型ＧａＮ層７２の平坦部の表面及び凸部の両側面並びｎ ⁺型ＧａＮ層７３の側面は、ｎ型ＧａＮ層７２よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ _0.2 Ｇａ _0.8 Ｎ層７５によって被覆されている。 ここで、ｎ型ＧａＮ層７２とＡ
ｌ _0.2 Ｇａ _0.8 Ｎ層７５との接触部はヘテロ接合をなすため、そのヘテロ接合面近傍には、図中に破線で模式的に表した２次元電子ガスが発生する。 【００８６】なお、後に説明するように、ｎ型ＧａＮ層７２の凸部は、ＧａＮ系ショットキーゲートＦＥＴ７０
のドレイン電流Ｉ _Dが縦方向に流れるチャネル領域である。 従って、このチャネル領域をドレイン電流Ｉ _Dが流れる際に、この２次元電子ガスがキャリアとしてに寄与する。 即ち、一種の縦型のＨＥＭＴ（High ElectronMob
ility Transistor ；高電子移動度トランジスタ）構造となっている。 【００８７】また、ｎ ⁺型ＧａＮ層７３上に、Ｔａ−Ｓ
ｉ層からなるソース電極７６が形成されている。 即ち、
ソース電極７６が、ｎ ⁺型ＧａＮ層７３を介してｎ型Ｇ
ａＮ層７２の凸部の上面にオーミック接触している。 また、ｎ型ＧａＮ層７２の凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ
層７５を介してショットキー接触しているＰｔ層からなるショットキーゲート電極７７が形成されている。 なお、ショットキーゲート電極７７をなす材質は、Ｐｔに限定されない。 例えばＴｉ、Ｎｉ、Ｗ、Ａｇ、Ｐｄ、Ａ
ｕ等、ｎ型ＧａＮ層７２に対してショットキーバリアを生じるものであればよいが、より高いショットキーバリアを生じる金属が好適である。 また、ｎ型ＳｉＣ基板７
１の裏面にオーミック接触するＴａ−Ｓｉ層からなるドレイン電極７８が形成されている。 【００８８】次に、図２１のＧａＮ系ショットキーゲートＦＥＴ７０の電流−電圧特性について説明する。 ｎ型ＧａＮ層７２の凸部の側面には、Ａｌ _0.2 Ｇａ _0.8 Ｎ層７
５を介してショットキーゲート電極７７が形成されているため、このショットキーゲート電極７７に印加するゲート電圧Ｖ _Gが、Ｖ _G ＝０の場合であっても、ｎ型Ｇａ
Ｎ層７２の凸部の両側面には空乏層が形成されている。
この状態で、ソース電極７６とドレイン電極７８との間に、所定のドレイン電圧Ｖ _Dを印加すると、ドレイン電流Ｉ _Dはｎ型ＧａＮ層７２の凸部の両側面の空乏層に挟まれた領域をチャネルとして縦方向に流れる。 ドレイン電圧Ｖ _Dを増大すると、チャネルの幅が増大して、ドレイン電流Ｉ _Dも増大する。 【００８９】また、ゲート電圧Ｖ _Gの大きさを増減すると、ｎ型ＧａＮ層７２の凸部の両側面の空乏層の広がりが大きくなったり小さくなったりして、２方向から広がる空乏層に挟まれたチャネルの幅が変化する。 このため、ゲート電圧Ｖ _Gによってチャネルの幅が制御され、
そこを流れるドレイン電流Ｉ _Dが制御される。 このとき、ｎ型ＧａＮ層７２とＡｌ _0.2 Ｇａ _0.8 Ｎ層７５とのヘテロ接合面近傍に発生する２次元電子ガスが、キャリアとしてドレイン電流Ｉ _Dに寄与するため、小さなドレイン電圧Ｖ _Dでドレイン電流Ｉ _Dが急速に立ち上る良好な立ち上り特性が得られる。 【００９０】また、ショットキーゲート電極７７とｎ型ＧａＮ層７２の凸部の側面との間には、ｎ型ＧａＮ層７
２よりもバンドギャップエネルギーが大きなアンドープのＡｌ _0.2 Ｇａ _0.8 Ｎ層７５が介在しているため、小さなゲート電圧Ｖ _Gでも空乏層は大きく広がる。 その結果、
ゲート電圧Ｖ _Gによるドレイン電流Ｉ _Dの制御性が向上する。 【００９１】次に、図２１のＧａＮ系ショットキーゲートＦＥＴ７０の製造方法の一例について、図２２（ａ）
〜（ｄ）及び図２３（ａ）〜（ｃ）を用いて説明する。
先ず、導電性のｎ型ＳｉＣ基板７１上に、超真空成長装置を用いた例えばガスソースＭＢＥ法により、一連の結晶成長を行う。 即ち、原料ガスとして例えば分圧１．３
３×１０ ^-5 ＰａのＧａと分圧６．６５×１０ ^-4 ＰａのＮ
Ｈ ₃と分圧２×１０ ^-7 ＰａのドーパントとしてのＳｉを用いて、２×１０ ¹⁷ ｃｍ ^-3程度の低不純物濃度のｎ型Ｇ
ａＮ層７２を厚さ２５００ｎｍに成長させる。 連続して、例えば分圧１．３３×１０ ^-5 ＰａのＧａと分圧６．
６５×１０ ^-4 ＰａのＮＨ ₃と分圧１．３３×１０ ^-6 Ｐａ
のドーパントとしてのＳｉを用いて、５×１０ ¹⁹ ｃｍ ^-3
程度の高不純物濃度のｎ ⁺型ＧａＮ層７３を厚さ５０ｎ
ｍに成長させる（図２２（ａ）参照）。 【００９２】次いで、例えばプラズマＣＶＤ法により、
ｎ ⁺型ＧａＮ層７３上にＳｉＯ ₂膜を形成する。 続いて、例えばＢＨＦを用いたウエットエッチング法又はＣ
Ｆ ₄を用いたドライエッチング法により、ＳｉＯ ₂膜をパターニングして、例えば幅２μｍをもつＳｉＯ ₂パターン７４を形成する（図２２（ｂ）参照）。 次いで、例えばメタン系ガスを用いたＥＣＲプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ ₂パターン７４をマスクとしてｎ ⁺型ＧａＮ層７３及びｎ型ＧａＮ層７２を選択的にエッチング除去する。 こうして、ｎ型ＧａＮ層４４
の表面の一部が突出した高さ２０００ｎｍ、幅２０００
ｎｍの凸部を形成すると共に、その凸部の上面上にｎ ⁺
型ＧａＮ層７３を残存させる（図２２（ｃ）参照）。 【００９３】次いで、ＳｉＯ ₂パターン７４をマスクとし、例えば分圧６．６５×１０ ^-5 ＰａのＧａと分圧２．
６６×１０ ^-5 ＰａのＡｌと分圧６．６５×１０ ^-4 ＰａのＮＨ ₃を原料ガスとして、アンドープのＡｌ _0.2 Ｇａ _0.8
Ｎ層７５を厚さ３０ｎｍに選択成長させる。 こうして、
ｎ型ＧａＮ層７２の平坦部の表面及び凸部の側面並びにｎ ⁺型ＧａＮ層７３の側面をＡｌ _0.2 Ｇａ _0.8 Ｎ層７５によって被覆する（図２２（ｄ）参照）。 【００９４】次いで、ＳｉＯ ₂パターン７４を除去する。 続いて、リフトオフ法により、ｎ ⁺型ＧａＮ層７３
の上面上にＴａ−Ｓｉ層を選択的に形成する。 こうして、ｎ型ＧａＮ層４４の凸部の上面にｎ ⁺型ＧａＮ層７
３を介してオーミック接触するＴａ−Ｓｉ層からなるソース電極７６を形成する（図２３（ａ）参照）。 次いで、図２３（ａ）に示す工程と同様にして、リフトオフ法により、Ａｌ _{0. 2} Ｇａ _0.8 Ｎ層７５上に、Ｐｔ層を選択的に形成する。 こうして、ｎ型ＧａＮ層７２の凸部の側面にＡｌ _0.2 Ｇａ _0.8 Ｎ層７５を介してショットキー接触するＰｔ層からなるショットキーゲート電極７７を形成する（図２３（ｂ）参照）。 【００９５】次いで、ｎ型ＳｉＣ基板７１の裏面にオーミック接触するＴａ−Ｓｉ層からなるドレイン電極７８
を形成する（図２３（ｃ）参照）。 このような一連の工程を経て、図２１に示すＧａＮ系ショットキーゲートＦ
ＥＴ７０を作製する。 以上のように実施形態では、Ｇａ
Ｎ系ショットキーゲートＦＥＴ７０が、チャネル領域をなすｎ型ＧａＮ層７２の凸部の上面にソース電極７６がオーミック接触し、その凸部の側面にショットキーゲート電極７７がショットキー接触し、ｎ型ＳｉＣ基板７１
の裏面にドレイン電極７８がオーミック接触している基本構造を有しており、ｎ型ＧａＮ層７２の凸部の側面とショットキーゲート電極７７との間にバンドギャップエネルギーの大きなアンドープのＡｌ _0.2 Ｇａ _0.8 Ｎ層７５
を有しているため、ｎ型ＧａＮ層７２とＡｌ _0.2 Ｇａ _0.8
Ｎ層７５とのヘテロ接合面近傍に発生する２次元電子ガスがドレイン電流Ｉ _Dに寄与し、ドレイン電流Ｉ _Dの良好な立ち上り特性が得られる。 また、ショットキーゲート電極７７とのショットキー接触による空乏層の広がり方が更に大きくなり、ゲート電圧Ｖ _Gによるドレイン電流Ｉ _Dの制御性を向上させることができる。 【００９６】従って、このＧａＮ系ショットキーゲートＦＥＴ７０を、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１
０（スイッチング素子）の保護素子として用いることにより、損失を低下させ、高いインバータ効率又はコンバータ効率を達成することが可能になり、電力変換装置の高効率化を実現できる。 【００９７】（第１５の実施形態）本実施形態は、第１
４の実施形態におけるＧａＮ系ショットキーゲートＦＥ
Ｔ７０の代わりに、図２４に示される縦型のＧａＮ系ショットキーゲートＦＥＴ７０Ａを用いたものである。 【００９８】このＧａＮ系ショットキーゲートＦＥＴ７
０Ａでは、図２１のＧａＮ系ショットキーゲートＦＥＴ
７０におけるＡｌ _0.2 Ｇａ _0.8 Ｎ層７５の代わりに、厚さ５０ｎｍのアンドープのＧａＮ層７９が設けられている。 即ち、ｎ型ＧａＮ層７２の凸部の側面とショットキーゲート電極７７との間に、ＧａＮ層７９が介在している。 【００９９】なお、図２４のＧａＮ系ショットキーゲートＦＥＴ７０Ａの製造方法は、Ａｌ _0.2 Ｇａ _0.8 Ｎ層７５
を形成する代わりにＧａＮ層７９を形成する点を除けば、第１４の実施形態におけるＧａＮ系ショットキーゲートＦＥＴ７０の場合と基本的に同様であるため、その説明は省略する。 以上のように実施形態では、ＧａＮ系ショットキーゲートＦＥＴ７０Ａが、第１４の実施形態におけるＧａＮ系ショットキーゲートＦＥＴ７０と同様の基本構造を有し、同様の特性を実現できることに加え、更にｎ型ＧａＮ層７２の凸部の側面とショットキーゲート電極７７との間にアンドープのＧａＮ層７９を有するため、ショットキーゲート電極７７とのショットキー接触による空乏層の広がり方が更に大きくなり、ゲート電圧Ｖ _Gによるドレイン電流Ｉ _Dの制御性を向上させることができる。 従って、このＧａＮ系ショットキーゲートＦＥＴ７０Ａを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦ
ＥＴ１０（スイッチング素子）の保護素子として用いることにより、第１４の実施形態の場合と同様又はそれ以上の効果を奏することができる。 【０１００】（第１６の実施形態）本実施形態は、第１
４の実施形態におけるＧａＮ系ショットキーゲートＦＥ
Ｔ７０の代わりに、図２５に示される縦型のＧａＮ系ショットキーゲートＦＥＴ７０Ｂを用いたものである。 このＧａＮ系ショットキーゲートＦＥＴ７０Ｂでは、図２
１のＧａＮ系ショットキーゲートＦＥＴ７０におけるＡ
ｌ _0.2 Ｇａ _0.8 Ｎ層７５が形成されておらず、ｎ型ＧａＮ
層７２の凸部の側面にショットキーゲート電極７７が直接にショットキー接触している。 なお、図２５のＧａＮ
系ショットキーゲートＦＥＴ７０Ｂの製造方法は、Ａｌ
_0.2 Ｇａ _0.8 Ｎ層７５を形成する工程を省略すれば、第１
４の実施形態におけるＧａＮ系ショットキーゲートＦＥ
Ｔ７０の場合と基本的に同様であるため、その説明は省略する。 【０１０１】以上のように実施形態では、ＧａＮ系ショットキーゲートＦＥＴ７０Ｂが、第１４の実施形態におけるＧａＮ系ショットキーゲートＦＥＴ７０と同様の基本構造を有し、同様の特性を実現できる。 従って、このＧａＮ系ショットキーゲートＦＥＴ７０Ｂを、電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路におけるパワーＦＥＴ１０（スイッチング素子）
の保護素子として用いることにより、第１４の実施形態の場合と同様の効果を奏することができる。 【０１０２】なお、第２〜第１６の実施形態では、ｎ型ＧａＮ層４４、６２、７２の凸部の幅は２０００ｎｍとなっているが、この例示した値に限定されるものではない。 この凸部の幅は、例えば５ｎｍ〜１０μｍの範囲内にあればよく、好ましくは１０ｎｍ〜５μｍの範囲内に、更に好ましくは５０ｎｍ〜３μｍの範囲内にあればよい。 【０１０３】また、第２〜第１６の実施形態では、Ｇａ
Ｎ系のIII-Ｖ族窒化物半導体層を結晶成長する際にガスソースＭＢＥ法を用いているが、その製法はガスソースＭＢＥ法に限定されるものではなく、例えばＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition ；有機金属化学気相成長）法やハイドライド気相成長法等を代わりに用いてもよい。 【０１０４】また、第８〜第１６の実施形態では、導電性のｎ型ＳｉＣ基板６１、７１を用いているが、例えばＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ、ＧａＡｓ、ＧａＰ等からなる導電性の半導体基板を代わりに用いてもよい。 また、第１〜第３、第８、第９及び第１４の実施形態では、２次元電子ガスを発生させるヘテロ接合構造として、ＧａＮ２３層とＡｌＧａＮ層２４、ｎ型ＧａＮ層４
４とＡｌＧａＮ層４６、ｎ型ＧａＮ層６２とＡｌＧａＮ
層６３、ｎ型ＧａＮ層７２とＡｌＧａＮ層７５の組み合わせによるＧａＮ／ＡｌＧａＮ接合を用いているが、例えばＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＩｎＧａＮＰ、
ＡｌＧａＮ、ＡｌＧａＮ等のIII-Ｖ族窒化物半導体層を組み合わせたヘテロ接合を代わりに用いてもよい。 また、ヘテロ接合を用いずに、上記のＡｌＧａＮ層の代わりに、Ｓｉをドープしたｎ型ＧａＮ層を用いてもよい。 【０１０５】（第１７の実施形態）本実施形態は、図２
６（ａ）に示されるように、第１の実施形態におけるスイッチング素子であるパワーＦＥＴ１０として、ＧａＮ
系ＭＥＳＦＥＴ１０Ａを用い、このＧａＮ系ＭＥＳＦＥ
Ｔ１０Ａに、保護素子としてのＧａＮ系ショットキーダイオード２０Ａが内蔵されているものである。 具体的には、ＧａＮ系ＭＥＳＦＥＴ１０Ａのソース・ドレイン間に、横型のＧａＮ系ショットキーダイオード２０Ａが接続されている。 【０１０６】また、図２６（ｂ）に示されるように、これらのＧａＮ系ＭＥＳＦＥＴ１０Ａ及びＧａＮ系ショットキーダイオード２０Ａは、同一基板上に集積されている。 即ち、例えばサファイア基板２１上に、ＧａＮバッファ層２２、アンドープのＧａＮ層２３及びアンドープのＡｌＧａＮ層２４が順に積層して形成されている。 また、ＧａＮ層２３とＡｌＧａＮ層２４とのヘテロ接合部に接続して、２つのｎ型ＧａＮ層２６がＧａＮ層２３上に形成されている。 【０１０７】更に、２つのｎ型ＧａＮ層２６上にそれぞれオーミック接触して、ソース電極とカソード電極とを兼用する電極（以下、単に「ソース・カソード兼用電極」という）２７ａ及びドレイン電極２７ｂが形成されている。 また、２つのｎ型ＧａＮ層２６に挟まれたＡｌ
ＧａＮ層２４上にショットキー接触して、ゲート電極２
８ａが形成されている。 また、ソース・カソード兼用電極２７ａを間に挟んでゲート電極２８ａの反対側のＡｌ
ＧａＮ層２４上にショットキー接触して、アノード電極２８ｂが形成されている。 【０１０８】即ち、本実施形態は、スイッチング素子（パワーＦＥＴ１０）としてのＧａＮ系ＭＥＳＦＥＴ１
０Ａ及びその保護素子としてのＧａＮ系ショットキーダイオード２０を同一基板上に集積したものである。 次に、図２６（ｂ）のＧａＮ系ＭＥＳＦＥＴ１０Ａ及びＧ
ａＮ系ショットキーダイオード２０Ａの製造方法の一例について、図２７（ａ）〜（ｄ）を用いて説明する。 【０１０９】先ず、半絶縁性のサファイア基板２１上に、厚さ５ｎｍのＧａＮバッファ層２２、厚さ３０００
ｎｍのアンドープのＧａＮ層２３、厚さ３０ｎｍのアンドープのＡｌＧａＮ層２４を順に成長させる。 こうして、ＧａＮ層２３とＡｌＧａＮ層２４とのヘテロ接合構造を形成する（図２７（ａ）参照）。 次いで、ＡｌＧａ
Ｎ層２４上に形成したＳｉＯ ₂膜を選択的にエッチング除去し、２箇所に開口部を有するＳｉＯ ₂パターン２５
を形成した後、このＳｉＯ ₂パターン２５をマスクとしてＡｌＧａＮ層２４及びＧａＮ層２３の一部を順に選択的にエッチング除去し、ＧａＮ層２３表面を露出させる（図２７（ｂ）参照）。 【０１１０】次いで、これら２箇所の露出させたＧａＮ
層２３上にそれぞれ、５×１０ ¹⁹ ｃｍ ^-3程度の高濃度にＳｉを添加したｎ型ＧａＮ層２６を選択的に成長させる（図２７（ｃ）参照）。 次いで、これら２つのｎ型Ｇａ
Ｎ層２６にそれぞれオーミック接触するＴａＳｉ／Ａｕ
積層構造のソース・カソード兼用電極２７ａ及びドレイン電極２７ｂを形成する。 また、これら２つのｎ型Ｇａ
Ｎ層２６に挟まれたＡｌＧａＮ層２４上にショットキー接触するＴｉ／ＷＳｉ／Ａｕ積層構造のゲート電極２８
ａを形成すると共に、ソース・カソード兼用電極２７ａ
を間に挟んでゲート電極２８ａの反対側のＡｌＧａＮ層２４上にショットキー接触するＴｉ／ＷＳｉ／Ａｕ積層構造のアノード電極２８ｂを形成する（図２７（ｃ）参照）。 【０１１１】このような一連の工程を経て、図２６
（ｂ）に示すＧａＮ系ＭＥＳＦＥＴ１０Ａ及びＧａＮ系ショットキーダイオード２０Ａが同一基板上に集積されているＧａＮ系半導体装置を作製する。 以上のように本実施形態では、ＧａＮ系ＭＥＳＦＥＴ１０Ａ及びＧａＮ
系ショットキーダイオード２０Ａが、共通の材料を用いた共通の工程によって同時的に形成される。 即ち、Ｇａ
Ｎ系ＭＥＳＦＥＴ１０Ａを作製する工程で、選択的エッチングや選択的結晶成長のためのマスクパターンに修正を加えるだけで、何ら工程を煩雑化したり増加したりする必要はない。 従って、スイッチング素子とＧａＮ系ショットキーダイオードをそれぞれ各別の電子部品として作製し、接続する場合に較べて、製造コストの低減を実現するのみならず、集積化による部品の小型化を達成し、延いては電力変換装置の小型化を実現することができる。 【０１１２】また、ＧａＮ系ショットキーダイオード２
０Ａが、同一基板上に形成されているＧａＮ系ＭＥＳＦ
ＥＴ１０Ａの保護素子として機能する。 そして、このＧ
ａＮ系半導体装置を電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路のスイッチング素子に用いる場合、その構成は第１の実施形態の図３又は図４（ａ）〜（ｄ）に例示される場合と同様であり、その作用効果も上記第１の実施形態において述べたものと同様である。 【０１１３】但し、この電力変換装置の場合、前述した高いインバータ効率又はコンバータ効率の達成に伴い、
ＧａＮ系ショットキーダイオード２０Ａを内蔵したＧａ
Ｎ系ＭＥＳＦＥＴ１０Ａは、同一性能の従来のｐｎ接合構造のツェナーダイオードを内蔵したＳｉ系ＭＯＳＦＥ
Ｔと比較して、そのチップ面積を縮小することが可能になる。 また、インバータ回路又はコンバータ回路からなる電力変換回路に使用する個数も大幅に低減することが可能になる。 従って、電力変換装置用の大幅な小型化を実現することができる。 【０１１４】因みに、電力変換装置用のスイッチング素子として、図２６（ａ）、（ｂ）に示されるようなＧａ
Ｎ系ショットキーダイオード２０Ａを内蔵したＧａＮ系ＭＥＳＦＥＴ１０Ａを試作したところ、同一性能の従来のｐｎ接合構造のツェナーダイオードを内蔵したＳｉ系ＭＯＳＦＥＴの場合に較べて、チップ面積を例えば１ｃ
ｍ ²から１６ｍｍ ²に縮小することができた。 また、上記の試作したスイッチング素子を電力変換装置の電力変換回路としてのインバータ回路に組み込んだ場合には、必要とするチップ数を従来の場合の半分以下に低減することができた。 また、電力変換回路としてのコンバータ回路に組み込んだ場合には、必要とするチップ数を従来の場合の例えば３２個から８個に低減することができた。 【０１１５】なお、本実施形態では、スイッチング素子（パワーＦＥＴ１０）としてＧａＮ系ＭＥＳＦＥＴ１０
Ａと第１の実施形態における保護素子としてのＧａＮ系ショットキーダイオード２０とを同一基板上に集積した場合について説明したが、スイッチング素子とその保護素子との集積は、この組合せに限定されるものではない。 例えばＧａＮ系ＭＥＳＦＥＴ１０Ａと第２〜第７の実施形態における保護素子としてのＧａＮ系ショットキーダイオード４０、４０Ａ〜４０Ｅの何れかとを同一基板上に集積することも可能である。 【０１１６】（第１８の実施形態）本実施形態は、図２
８（ａ）に示されるように、第１の実施形態におけるパワーＦＥＴ１０の代わりに、ＩＧＢＴ８０を用いたものである。 具体的には、スイッチング素子としてのＩＧＢ
Ｔ８０のエミッタ・コレクタ間に、保護素子としてのＧ
ａＮ系ショットキーダイオード２０が接続されている。 【０１１７】ここで、図２８（ｂ）に示されるＧａＮ系ショットキーダイオード２０は、第１の実施形態の図１
（ｂ）に示されるものと同一であり、その構造及びその製造方法についての説明は省略する。 また、図２８
（ａ）に示したＩＧＢＴ８０及びＧａＮ系ショットキーダイオード２０を電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路に用いる場合には、第１の実施形態の図３又は図４（ａ）〜（ｄ）に例示される回路図において、パワーＦＥＴ１０をＩＧＢＴ８０によって置換すればよく、その基本的な回路構成は同一である。 このため、この場合の電力変換装置の電力変換回路であるインバータ回路又はコンバータ回路の図示は省略する。 【０１１８】以上のように本実施形態では、スイッチング素子であるＩＧＢＴ８０の保護素子として用いられるＧａＮ系ショットキーダイオード２０が、６００Ｖを超える耐圧を有していることから、ＩＧＢＴ８０は少なくとも５００Ｖ以上の高耐圧での例えば１００Ａ以上の大電流動作が容易に可能になる。 また、第１の実施形態の場合と同様、動作瞬時の突入電流又はサージ電圧が印加する場合であっても、ＧａＮ系ショットキーダイオード２０が保護素子として機能する前にＩＧＢＴ８０が発熱により破壊されることを防止することが可能になるため、安定動作が保証され、電力変換装置の信頼性を高めることができる。 【０１１９】なお、本実施形態では、スイッチング素子としてのＩＧＢＴ８０に第１の実施形態における保護素子としてのＧａＮ系ショットキーダイオード２０を組み合わせた場合について説明したが、例えばＩＧＢＴ８０
に第２〜第１６の実施形態における保護素子としてのＧ
ａＮ系ショットキーダイオード４０、４０Ａ〜４０Ｅ、
６０、６０Ａ〜６０Ｅ又はＧａＮ系ショットキーゲートＦＥＴ７０、７０Ａ、７０Ｂの何れかを組み合わせることも可能である。 【０１２０】 【発明の効果】以上詳細に説明したように、本発明によれば、電力変換装置の電力変換回路を構成するスイッチング素子の保護素子として、オン電圧が１Ｖ以下と低く、耐圧が３００Ｖ以上と高いＧａＮ系ショットキーダイオード又はＧａＮ系ＦＥＴが用いられることにより、
スイッチング素子の低オン電圧動作が容易に可能になる。 このため、電力変換回路として例えばインバータ回路又はコンバータ回路を用いる場合、損失を低下させて、高いインバータ効率又はコンバータ効率を達成することが可能になり、電力変換装置の高効率化を実現することができる。 また、動作瞬時の突入電流又はサージ電圧が印加する場合であっても、高耐圧のＧａＮ系ショットキーダイオードが保護素子として機能するため、スイッチング素子の安定動作が保証され、電力変換装置の信頼性を高めることができる。 更に、スイッチング素子の高耐圧での大電流動作が容易に可能になる。 【０１２１】また、電力変換装置の電力変換回路を構成するスイッチング素子としてのＧａＮ系ＦＥＴとその保護素子としてのＧａＮ系ショットキーダイオードとが同一の基板上に集積されていることにより、従来のｐｎ接合構造のツェナーダイオードを内蔵したＳｉ系ＭＯＳＦ
ＥＴと比較して、そのチップ面積を縮小することが可能になると共に、電力変換回路に使用する個数も大幅に低減することが可能になる。 このため、電力変換装置用の大幅な小型化を実現することができる。

【図面の簡単な説明】 【図１】（ａ）は本発明の第１の実施形態に係るスイッチング素子としてのパワーＦＥＴ及びその保護素子としてのＧａＮ系ショットキーダイオードを示す回路図であり、（ｂ）はそのＧａＮ系ショットキーダイオードを示す概略断面図である。 【図２】（ａ）〜（ｄ）はそれぞれ図１（ｂ）に示されるＧａＮ系ショットキーダイオードの製造方法を説明するための工程断面図である。 【図３】図１（ａ）、（ｂ）に示されるパワーＦＥＴ及びＧａＮ系ショットキーダイオードを用いたインバータ回路を有する電力変換装置を示す回路図である。 【図４】（ａ）〜（ｄ）はそれぞれ図１（ａ）、（ｂ）
に示されるパワーＦＥＴ及びＧａＮ系ショットキーダイオードを用いたコンバータ回路を有する電力変換装置を示す回路図である。 【図５】本発明の第２の実施形態に係る横型のＧａＮ系ショットキーダイオードを示す概略断面図である。 【図６】図５のＧａＮ系ショットキーダイオードの製造方法の一例を説明するための工程断面図（その１）である。 【図７】図５のＧａＮ系ショットキーダイオードの製造方法の一例を説明するための工程断面図（その２）である。 【図８】図５のＧａＮ系ショットキーダイオードの製造方法の他の例を説明するための工程断面図である。 【図９】本発明の第３の実施形態に係る横型のＧａＮ系ショットキーダイオードを示す概略断面図である。 【図１０】本発明の第４の実施形態に係る横型のＧａＮ
系ショットキーダイオードを示す概略断面図である。 【図１１】本発明の第５の実施形態に係る横型のＧａＮ
系ショットキーダイオードを示す概略断面図である。 【図１２】本発明の第６の実施形態に係る横型のＧａＮ
系ショットキーダイオードを示す概略断面図である。 【図１３】本発明の第７の実施形態に係る横型のＧａＮ
系ショットキーダイオードを示す概略断面図である。 【図１４】本発明の第８の実施形態に係る縦型のＧａＮ
系ショットキーダイオードを示す概略断面図である。 【図１５】図１４のＧａＮ系ショットキーダイオードの製造方法の一例を説明するための工程断面図である。 【図１６】本発明の第９の実施形態に係る縦型のＧａＮ
系ショットキーダイオードを示す概略断面図である。 【図１７】本発明の第１０の実施形態に係る縦型のＧａ
Ｎ系ショットキーダイオードを示す概略断面図である。 【図１８】本発明の第１１の実施形態に係る縦型のＧａ
Ｎ系ショットキーダイオードを示す概略断面図である。 【図１９】本発明の第１２の実施形態に係る縦型のＧａ
Ｎ系ショットキーダイオードを示す概略断面図である。 【図２０】本発明の第１３の実施形態に係る縦型のＧａ
Ｎ系ショットキーダイオードを示す概略断面図である。 【図２１】本発明の第１４の実施形態に係る縦型のＧａ
Ｎ系ショットキーゲートＦＥＴを示す概略断面図である。 【図２２】図２１のＧａＮ系ショットキーゲートＦＥＴ
の製造方法の一例を説明するための工程断面図（その１）である。 【図２３】図２１のＧａＮ系ショットキーゲートＦＥＴ
の製造方法の一例を説明するための工程断面図（その２）である。 【図２４】本発明の第１５の実施形態に係る縦型のＧａ
Ｎ系ショットキーゲートＦＥＴを示す概略断面図である。 【図２５】本発明の第１６の実施形態に係る縦型のＧａ
Ｎ系ショットキーゲートＦＥＴを示す概略断面図である。 【図２６】（ａ）は本発明の第１７の実施形態に係るスイッチング素子としてのＧａＮ系ＭＥＳＦＥＴ及びその保護素子としてのＧａＮ系ショットキーダイオードを示す回路図であり、（ｂ）はそのＧａＮ系ショットキーダイオードを内蔵しているＧａＮ系ＭＥＳＦＥＴを示す概略断面図である。 【図２７】（ａ）〜（ｄ）はそれぞれ図２６（ｂ）に示されるＧａＮ系ショットキーダイオードを内蔵しているＧａＮ系ＭＥＳＦＥＴの製造方法を説明するための工程断面図である。 【図２８】（ａ）は本発明の第１８の実施形態に係るスイッチング素子としてのＩＧＢＴ及びその保護素子としてのＧａＮ系ショットキーダイオードを示す回路図であり、（ｂ）はそのＧａＮ系ショットキーダイオードを示す概略断面図である。 【符号の説明】 １０ スイッチング素子としてのパワーＦＥＴ １０Ａ スイッチング素子としてのＧａＮ系ＭＥＳＦ
ＥＴ ２０、２０Ａ、４０、４０Ａ〜４０Ｅ、６０、６０Ａ〜
６０Ｅ 保護素子としてのＧａＮ系ショットキーダイオード２１、４１ 絶縁性又は半絶縁性のサファイア基板２２、４２ ＧａＮバッファ層２３、５４、６９、７９ アンドープのＧａＮ層２４ アンドープのＡｌＧａＮ層２６、４４、７２ ｎ型ＧａＮ層２７、５２ カソード電極２７ａ ソース・カソード兼用電極２７ｂ、７８ ドレイン電極２８、２８ｂ アノード電極２８ａ ゲート電極３０ 電力変換装置３１ 交流電源３２ 整流回路３４ ＤＣ−ＡＣインバータ回路３４ａ、３４ｂ、…、３４ｄ ＤＣ−ＤＣコンバータ回路４３、７３ ｎ ⁺型ＧａＮ層４６、６３、７５ アンドープのＡｌ _0.2 Ｇａ _0.8 Ｎ
層４８ 第１のアノード電極としてのＴｉ電極４９ 第２のアノード電極としてのＰｔ電極５０ 複合アノード電極６１ 導電性のｎ型ＳｉＣ基板６２ ｎ型ＧａＮ層６４ 第１のアノード電極としてのＴｉ電極６５ 第２のアノード電極としてのＰｔ電極６６ 複合アノード電極６８ カソード電極７０、７０Ａ、７０Ｂ 保護素子としてのＧａＮ系ショットキーゲートＦＥＴ ７１ 導電性のｎ型ＳｉＣ基板７６ ソース電極７７ ショットキーゲート電極８０ スイッチング素子としてのＩＧＢＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. ⁷識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/44 Ｓ 27/095 27/08 ３１１Ｂ 29/41 27/04 Ｈ 29/78 ６５５ ６５７ 29/812 29/872 Ｆターム(参考） 4M104 AA03 AA04 AA09 BB05 BB06 BB07 BB08 BB09 BB14 BB18 BB27 CC01 CC03 DD16 DD37 DD68 EE09 EE16 FF01 FF02 FF06 FF13 FF22 FF32 GG03 GG08 GG12 GG18 HH14 HH20 5F038 BG03 BH04 BH15 CD16 DF01 EZ02 EZ12 EZ14 EZ15 EZ20 5F048 AA02 AC10 BA01 BA14 CC06 5F102 GA14 GB01 GB04 GC01 GC07 GD01 GJ10 GL04 GM04 GQ01 GT03 HC01