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半导体封装、堆叠封装器件及其制造方法

阅读：1017发布：2020-06-21

专利汇可以提供半导体封装、堆叠封装器件及其制造方法专利检索，专利查询，专利分析的服务。并且可以提供一种半导体封装，包括：封装衬底；半导体芯片，在封装衬底的第一表面上；连接衬底，在封装衬底上，与半导体芯片间隔开并围绕半导体芯片，连接衬底包括穿透连接衬底的多个导电连接结构；多个第一连接元件，在半导体芯片与封装衬底之间，并且将半导体芯片电连接至封装衬底；多个第二连接元件，在连接衬底与封装衬底之间，并且将连接衬底电连接至封装衬底；模具层，包封半导体芯片和连接衬底；以及上部再分布图案，在模具层和半导体芯片上，并且电连接至多个导电连接结构中的相应导电连接结构。，下面是半导体封装、堆叠封装器件及其制造方法专利的具体信息内容。

权利要求

1.一种半导体封装，包括：
第一封装衬底；
第一半导体芯片，在所述第一封装衬底的第一表面上；
多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；
连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括：
顺序堆叠的两个或更多个绝缘层；以及
多个导电结构，所述多个导电结构中的每个导电结构至少包括两个或更多个连接通道部分、以及彼此电连接的两个或更多个连接导电图案部分，所述两个或更多个连接通道部分分别穿透所述两个或更多个绝缘层中的相应绝缘层，所述两个或更多个连接导电图案部分分别在所述两个或更多个绝缘层中的相应绝缘层上；
多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；
模具层，包封所述第一半导体芯片和所述连接衬底；以及
上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案包括再分布通道部分以及再分布导电图案部分，所述再分布通道部分穿透所述模具层并电连接至所述多个导电结构中的相应导电结构，所述再分布导电图案部分在所述模具层上并连接至所述再分布通道部分。
2.根据权利要求1所述的半导体封装，其中，所述第一封装衬底还包括与所述第一封装衬底的第一表面相对的所述第一封装衬底的第二表面上的多个外部连接端子，并且所述多个第二连接元件之间的间距小于所述多个外部连接端子之间的间距。
3.根据权利要求1所述的半导体封装，其中，所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分被所述两个或更多个绝缘层中的最下面的绝缘层暴露，并且所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分经由所述多个第二连接元件中的相应第二连接元件电连接至所述第一封装衬底。
4.根据权利要求3所述的半导体封装，其中，所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分的底表面与所述两个或更多个绝缘层中的最下面的绝缘层的底表面共面。
5.根据权利要求3所述的半导体封装，其中，所述两个或更多个连接导电图案部分中的最下面的连接导电图案部分的底表面高于所述两个或更多个绝缘层中的最下面的绝缘层的底表面。
6.根据权利要求1所述的半导体封装，还包括：
底填充层，在所述第一封装衬底与所述第一半导体芯片之间并且在所述第一封装衬底与所述连接衬底之间。
7.根据权利要求6所述的半导体封装，还包括：
第一下部绝缘层，在所述第一半导体芯片与所述底填充层之间并且在所述连接衬底与所述底填充层之间。
8.根据权利要求7所述的半导体封装，其中，所述多个第一连接元件和所述多个第二连接元件穿透所述第一下部绝缘层和所述底填充层。
9.根据权利要求7所述的半导体封装，还包括：
第二下部绝缘层，在所述第一下部绝缘层与所述模具层之间。
10.根据权利要求9所述的半导体封装，还包括：
第一下部再分布图案，包括再分布导电图案部分、以及连接至所述再分布导电图案部分的再分布通道部分，所述再分布导电图案部分在所述第一下部绝缘层与所述第二下部绝缘层之间并与所述多个第一连接元件中的相应第一连接元件相接触，所述再分布通道部分穿透所述第一下部绝缘层并将所述再分布导电图案部分电连接至所述第一半导体芯片；以及
第二下部再分布图案，包括再分布导电图案部分和连接至所述再分布导电图案部分的再分布通道部分，所述再分布导电图案部分在所述第一下部绝缘层与所述第二下部绝缘层之间并与所述多个第二连接元件中的相应第二连接元件相接触，所述再分布通道部分穿透所述第一下部绝缘层并将所述再分布导电图案部分电连接至所述连接衬底的多个导电结构中的相应导电结构。
11.根据权利要求1所述的半导体封装，还包括：
上部绝缘层，在所述模具层上，所述上部再分布图案的再分布通道部分穿透所述上部绝缘层和所述模具层，并且所述再分布导电图案部分在所述上部绝缘层上。
12.根据权利要求1所述的半导体封装，其中，所述多个第一连接元件和所述多个第二连接元件包括焊球、导电凸块或导电柱中的至少一种。
13.根据权利要求1所述的半导体封装，其中，所述多个第一连接元件或所述多个第二连接元件包括导电凸块与导电柱的堆叠结构。
14.根据权利要求1所述的半导体封装，还包括：
附加半导体封装，包括第二封装衬底、以及所述第二封装衬底上的第二半导体芯片，所述第二封装衬底在所述上部再分布图案上并且电连接至所述上部再分布图案的再分布导电图案部分。
15.根据权利要求14所述的半导体封装，还包括：
插入衬底，在所述上部再分布图案与所述第二封装衬底之间，所述插入衬底包括所述插入衬底的底表面上的多个第一封装连接元件、以及所述插入衬底的顶表面上的多个第二封装连接元件，所述上部再分布图案的再分布导电图案部分经由所述多个第一封装连接元件连接至所述插入衬底，所述第二封装衬底经由所述多个第二封装连接元件连接至所述插入衬底。
16.一种半导体封装，包括：
封装衬底；
半导体芯片，在所述封装衬底的第一表面上；
连接衬底，在所述封装衬底上，所述连接衬底与所述半导体芯片间隔开并围绕所述半导体芯片，所述连接衬底包括穿透所述连接衬底的多个导电连接结构；
多个第一连接元件，在所述半导体芯片与所述封装衬底之间，所述多个第一连接元件将所述半导体芯片电连接至所述封装衬底；
多个第二连接元件，在所述连接衬底与所述封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述封装衬底；
模具层，包封所述半导体芯片和所述连接衬底；以及
上部再分布图案，在所述模具层和所述半导体芯片上，所述上部再分布图案电连接至所述多个导电连接结构中的相应导电连接结构。
17.根据权利要求16所述的半导体封装，其中，所述封装衬底还包括与所述封装衬底的第一表面相对的所述封装衬底的第二表面上的多个外部连接端子，并且所述多个第二连接元件之间的间距小于所述多个外部连接端子之间的间距。
18.根据权利要求16所述的半导体封装，其中，所述连接衬底包括顺序堆叠的两个或更多个绝缘层。
19.根据权利要求18所述的半导体封装，其中，所述多个导电连接结构包括：两个或更多个通道部分，分别穿透所述两个或更多个绝缘层；以及两个或更多个导电图案部分，从所述两个或更多个通道部分中的相应通道部分的端部水平延伸，所述两个或更多个导电图案部分分别设置在所述两个或更多个绝缘层中的相应绝缘层上。
20.根据权利要求18所述的半导体封装，其中，所述多个导电连接结构的底表面与所述两个或更多个绝缘层中的最下面的绝缘层的底表面共面。
21.一种半导体封装，包括：
第一半导体单元封装，包括：
第一封装衬底；
第一半导体芯片，在所述第一封装衬底的第一表面上；
连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括穿透所述连接衬底的多个导电连接结构；
多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；
多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；
模具层，包封所述第一半导体芯片和所述连接衬底；以及
上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案电连接至所述多个导电连接结构中的相应导电连接结构；以及
第二半导体单元封装，电连接至所述第一半导体单元封装的上部再分布图案，所述第二半导体单元封装包括：
第二封装衬底；以及
第二半导体芯片，在所述第二封装衬底的第一表面上。
22.根据权利要求21所述的半导体封装，其中，所述第一封装衬底还包括与所述第一封装衬底的第一表面相对的所述第一封装衬底的第二表面上的多个外部连接端子，并且所述多个第二连接元件之间的间距小于所述多个外部连接端子之间的间距。
23.根据权利要求21所述的半导体封装，还包括：
多个封装连接元件，在所述第一半导体单元封装与所述第二半导体单元封装之间，所述多个封装连接元件将所述第一半导体单元封装电连接至所述第二半导体单元封装。
24.根据权利要求21所述的半导体封装，还包括：
插入衬底，在所述第一半导体单元封装与所述第二半导体单元封装之间，所述插入衬底包括所述插入衬底的底表面上的多个第一插入连接元件、以及所述插入衬底的顶表面上的多个第二插入连接元件，所述第一半导体单元封装经由所述多个第一插入连接元件连接至所述插入衬底，所述第二半导体单元封装经由所述多个第二插入连接元件连接至所述插入衬底。
25.根据权利要求24所述的半导体封装，还包括：
第一热边界层，在所述第一半导体单元封装与所述插入衬底之间，以用于从所述第一半导体芯片散热；以及
第二热边界层，在所述第一半导体单元封装与所述插入衬底之间，以用于从所述第二半导体芯片散热。

说明书全文

半导体封装、堆叠封装器件及其制造方法

[0001] 相关申请的交叉引用

[0002] 本专利申请要求于2018年6月8日在韩国知识产权局递交的韩国专利申请No.10-2018-0066046的优先权，其全部内容通过引用合并于此。

技术领域

[0003] 本公开涉及半导体封装、堆叠封装器件和/或其制造方法。

背景技术

[0004] 在以半导体封装的形式提供集成电路(IC)芯片的情况下，IC芯片可以容易地用作电子产品的一部分。通常，半导体封装包括印刷电路板(PCB)和半导体芯片，半导体芯片安装在PCB上并通过接合线或凸块电连接至PCB。随着半导体工业的发展，正在进行许多研究以提高这种半导体封装的可靠性和耐用性。发明内容

[0005] 本发明构思的一些示例实施例提供了高度可靠的半导体封装、包括该半导体封装的堆叠封装器件和/或其制造方法。

[0006] 根据本发明构思的示例实施例，一种半导体封装可以包括：第一封装衬底；第一半导体芯片，在所述第一封装衬底的第一表面上；多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括：顺序堆叠的两个或更多个绝缘层、以及多个导电结构，所述多个导电结构中的每个导电结构至少包括两个或更多个连接通道部分、以及彼此电连接的两个或更多个连接导电图案部分，所述两个或更多个连接通道部分分别穿透所述两个或更多个绝缘层中的相应绝缘层，所述两个或更多个连接导电图案部分分别位于所述两个或更多个绝缘层中的相应绝缘层上；多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；模具层，包封所述第一半导体芯片和所述连接衬底；以及上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案包括再分布通道部分以及再分布导电图案部分，所述再分布通道部分穿透所述模具层并电连接至所述多个导电结构中的相应导电结构，所述再分布导电图案部分位于所述模具层上并连接至所述再分布通道部分。

[0007] 根据本发明构思的示例实施例，一种半导体封装可以包括：封装衬底；半导体芯片，在所述封装衬底的第一表面上；连接衬底，在所述封装衬底上，所述连接衬底与所述半导体芯片间隔开并围绕所述半导体芯片，所述连接衬底包括穿透所述连接衬底的多个导电连接结构；多个第一连接元件，在所述半导体芯片与所述封装衬底之间，所述多个第一连接元件将所述半导体芯片电连接至所述封装衬底；多个第二连接元件，在所述连接衬底与所述封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述封装衬底；模具层，包封所述半导体芯片和所述连接衬底；以及上部再分布图案，在所述模具层和所述半导体芯片上，所述上部再分布图案电连接至所述多个导电连接结构中的相应导电连接结构。

[0008] 根据本发明构思的示例实施例，一种半导体封装可以包括第一半导体单元封装和第二半导体单元封装。第一半导体单元封装可以包括：第一封装衬底；第一半导体芯片，在所述第一封装衬底的第一表面上；连接衬底，在所述第一封装衬底上，所述连接衬底与所述第一半导体芯片间隔开并围绕所述第一半导体芯片，所述连接衬底包括穿透所述连接衬底的多个导电连接结构；多个第一连接元件，在所述第一半导体芯片与所述第一封装衬底之间，所述多个第一连接元件将所述第一半导体芯片电连接至所述第一封装衬底；多个第二连接元件，在所述连接衬底与所述第一封装衬底之间，所述多个第二连接元件将所述连接衬底电连接至所述第一封装衬底；模具层，包封所述第一半导体芯片和所述连接衬底；以及上部再分布图案，在所述模具层和所述第一半导体芯片上，所述上部再分布图案电连接至所述多个导电连接结构中的相应导电连接结构。第二半导体单元封装可以电连接至第一半导体单元封装的上部再分布图案，并且可以包括第二封装衬底、以及第二封装衬底的第一表面上的第二半导体芯片。附图说明

[0009] 根据以下结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。

[0010] 图1是示出了根据本发明构思的示例实施例的半导体封装的平面图。

[0011] 图2是沿图1的线II-II’截取的截面图。

[0012] 图3是示出了根据本发明构思的示例实施例的堆叠封装器件的截面图。

[0013] 图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N、图4O和图4P是顺序示出了制造图2的半导体封装的工艺的截面图。

[0014] 图5是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0015] 图6是示出了根据本发明构思的示例实施例的堆叠封装器件的截面图。

[0016] 图7A、图7B、图7C、图7D和图7E是顺序示出了制造图5的半导体封装的工艺的截面图。

[0017] 图8是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0018] 图9是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0019] 图10是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0020] 图11是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0021] 图12是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0022] 图13是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0023] 图14是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0024] 图15是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0025] 图16是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0026] 图17是示出了根据本发明构思的示例实施例的堆叠封装器件的截面图。

[0027] 应当注意，这些附图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图并不是按比例的并且可能不能精确地反映任何给定示例实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或放大。在各种附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。

具体实施方式

[0028] 现在将参考示出了一些示例实施例的附图来更全面地描述本发明构思的示例实施例。

[0029] 图1是示出了根据本发明构思的示例实施例的半导体封装的平面图。图2是沿图1的线II-II’截取的截面图。

[0030] 参考图1和图2，根据本示例实施例的半导体封装100可以包括封装衬底90。半导体芯片40可以安装在封装衬底90上，第一连接元件64a插入在半导体芯片40和封装衬底90之间。连接衬底25可以设置在封装衬底90上以包围半导体芯片40。连接衬底25可以与半导体芯片40间隔开并围绕半导体芯片40。第二连接元件64b可以插入在连接衬底25和封装衬底90之间，以将封装衬底90电连接至连接衬底25。连接衬底25和半导体芯片40可以覆盖有模具层50。

[0031] 封装衬底90可以包括衬底本体80、衬底上部导电图案82、衬底上部钝化层84、衬底下部导电图案86和衬底下部钝化层88。衬底本体80可以由以下至少一项形成或者包括以下至少一项：热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、复合材料(例如，预浸料)(其中加固元素(例如，玻璃纤维和/或无机填料)用热塑性和/或热固性树脂基质预浸渍)或光固化树脂，但本发明构思不限于此。衬底本体80可以包括彼此面对的衬底顶表面80a和衬底底表面80b。衬底上部导电图案82可以设置在衬底顶表面80a上。衬底上部导电图案82和衬底顶表面80a可以覆盖有衬底上部钝化层84。衬底下部导电图案86可以设置在衬底底表面80b上。衬底下部导电图案86和衬底底表面80b可以覆盖有衬底下部钝化层88。衬底上部导电图案82和衬底下部导电图案86可以由以下至少一项形成或者包括以下至少一项：铝、铜、金或氮化钛，并且可以具有单层结构或多层结构。尽管未示出，但是多个衬底穿透电极可以设置为穿透衬底本体80，并且可以用于将衬底上部导电图案82电连接至衬底下部导电图案86。衬底上部钝化层84和衬底下部钝化层88中的至少一个可以是光敏阻焊(PSR)层。光敏阻焊层可以包括光敏聚合物。光敏聚合物可以包括光敏聚酰亚胺(PSPI)、聚苯并恶唑(PBO)、酚聚合物或苯并环丁烯聚合物(BCB)中的至少一种。光敏阻焊剂还可以包括无机填料。封装衬底90可以是印刷电路板(PCB)。

[0032] 半导体芯片40可以包括以下至少一项：系统大规模集成(LSI)芯片、逻辑电路芯片、图像传感器芯片(例如，CMOS成像传感器(CIS))、存储器芯片(例如，闪存、DRAM、SRAM、EEPROM、PRAM、MRAM、ReRAM、高带宽存储器(HBM)或混合存储器立方体(HMC))、或微机电系统(MEMS)器件。半导体芯片40可以包括芯片主要部分41、设置在芯片主要部分41的底表面上的芯片导电焊盘42、以及覆盖芯片主要部分41的底表面的芯片钝化层44。芯片主要部分41可以包括半导体衬底、形成在半导体衬底上的晶体管、覆盖半导体衬底和晶体管的层间绝缘层、以及设置在层间绝缘层之间的互连线。芯片导电焊盘42可以设置在层间绝缘层中的最顶部的层间绝缘层上，并且可以电连接至设置在芯片主要部分41中的内部互连线。芯片导电图案42可以由以下至少一项形成或者包括以下至少一项：铝、铜、金、锡或氮化钛，并且可以具有单层结构或多层结构。芯片钝化层44可以覆盖层间绝缘层中的最顶部的层间绝缘层。芯片钝化层44可以由以下至少一项形成或者包括以下至少一项：例如氧化硅、氮化硅、氮氧化硅、原硅酸四乙酯(TEOS)或聚酰亚胺，并且可以具有单层结构或多层结构。

[0033] 参考图1和图2，连接衬底25可以与半导体芯片40间隔开，并且可以包括或限定围绕半导体芯片40的矩形空腔结构。连接衬底25可以包括顺序堆叠的第一连接绝缘层20a和第二连接绝缘层20b。第一连接绝缘层20a和第二连接绝缘层20b中的每一个可以由绝缘材料形成或包括绝缘材料。绝缘材料可以包括热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、或复合树脂(例如，预浸料、味之素积层膜(ABF)和双马来酰亚胺三嗪(BT))，其中热固性树脂和/或热塑性树脂与无机填料一起浸渍在诸如玻璃纤维(例如，玻璃布或玻璃织物)等的芯材料中。在一些示例实施例中，可光成像电介质(PID)树脂可以用作绝缘材料。连接衬底25可以包括第一连接导电图案11a、第二连接导电图案11b和第三连接导电图案11c以及第一连接通道13a和第二连接通道13b。第一连接导电图案11a可以设置在第一连接绝缘层20a中，以与第一连接绝缘层20a的底表面相邻。在一些示例实施例中，第一连接绝缘层20a的底表面可以与第一连接导电图案11a的底表面共面。第一连接导电图案11a的底表面可以暴露于外部。第一连接通孔13a中的一个和第二连接导电图案11b中的一个可以彼此连接，从而形成单个本体结构(可互换地称为单个集成结构)。第一连接通道13a可以形成为穿透第一连接绝缘层20a并接触第一连接导电图案11a。第二连接导电图案11b可以插入在第一连接绝缘层20a和第二连接绝缘层20b之间。第二连接通道13b中的一个和第三连接导电图案11c中的一个可以彼此连接，从而形成单个本体结构。第二连接通道13b可以穿透第二连接绝缘层20b并接触第二连接导电图案11b。第三连接导电图案11c可以插入在第二连接绝缘层20b和模具层50之间。连接衬底25也可以称为连接构件。连接衬底25可以是形成有空腔25s的印刷电路板。

[0034] 连接衬底25可以包括穿透其中的多个导电连接结构。连接衬底25可以设置在封装衬底90上，以与半导体芯片40间隔开并围绕半导体芯片40。在一些示例实施例中，连接衬底25可以包括顺序堆叠的两个或更多个绝缘层20a和20b、以及多个导电结构，多个导电结构中的每个导电结构至少包括两个或更多个连接通道部分13a和13b、以及彼此电连接的两个或更多个连接导电图案部分11a、11b和11c，该两个或更多个连接通道部分分别穿透两个或更多个绝缘层20a和20b中的相应绝缘层，该两个或更多个连接导电图案部分11a、11b和11c分别在两个或更多个绝缘层20a和20b中的相应绝缘层上。两个或更多个连接导电图案部分
11a、11b和11c中的最下面的连接导电图案部分可以通过两个或更多个绝缘层20a和20b中的最下面的绝缘层暴露。两个或更多个连接导电图案部分11a、11b和11c中的最下面的连接导电图案部分可以经由多个第二连接元件64b中的相应第二连接元件电连接至封装衬底
90。两个或更多个连接导电图案部分11a、11b和11c中的最下面的连接导电图案部分的底表面可以与两个或更多个绝缘层20a和20b中的最下面的绝缘层的底表面共面。

[0035] 模具层50可以包封半导体芯片40和连接衬底25。模具层50可以包括与封装衬底90相邻的模具底表面50b和面向模具底表面50b的模具顶表面50a。模具层50可以由以下项形成或者包括以下项：绝缘树脂(例如，环氧树脂模塑料(EMC))。模具层50还可以包括填料，该填料分布在绝缘树脂中。例如，填料可以由以下项形成或者包括以下项：氧化硅(SiO2)。模具层50可以填充半导体芯片40和连接衬底25之间的空间。模具层50可以接触空腔25s的侧表面。模具底表面50b可以与连接衬底25的第一连接绝缘层20a的底表面基本上共面。模具底表面50b可以与芯片钝化层44的底表面共面。模具底表面50b、芯片钝化层44的底表面和第一连接绝缘层20a的底表面可以覆盖有下部绝缘层62。下部绝缘层62可以设置在半导体芯片40和底填充(under-fill)层92之间并且设置在连接衬底25和底填充层92之间。多个第一连接元件64a和多个第二连接元件64b穿透下部绝缘层62和底填充层92。例如，下部绝缘层62可以由以下项形成或者包括以下项：热固性树脂或环氧树脂。例如，下部绝缘层62可以由以下项形成或者包括以下项：味之素积层膜(ABF)。模具底表面50b可以与封装衬底90间隔开。

[0036] 多个第二连接元件64b可以在连接衬底25和封装衬底90之间，并且将连接衬底25电连接至封装衬底90。第一连接元件64a和第二连接元件64b中的每一个可以包括焊球、导电凸块或导电柱中的至少一种。第一连接元件64a和第二连接元件64b可以由以下至少一项形成或者包括以下至少一项：锡、铅、铜、铝或金。第一连接元件64a可以穿透下部绝缘层62、芯片钝化层44和衬底上部钝化层84，并且可以用于将芯片导电焊盘42电连接至衬底上部导电图案82中的一些衬底上部导电图案82(例如，对应的衬底上部导电图案82)。第二连接元件64b可以穿透下部绝缘层62和衬底上部钝化层84，并且可以用于将第一连接导电图案11a电连接至衬底上部导电图案82中的其他一些衬底上部导电图案82(例如，对应的衬底上部导电图案82)。

[0037] 第一连接元件64a之间的距离或第二连接元件64b之间的距离可以在100μm至200μm的范围内。第一连接元件64a或第二连接元件64b可以具有50μm至100μm的范围内的高度。

[0038] 底填充层92可以插入在下部绝缘层62和封装衬底90之间。底填充层92可以设置在封装衬底90和半导体芯片40之间并且设置在封装衬底90和连接衬底25之间。底填充层92可以包括热固性树脂或可光固化树脂中的至少一种。在一些示例实施例中，底填充层92还可以包括有机填料或无机填料中的至少一种。底填充层92可以填充第一连接元件64a和第二连接元件64b之间的空间。半导体芯片40和封装衬底90之间的距离可以在50μm至100μm的范围内。

[0039] 在一些示例实施例中，下部绝缘层62、模具层50、底填充层92和衬底本体80中的每一个或全部可以由以下至少一项形成或者包括以下至少一项：热固性树脂或环氧树脂。然而，其中包含的热固性树脂和/或环氧树脂的含量和/或种类可能有差异。模具层50、底填充层92和衬底本体80还可以包括填料。然而，其中包含的填料的尺寸或种类可能有差异。

[0040] 第一上部绝缘层52可以设置在模具顶表面50a上。再分布图案56可以设置在第一上部绝缘层52上。再分布通道54可以穿透第一上部绝缘层52和模具层50，并且可以用于将再分布图案56电连接至第三连接导电图案11c。再分布图案56中的一个和再分布通道54中的对应再分布通道可以彼此连接，从而形成单个本体结构。再分布图案56可以构成再分布层。再分布图案56可以覆盖有第二上部绝缘层58。第一上部绝缘层52和第二上部绝缘层58可以独立地包括热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、ABF或可光成像电介质(PID)树脂中的至少一种。第二上部绝缘层58可以具有暴露再分布图案56中的一些再分布图案56的开口58h。

[0041] 换句话说，上部再分布图案可以设置在模具层50和半导体芯片40上，并且可以包括再分布通道部分54和再分布导电图案部分56。再分布通道部分54可以穿透模具层50，并且电连接至多个导电结构中的对应导电结构。再分布导电图案部分56可以在模具层50上并且连接至再分布通道部分54。

[0042] 例如，第二上部绝缘层58可以由以下项形成或包括以下项：与下部绝缘层62相同的材料。例如，下部绝缘层62和第二上部绝缘层58可以由以下项形成或包括以下项：ABF。第一上部绝缘层52可以由以下项形成或包括以下项：PID树脂。

[0043] 外部端子(或者备选地，外部连接端子)94可以附接至封装衬底90的衬底下部导电图案86。外部端子94可以是焊球。外部端子94可以由以下项形成或包括以下项：锡和铅。在本示例实施例中，半导体封装100可以具有改进的扇出晶圆级封装(FOWLP)结构。多个第二连接元件64b之间的间距可以小于外部端子94之间的间距。

[0044] 在根据本示例实施例的半导体封装100中，半导体芯片40可以通过封装衬底90电连接至连接衬底25，而不需要在半导体芯片40下方设置附加的多层再分布结构。因为通过使用封装衬底90可以省略在包括半导体芯片40、连接衬底25和模具层50在内的初步结构中形成多层再分布结构的工艺，所以可以降低整个工艺时间和/或可以提高制造良品率。

[0045] 图3是示出了根据本发明构思的示例实施例的堆叠封装器件的截面图。

[0046] 参考图3，在根据本示例实施例的堆叠封装器件200中，第二半导体封装180可以安装在第一半导体封装100上。第一半导体封装100可以具有与参考图1和图2描述的半导体封装100相同或基本相似的结构。

[0047] 第二半导体封装180可以包括第二封装衬底130、第二半导体芯片150和第二模具层160，第二半导体芯片150通过介于第二半导体芯片150与第二封装衬底130之间的粘合层140附接至第二封装衬底130，第二模具层160设置为覆盖第二半导体芯片150和第二封装衬底130。第二半导体封装180可以设置在上部再分布图案56上，并且可以电连接至上部再分布图案56的再分布导电图案部分。第二封装衬底130可以包括第二衬底本体120、第二衬底上部导电图案126、第二衬底上部钝化层128、第二衬底下部导电图案122和第二衬底下部钝化层124。第二芯片导电焊盘152可以设置在第二半导体芯片150上。第二芯片导电焊盘152可以通过线165连接至第二衬底上部导电图案126中的一些第二衬底上部导电图案126。第二半导体芯片150可以包括以下至少一项：系统大规模集成(LSI)芯片、逻辑电路芯片、图像传感器芯片(例如，CMOS成像传感器(CIS))、存储器芯片(例如，闪存、DRAM、SRAM、EEPROM、PRAM、MRAM、ReRAM、高带宽存储器(HBM)或混合存储器立方体(HMC))、或微机电系统(MEMS)器件。

[0048] 第一半导体封装100可以通过封装连接元件170电连接至第二半导体封装180。封装连接元件170中的每一个可以是或包括焊球、导电凸块或导电柱中的至少一种。封装连接元件170可以由以下至少一项形成或包括以下至少一项：锡或铅。封装连接元件170可以将第二衬底下部导电图案122连接至通过第二上部绝缘层58的开口58h暴露的再分布图案56。多个第二连接元件64b之间的间距可以小于封装连接元件170之间的间距。

[0049] 图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N、图4O和图4P是顺序示出了制造图2的半导体封装的工艺的截面图。

[0050] 参考图4A，可以制备第一牺牲衬底10。第一牺牲衬底10可以是例如胶带。可以执行沉积工艺和蚀刻工艺以在第一牺牲衬底10上形成第一连接导电图案11a。第一连接绝缘层20a可以与第一连接导电图案11a一起形成在第一牺牲衬底10上。在一些示例实施例中，可以执行机械钻孔工艺和/或激光钻孔工艺以去除第一连接绝缘层20a的一些部分以形成第一连接通孔，第一连接导电图案11a通过第一连接通孔暴露。可以在第一连接绝缘层20a上形成导电层以填充第一连接通孔，并且可以对导电层进行图案化以形成第一连接通道13a和第二连接导电图案11b。第二连接绝缘层20b可以形成在第一连接绝缘层20a上。在一些示例实施例中，可以执行机械钻孔工艺和/或激光钻孔工艺以去除第二连接绝缘层20b的一部分以形成第二连接通孔，第二连接导电图案儿b通过第二连接通孔暴露。可以在第二连接绝缘层20b上形成导电层以填充第二连接通孔，然后对导电层进行图案化以形成第二连接通道13b和第三连接导电图案11c。第一连接导电图案11a、第二连接导电图案11b和第三连接导电图案11c以及第一连接通道13a和第二连接通道13b可以形成在第一连接绝缘层20a和第二连接绝缘层20b的边缘区域中。第一连接绝缘层20a和第二连接绝缘层20b中的每一个可以由绝缘材料形成或包括绝缘材料。绝缘材料可以包括热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、或复合树脂(例如，预浸料、ABF或双马来酰亚胺三嗪(BT))，其中热固性树脂或热塑性树脂和无机填料用玻璃纤维材料(例如，玻璃纤维、玻璃布或玻璃织物)预浸渍。在一些示例实施例中，绝缘材料可以包括PID树脂。

[0051] 参考图4B和图4C，可以去除第一牺牲衬底10以暴露第一连接绝缘层20a和第一连接导电图案11a的底表面。可以通过例如机械钻孔工艺和/或激光钻孔工艺去除第一连接绝缘层20a和第二连接绝缘层20b的中心区域，使得连接衬底25包括空腔25s。

[0052] 参考图4D，可以制备第二牺牲衬底30。第二牺牲衬底30可以是例如单面胶带。具有空腔25s的连接衬底25可以附接至第二牺牲衬底30。这里，第一连接导电图案11a和第一连接绝缘层20a的底表面可以接触第二牺牲衬底30。

[0053] 参考图4E，半导体芯片40可以附接至第二牺牲衬底30。半导体芯片40可以插入到连接衬底25的空腔25s中。半导体芯片40可以包括芯片主要部分41、芯片导电焊盘42和芯片钝化层44。芯片钝化层44可以接触第二牺牲衬底30。

[0054] 参考图4F，模具层50可以形成在第二牺牲衬底30上，以覆盖连接衬底25和半导体芯片40。模具层50可以填充连接衬底25和第一半导体芯片40之间的空间。模具层50可以包括模具顶表面50a和模具底表面50b。模具层50可以由绝缘树脂(例如，环氧树脂模塑料(EMC))形成，其中包含或分散有填料。模具底表面50b可以接触第二牺牲衬底30。在下文中，将包括半导体芯片40、连接衬底25和模具层50在内的结构称为初步结构51。

[0055] 参考图4F和图4G，可以从初步结构51中去除第二牺牲衬底30，以暴露模具底表面50b、第一连接绝缘层20a和芯片钝化层44。此后，初步结构51可以附接至第一载体衬底59，其中下部绝缘层62插入在初步结构51和第一载体衬底59之间。下部绝缘层62可以由以下至少一项形成或者包括以下至少一项：热固性树脂或ABF。下部绝缘层62可以用作粘合层。随后，可以对下部绝缘层62进行加热和硬化。

[0056] 参考图4H，第一上部绝缘层52可以形成在模具顶表面50a上。第一上部绝缘层52可以由以下至少一项形成或者包括以下至少一项：热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、ABF或PID树脂。可以使用例如激光钻孔工艺在第一上部绝缘层52和模具层50中形成再分布通孔，以暴露第三连接导电图案11c。可以在第一上部绝缘层52上形成导电层，然后可以对导电层进行图案化以形成填充再分布通孔的再分布通道54、以及再分布图案56。

[0057] 参考图4I，可以使用例如物理力使第一载体衬底59从下部绝缘层62脱离或移除，该物理力施加在第一载体衬底59和下部绝缘层62之间的界面处。第二载体衬底60可以通过插入在第二载体衬底60和再分布图案56之间的第二上部绝缘层58附接至再分布图案56。第二上部绝缘层58可以由以下至少一项形成或者包括以下至少一项：热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、ABF或PID树脂。第二上部绝缘层58不仅可以用作粘合层，而且还可以用作覆盖再分布图案56的钝化层。随后，可以对第二上部绝缘层58进行加热和硬化。

[0058] 参考图4J，图4I的初步结构51可以被倒转(例如，可以被上下翻转)。接下来，可以使用例如激光钻孔工艺来对下部绝缘层62进行图案化以形成开口，第一连接导电图案11a和芯片导电焊盘42通过该开口暴露。第一连接元件64a和第二连接元件64b可以分别接合在芯片导电焊盘42和第一连接导电图案11a上。在接合工艺期间，通过下部绝缘层62限定的开口可以用于引导第一连接元件64a和第二连接元件64b。因此，可以减轻或防止在第一连接元件64a和第二连接元件64b中的相邻连接元件之间发生桥接。第一连接元件64a和第二连接元件64b中的每一个可以由以下至少一项形成或者包括以下至少一项：焊球、导电凸块或导电柱。第一连接元件64a和第二连接元件64b可以由以下至少一项形成或者包括以下至少一项：锡、铅、铜、铝或金。

[0059] 参考图4K和图4L，保护层66可以覆盖第一连接元件64a和第二连接元件64b。保护层66可以是例如单面胶带。保护层66可以防止第一连接元件64a和第二连接元件64b在后续工艺中被损坏。在形成保护层66之后，第二载体衬底60可以与第二上部绝缘层58分离以暴露第二上部绝缘层58。

[0060] 参考图4M，图4L的初步结构51可以被倒转(例如，可以被上下翻转)。此后，可以使用例如激光钻孔工艺来对第二上部绝缘层58进行图案化以形成开口58h，再分布图案56通过开口58h暴露。

[0061] 参考图4N和图40，可以去除保护层66以暴露下部绝缘层62以及第一连接元件64a和第二连接元件64b。可以制备封装衬底90。封装衬底90可以包括衬底本体80、衬底上部导电图案82、衬底上部钝化层84、衬底下部导电图案86和衬底下部钝化层88。图4N的初步结构51可以放置在封装衬底90上，并且可以被加热以将第一连接元件64a和第二连接元件64b接合到衬底上部导电图案82。

[0062] 参考图4P，底填充层92可以形成在下部绝缘层62和封装衬底90之间。参考图2，外部端子94(例如，焊球)可以接合到衬底下部导电图案86。此后，可以执行分割工艺和分类工艺。因此，半导体封装100可以被制造为具有图2的结构。

[0063] 在根据本发明构思的一些示例实施例的制造方法中，封装衬底90可以用于将半导体芯片40连接至连接衬底25，而不在半导体芯片40下方设置附加的多层再分布结构。因为当形成半导体封装100时，通过使用封装衬底90可以省略在包括半导体芯片40、连接衬底25和模具层50在内的初步结构中形成多层再分布结构的工艺，并且可以单独制造和提供封装衬底90，所以可以减少整个工艺时间和/或可以提高制造良品率。

[0064] 图5是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0065] 参考图5，在根据本示例实施例的半导体封装100a中，第一下部绝缘层62a可以设置在模具底表面50b下方。第二下部绝缘层74可以设置在第一下部绝缘层62a下方。第二下部绝缘层74可以设置在第一下部绝缘层62a和模具层50之间。第一下部绝缘层62a可以由例如ABF形成或包括例如ABF。第二下部绝缘层74可以由以下至少一项形成或者包括以下至少一项：热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、ABF或PID树脂。

[0066] 下部再分布图案70a和70b可以插入在第一下部绝缘层62a和第二下部绝缘层74之间。下部再分布图案70a和70b可以包括第一下部再分布图案70a和第二下部再分布图案70b。第一下部再分布图案70a可以穿透第一下部绝缘层62a并接触芯片导电焊盘42。第二下部再分布图案70b可以穿透第一下部绝缘层62a并接触第一连接导电图案11a。第一下部再分布图案70a和第二下部再分布图案70b可以构成单层下部再分布层。第一下部再分布图案
70a和第二下部再分布图案70b中的一些可以彼此连接。

[0067] 换句话说，第一下部再分布图案70a可以包括再分布导电图案部分、和连接至再分布导电图案部分的再分布通道部分。第一下部再分布图案70a的再分布导电图案部分可以设置在第一下部绝缘层62a和第二下部绝缘层74之间，并且与多个第一连接元件64a中的相应第一连接元件接触。第一下部再分布图案70a的再分布通道部分可以穿透第一下部绝缘层62a，并将第一下部再分布图案70a的再分布导电图案部分电连接至半导体芯片40。第二下部再分布图案70b可以包括再分布导电图案部分、和连接至再分布导电图案部分的再分布通道部分。第二下部再分布图案70b的再分布导电图案部分可以设置在第一下部绝缘层62a和第二下部绝缘层74之间，并且与多个第二连接元件64b中的相应第二连接元件接触。
第二下部再分布图案70b的再分布通道部分可以穿透第一下部绝缘层62a并且将第二下部再分布图案70b的再分布导电图案部分电连接至连接衬底25的多个导电结构中的相应导电结构。

[0068] 第一连接元件64a可以穿透第二下部绝缘层74并接触第一下部再分布图案70a。第二连接元件64b可以穿透第二下部绝缘层74并接触第二下部再分布图案70b。底填充层92可以插入在第二下部绝缘层74和封装衬底90之间。上部再分布图案56a可以插入在第一上部绝缘层52和第二上部绝缘层68之间。第二上部绝缘层68可以包括开口58h，上部再分布图案56a通过开口58h暴露。除了前述结构特征之外，图5的半导体封装可以被配置为具有与图2的结构特征相同或基本相似的结构特征。

[0069] 在图5的半导体封装100a中，半导体芯片40和连接衬底25可以通过构成单层下部再分布层的第一下部再分布图案70a和第二下部再分布图案70b彼此电连接。此外，半导体芯片40和连接衬底25也可以通过封装衬底90彼此电连接。因为单层下部再分布层用于图5的半导体封装100a，所以可以减少构成封装衬底90的层的数量。根据本示例实施例，半导体封装100a包括：封装衬底90，其包括多个下部再分布层并且可以用作多层再分布结构。因此，在包括半导体芯片40、连接衬底25和模具层50在内的初步结构中不形成多层再分布结构的情况下，可以减少总工艺时间并且可以提高制造良品率。

[0070] 图6是示出了根据本发明构思的示例实施例的堆叠封装器件的截面图。

[0071] 参考图6，在根据本示例实施例的堆叠封装器件200a中，第二半导体封装180可以安装在第一半导体封装100a上。第一半导体封装100a可以具有与参考图2描述的半导体封装100a相同或基本相似的结构。

[0072] 第二半导体封装180可以具有与参考图3描述的第二半导体封装180相同或基本相似的结构。第一半导体封装100可以通过封装连接元件170电连接至第二半导体封装180。封装连接元件170可以将第二衬底下部导电图案122连接至通过第二上部绝缘层58的开口58h暴露的上部再分布图案56a。

[0073] 图7A、图7B、图7C、图7D和图7E是顺序示出了制造图5的半导体封装的工艺的截面图。

[0074] 参考图7A，图4I的初步结构51可以被倒转(例如，可以被上下翻转)，然后第一下部绝缘层62a可以被图案化以形成通孔，第一连接导电图案11a通过通孔暴露。可以在第一下部绝缘层62a上形成导电层以填充通孔，并且对导电层进行图案化以形成下部再分布图案70a和70b。

[0075] 参考图7B和图7C，第二下部绝缘层74可以覆盖下部再分布图案70a和70b以及第一下部绝缘层62a。可以对第二下部绝缘层74进行图案化以形成暴露下部再分布图案70a和70b的下部开口74h。

[0076] 参考图7D，第一连接元件64a和第二连接元件64b可以分别接合在下部再分布图案70a和70b上。保护层66可以形成为覆盖第一连接元件64a和第二连接元件64b以及第二下部绝缘层74。保护层66可以是例如单面胶带。

[0077] 参考图7D和图7E，第二载体衬底60可以从第二上部绝缘层58脱离。此后，初步结构51可以被倒转(例如，可以被上下翻转)，使得模具顶表面50a面向上，然后可以对第二上部绝缘层58进行图案化以形成暴露上部再分布图案56的上部开口58h。可以以与参考图40、图
4P和图2描述的方式相同或基本相似的方式执行后续步骤。

[0078] 图8是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0079] 参考图8，在根据本示例实施例的半导体封装100b中，第一连接导电图案11a可以比第二连接导电图案11b和第三连接导电图案11c更厚。除了前述结构特征之外，图8的半导体封装可以被配置为具有与图2的结构特征相同或基本相似的结构特征。可以按如下方式制造图8的半导体封装100b。首先，如图4A所示，第一连接导电图案11a可以形成为比第二连接导电图案11b和第三连接导电图案11c更厚。然后，可以执行如图4B至图4P所示的后续工艺。因此，可以制造如图8所示的半导体封装100b。

[0080] 图9是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0081] 参考图9，在根据本示例实施例的半导体封装100c中，第一连接导电图案11a的底表面可以高于第一连接绝缘层20a的底表面。第二连接元件64b的一部分可以延伸到第一连接绝缘层20a中。模具底表面50b可以与第一连接绝缘层20a的底表面基本上共面。图9的芯片钝化层44的厚度可以小于图2中所示的芯片钝化层44的厚度。模具层50的一部分可以延伸到芯片钝化层44和下部绝缘层62之间的空间中。在某些示例实施例中，模具层50的一部分可以延伸以覆盖半导体芯片40的底表面。下部绝缘层62的厚度可以随着位置而变化。例如，第一连接绝缘层20a下方的下部绝缘层62的厚度可以小于芯片导电焊盘42之间的下部绝缘层62的厚度。除了前述结构特征之外，图9的半导体封装可以被配置为具有与图2的结构特征相同或基本相似的结构特征。

[0082] 可以按如下方式制造图9的半导体封装100c。如图4A所示，第一连接导电图案11a可以形成为比第二连接导电图案11b和第三连接导电图案11c更厚。然后，可以蚀刻第一连接导电图案11a的一部分以减小第一连接导电图案11a的厚度，如图4B所示。此后，可以执行如图4C至图4P所示的后续工艺。因此，可以制造如图9所示的半导体封装100c。

[0083] 图10是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0084] 参考图10，在根据本示例实施例的半导体封装100d中，可以提供第二连接导电图案11b和第三连接导电图案11c中的至少一个以用作内部互连线。例如，第二连接导电图案11b和第三连接导电图案11c中的至少一个可以在特定方向上延伸。因此，可以实现构造路由结构或内部互连结构的高自由度。

[0085] 图11是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0086] 参考图11，在根据本示例实施例的半导体封装100e中，封装衬底90a可以设置为具有多层PCB结构。例如，封装衬底90a可以包括中间衬底本体80m、设置在中间衬底本体80m的衬底顶表面80a上的上部衬底本体83、以及设置在中间衬底本体80m的衬底底表面80b上的下部衬底本体87。上部衬底本体83的顶表面可以覆盖有衬底上部钝化层84。下部衬底本体87的底表面可以覆盖有衬底下部钝化层88。第一衬底上部导电图案81可以设置在中间衬底本体80m和上部衬底本体83之间。第二衬底上部导电图案82a可以设置在上部衬底本体83和衬底上部钝化层84之间。第一衬底下部导电图案85可以设置在中间衬底本体80m和下部衬底本体87之间。第二衬底下部导电图案86a可以设置在下部衬底本体87和衬底下部钝化层
88之间。中间衬底本体80m、上部衬底本体83和下部衬底本体87中的每一个可以由以下至少一项形成或者包括以下至少一项：热固性树脂(例如，环氧树脂)、热塑性树脂(例如，聚酰亚胺)、复合材料(例如，预浸料)(其中加固元素(例如，玻璃纤维和/或无机填料)用热塑性和/或热固性树脂基质预浸渍)或光固化树脂，但本发明构思不限于此。除了前述结构特征之外，图11的半导体封装可以被配置为具有与图9的结构特征相同或基本相似的结构特征。

[0087] 图12是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0088] 参考图12，在根据本示例实施例的半导体封装100f中，第一连接元件64a中的每一个可以包括第一导电柱61a和第一导电凸块63a。第一导电柱61a可以接触芯片导电焊盘42。第一导电柱61a可以由铜形成或包括铜。第一导电凸块63a可以插入在第一导电柱61a和衬底上部导电图案82中的相应衬底上部导电图案82之间。第一导电凸块63a可以由以下至少一项形成或者包括以下至少一项：锡或铅。除了前述结构特征之外，图12的半导体封装可以被配置为具有与图9的结构特征相同或基本相似的结构特征。

[0089] 图13是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0090] 参考图13，在根据本示例实施例的半导体封装100g中，第二连接元件64b中的每一个可以包括第二导电柱61b和第二导电凸块63b。第二导电柱61b可以与第一连接导电图案11a接触。第二导电柱61b可以由铜形成或包括铜。第二导电凸块63b可以插入在第二导电柱
61b和衬底上部导电图案82中的相应衬底上部导电图案82之间。第二导电凸块63b可以由以下至少一项形成或者包括以下至少一项：锡或铅。除了前述结构特征之外，图13的半导体封装可以被配置为具有与图12的结构特征相同或基本相似的结构特征。

[0091] 图14是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0092] 参考图14，在根据本示例实施例的半导体封装100h中，第一连接元件64a中的每一个可以包括第一导电柱61a和第一导电凸块63a，并且第二连接元件64b中的每一个可以包括第二导电柱61b和第二导电凸块63b。第一导电柱61a可以接触衬底上部导电图案82之一，并且第二导电柱61b可以接触衬底上部导电图案82中的另一个。第一导电凸块63a可以插入在第一导电柱61a和芯片导电焊盘42之间。第二导电凸块63b可以插入在第二导电柱61b和第一连接导电图案11a之间。除了前述结构特征之外，图14的半导体封装可以被配置为具有与图13的结构特征相同或基本相似的结构特征。

[0093] 图15是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0094] 参考图15，在根据本示例实施例的半导体封装100i中，两个半导体芯片40a和40b可以安装在封装衬底90上以放置在连接衬底25的空腔25s中。半导体芯片40a和40b可以包括第一半导体芯片40a和第二半导体芯片40b。第一半导体芯片40a和第二半导体芯片40b可以是相同或不同的类型。第一半导体芯片40a可以与第二半导体芯片40b间隔开。模具层50可以填充第一半导体芯片40a和第二半导体芯片40b之间的空间。除了前述结构特征之外，图15的半导体封装可以被配置为具有与图9的结构特征相同或基本相似的结构特征。

[0095] 图16是示出了根据本发明构思的示例实施例的半导体封装的截面图。

[0096] 参考图16，除了不存在下部绝缘层62之外，根据本示例实施例的半导体封装100j可以具有与图2相同的结构。例如，在半导体封装100j中，底填充层92可以直接接触第一连接绝缘层20a、模具层50和芯片钝化层44。

[0097] 可以按如下方式制造半导体封装100j。根据一个示例实施例，第一载体衬底59可以附接至半导体芯片40、连接衬底25和模具层50，而没有如图4G所示的下部绝缘层62，然后可以以上述方式执行后续工艺，以制造图16的半导体封装100j。根据另一示例实施例，可以省略图4G中所示的工艺，并且可以在后续步骤中使用第二牺牲衬底30(代替第一载体衬底59)，如图4F所示。在这种情况下，可以不形成下部绝缘层62，因此底填充层92可以直接接触第一连接绝缘层20a、模具层50和芯片钝化层44。

[0098] 图17是示出了根据本发明构思的示例实施例的堆叠封装器件的截面图。

[0099] 参考图17，与图3的结构相比，根据本示例实施例的堆叠封装器件200b可以被配置为还包括插入衬底230，插入衬底230插入在第一半导体封装100和第二半导体封装180之间。插入衬底230可以包括插入本体220、插入上部导电图案226、插入下部导电图案222、插入上部钝化层228和插入下部钝化层224。插入本体220可以是硅晶圆的一部分。第一半导体封装100和插入衬底230可以通过第一封装连接元件270彼此连接。第二半导体封装180和插入衬底230可以通过第二封装连接元件170a彼此连接。上部再分布图案56的再分布导电图案部分可以经由多个第一封装连接元件270连接至插入衬底，并且第二封装衬底可以经由多个第二封装连接元件170a连接至插入衬底230。第一热边界层281可以插入在第一半导体封装100和插入衬底230之间。第二热边界层283可以插入在第二半导体封装180和插入衬底230之间。第一热边界层281和第二热边界层283中的每一个可以包括热油脂或热环氧树脂，并且第一热边界层281和第二热边界层283中的至少一个可以包括金属固体颗粒。第一热边界层281和第二热边界层283可以被配置为以改进的方式将从第一半导体封装100产生的热量传递或散发到第二半导体封装180。因此，可以改善堆叠封装器件200b的散热特性。除了前述结构特征之外，图17的半导体封装可以被配置为具有与图3的结构特征相同或基本相似的结构特征。

[0100] 在图17中，第一半导体封装100被示出为具有与图2的半导体封装100相同的结构。然而，根据某些示例实施例，第一半导体封装100可以被配置为具有与图5和图8至图16中所示的半导体封装之一相同或基本相似的结构。此外，图3和图6中的每个堆叠封装器件中的第一半导体封装100可以用图2、图5和图8至图16中所示的半导体封装之一代替。

[0101] 在根据本发明构思的一些示例实施例的半导体封装、堆叠封装器件和/或其制造方法中，封装衬底可以用于代替半导体芯片下方的多层再分布结构，从而减少了总工艺时间和/或提高了制造良品率。

[0102] 尽管已经具体示出和描述了本发明构思的一些示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

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