本発明は、スピン波を情報伝達媒体として用いる導波路、素子及びそれを用いた演算回路に関するものである。

情報化社会の爆発的な進展とともに、単位時間内に処理すべき情報量は指数関数的に増加する一方で、地球環境やエネルギーの制約から、情報処理に供するエネルギーは飛躍的に低減することが強く求められている。これまでのCMOSをベースとした半導体演算素子は、微細化とともに性能を向上させてきたが、微細化によって増大するリーク電流や、配線を電流が流れる際に生じる交流損失やジュール損失が引き起こす消費電力増大が顕著となり、動作速度を向上させることが困難となってきている。この状況に対応するため、プロセッサを複数配置するマルチコア化や、パワーゲーティングなど使用しないブロックの電力をオフする対策がとられているが、いずれも限界があると考えられている。

近年、低消費電力化を実現する技術として、電流の流れを伴わずスピンの流れによって情報を伝達するスピン流が注目されている、スピン流には、例えば非特許文献1に記載されている、フェルミ面上を伝搬する電子が担体である電子スピン流と、強磁性体の導波路内を原子に束縛されたスピンの歳差運動が波の形で伝搬してゆくスピン波スピン流の2つのタイプが存在する。このうち、スピン波は伝搬距離が数10μmから数cmと比較的長いので、規模の大きな演算回路への応用が期待されている。

たとえば、特許文献1には、スピン波の効率的な発生方法や、スピン波の位相を制御する方法が開示されており、さらにスピン波の反射、屈折、透過、干渉などの波動的な性質を応用した情報処理素子が開示されている。また非特許文献2、特許文献2には、スピン波の励起、検出、位相制御方法に加えて、スピン波を用いた具体的な論理演算回路(AND回路、OR回路、NAND回路、NOR回路など)が開示され、スピン波演算回路を用いた場合、消費電力を大幅に低減できることが示唆されている。

さらに、非特許文献3には、書込まれた情報をスピン波を用いて演算したのち再度格納し、さらに次の情報処理を進めていくという、現在の同期式演算回路とコンパチブルなスピン波演算回路が開示されている。以下その内容を簡潔に示す。

図1は、非特許文献3に示されたスピン波演算回路の概略図である。101はSi基板、102はワイヤ状(線状)のスピン波導波路、103はNiなどの膜面内方向に磁化容易軸を有する強磁性膜、104はPZTなどの強誘電体膜、105はAlなどの金属電極材料膜、106はAlなどの金属材料の線路である。107はスピン波を励起する領域、108はスピン波を検出する領域である。強磁性膜103と強誘電体膜104と金属電極材料膜105は、電界を印加すると強磁性膜103の磁気異方性の方向が制御可能な、電気磁気(ME)効果素子を構成する。

また、以下では、図1に示されているx,y,z座標系を用いて説明を行う。本明細書で膜面に垂直な方向とはz軸方向を指すものとし、膜面に平行な方向とはxy平面内の方向とする。この回路においてスピン波を用いた演算は、以下のように行われる。

ME素子に+、−(具体的には膜面垂直方向上、下)の電界をかけることで、強磁性膜103に“0”,“1”の情報を書き込む。次に、ME素子に再び同じ極性の電界を印加してスピン波を励起する。スピン波がスピン波導波路102を伝搬して電極線路106の下部にあるNi膜に到達する間に、最初の演算がスピン波の波動的性質を用いて行われ、その結果がNi膜に記録される。次に、電極線路106が活性化されて再びスピン波が励起され、スピン波がスピン波導波路102を伝搬して検出領域108に到達する間に、第2の演算がスピン波の波動的性質を用いて行われ、領域108にあるNi膜に記録される。演算結果は、領域108にあるME素子を通じて電気的に検出される。

図2〜4は、スピン波導波路102とME素子をさらに詳細に示した説明図である。図2はスピン波導波路102とME素子の接続部の模式図、図3及び図4はスピン波導波路とNi膜の磁化状態を示す模式図である。

図2に示すように、Ni膜103、強誘電体膜104、金属電極材料膜105の積層体であるME素子はスピン波導波路の一部に挿入されるようにして配置されている。

図3に示すように、スピン波導波路102では強磁性体の磁化は膜面垂直方向を向いている。これに対し、ME素子を構成するNi膜103の磁化は膜面内方向に磁化容易軸を有する。しかし、Ni膜103は垂直磁化の強磁性膜102と磁気的に結合しているため、その磁化方向は完全に膜面内方向を向くことができず、図4のように、膜面垂直/膜面内の間の方向を向く。この安定点は、+y/−y方向にそれぞれ一つずつあるので、Ni膜に“1”,“0”の情報を記録することができる。

図5〜8は、上記で述べたスピン波の波動的な性質を用いた情報の書込み方法について、さらに詳しく示した図である。図5のように、情報入力部301に情報1が記録されている場合、すなわち+y方向に磁化が向いている場合を考える。図5の場合、情報入力部301と情報出力部303を接続するスピン波導波路102の長さがスピン波の波長λのn倍(nλ:nは自然数)に等しいので、電界によって励起されたスピン波304は、スピン波が励起されてから時間t=λ/v(vはスピン波の速度)後の情報出力部303での振幅は+y方向となる。この情報がそのまま情報出力部303に記録される。他方、図6のように、情報入力部301と情報出力部303が、スピン波の波長λのn+(1/2)倍の長さのスピン波導波路102で接続されているときには、時間t後のスピン波の振幅は−y方向となり、この情報がそのまま情報出力部303に記録される。図7のように、情報入力部301と情報出力部303が、スピン波の波長λのn倍(nλ)の長さのスピン波導波路で接続され、情報入力部301に情報0、すなわち−y方向向きの磁化が記録されている場合には、時間t後のスピン波の振幅は−y方向となり、この情報が情報出力部303にそのまま記録される。また、図8のように、情報入力部301と情報出力部303が、スピン波の波長λのn+1/2倍の長さのスピン波導波路102で接続され、かつ情報入力部に情報0、すなわち−y方向向きの磁化が記録されている場合には、時間t後のスピン波の振幅は+y方向となり、この情報が情報出力部303にそのまま記録される。

特表2009−508353公報

US 2007/0296516 A1

Nature, Vol.416, pp.713-715(2002)

IEEE TRANSACTIONS ON MAGNETICS, VoL.44, No.9, pp.2141-2150 (2008)

JOURNAL OF APPLIED PHYSICS Vol.110, p.034306 (2011)

しかし、上記で示したスピン波演算回路には、以下のような課題がある。

非特許文献2に記載されているスピン波演算回路では、演算をクロックに応じて逐次進めていくという機構がないので、現在主流である同期式情報処理方式を用いることができず、応用が著しく限定される。非特許文献3では、この点が改善されている。しかし、図2に示されたスピン波回路では、膜面垂直方向(z軸方向)に磁化容易軸を有するスピン波導波路の一部に、膜面内方向(y軸方向)に磁化容易軸を有する情報記録部が挿入されている。このような構造の場合、例えば、JOURNAL OF APPLIED PHYSICS Vol.104, 063921 (2008)に記載されているように、磁気異方性の異なった領域の境界でスピン波の反射が生じてしまい、スピン波が効率よく伝搬しないという問題がある。

本発明は、スピン波の反射がなく効率よくスピン波が伝搬するスピン波回路、効率よく情報を記録できる情報記録部の構造、及び記録制御の方法と、それを用いた既存の同期式演算回路とコンパチブルな演算回路を提示するものである。

本発明では、基板上にスピン波を伝搬させる強磁性体線路が設け、強磁性体線路上に非磁性中間層を介して強磁性層が積層された領域を複数設け、強磁性体線路と強磁性層を非磁性中間層を介して強磁性結合させ、強磁性体線路の磁化容易軸と強磁性層の磁化容易軸を直交させてスピン波回路を構成する。

強磁性体線路及びその上に形成される強磁性層はCo,Feないしそれらの合金、あるいは前記Co,Feないしそれらの合金にBを含有する金属で構成することができる。

強磁性体線路の磁化容易軸を強磁性体線路の延伸方向に平行とし、強磁性層の磁化容易軸を膜面に垂直とする。あるいは、強磁性体線路の磁化容易軸を強磁性体線路の延伸方向と直交かつ基板表面に平行とし、強磁性層の磁化容易軸を膜面に垂直とする。あるいはまた、強磁性体線路の磁化容易軸を基板面に垂直とし、強磁性層の磁化容易軸を膜面に平行とする。

更に、強磁性層の上に絶縁層を形成し、その絶縁層の上に非磁性金属からなる電極を設ける。また、所定の領域の強磁性層の上に絶縁層を形成し、その絶縁層の上に強磁性体からなる電極を設ける。

強磁性体線路上に形成する強磁性層は、互いに磁化が反平行に向いた2層の強磁性層と、その2層の強磁性層に挟まれた非磁性層とで構成するのが好ましい。

また、本発明のスピン波回路は、基板上にスピン波を伝搬させる強磁性体線路が設けられ、強磁性体線路上に非磁性中間層、強磁性層、絶縁層及び電極層がこの順で積層された領域が複数設けられ、強磁性体線路と強磁性層は非磁性中間層を介して強磁性結合しており、強磁性体線路の磁化容易軸と強磁性層の磁化容易軸が直交しており、上記領域は情報の入力及び強磁性体線路を伝搬するスピン波を励起するための情報入力部、情報の一次記録及び強磁性体線路を伝搬するスピン波を励起するための一次情報記録部、又は情報を読み出すための情報再生部として使用される。ここで、情報再生部の電極層は導電性強磁性層である。

更に、一次情報記録部及び情報再生部で複数の強磁性体線路を交差させる。また、隣接する情報入力部、一次情報記録部、情報再生部の間の距離は、強磁性体線路を伝搬するスピン波の半波長の偶数倍あるいは奇数倍とする。

本発明によるスピン波回路の動作制御方法は、情報入力部の電極層に所定の閾電圧以上かつ所定のパルス幅の第1の電圧を印加して当該情報入力部を構成する強磁性層に情報の書込みを行う工程と、情報が記録されている情報入力部又は一次情報記録部の電極層に前記所定の閾電圧より小さい所定のパルス幅の第2の電圧を印加して強磁性体線路中にスピン波を励起させると共に、情報入力部又は一次情報記録部から情報を伝達すべき一次情報記録部又は情報再生部の電極層に第3の電圧を印加して当該一次情報記録部又は情報再生部を構成する強磁性層の磁化遷移のエネルギー障壁の値を低下させる工程と、情報を伝達すべき一次情報記録部又は情報再生部に情報が記録された後、第3の電圧の印加を停止する工程と、を含む。

ここで、第3の電圧を印加するタイミングは、第2の電圧印加と同じタイミングあるいはそれ以降でスピン波が情報を伝達すべき一次情報記録部又は情報再生部に到達するまでの間のタイミングとする。

また、第2の電圧は正弦波とし、第3の電圧は矩形波とする。

本発明によると、スピン波の反射がなく効率よくスピン波が伝搬し、効率よく情報を記録できるスピン波回路及び記録制御の方法を提供することができる。

上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

スピン波導波路を用いた演算回路の従来例を示す図。

従来のスピン波導波路とME素子の接続部の模式図。

スピン波導波路とNi膜の磁化状態を示す模式図。

スピン波導波路とNi膜の磁化状態を示す模式図。

スピン波導波路における情報の記録方法を示す図。

スピン波導波路における情報の記録方法を示す図。

スピン波導波路における情報の記録方法を示す図。

スピン波導波路における情報の記録方法を示す図。

スピン波導波路及びスピン波回路の一実施例を示す模式図。

スピン波導波路及びスピン波回路の一実施例を示す模式図。

スピン波導波路及びスピン波回路の一実施例を示す模式図。

情報入力部への情報書込みの原理を示す図。

スピン波励起の原理を示す図。

従来のスピン波導波路内における内部磁界の変化を示す説明図。

本発明のスピン波導波路における内部磁界の変化を示す説明図。

スピン波導波路及びスピン波回路の一実施例を示す模式図。

スピン演算回路を構成するスピン波回路の各部への電圧印加を示す図。

印加電圧ViとVoの波形と印加タイミングの例を示す図。

AND論理及びOR論理を実現するスピン波回路の例を示す図。

NAND論理を実現するスピン波回路の例を示す図。

セレクタ回路を実現するスピン波回路の図。

全加算回路を実現するスピン波回路を示す模式図。

スピン波演算回路とCMOS回路の集積化方法を示す模式図。

以下、図面を参照して本発明の各種の実施例を説明する。

図9は、スピン波導波路及び情報記録部を備えるスピン波回路の第1の実施例を示す模式図である。

スピン波導波路を構成する強磁性体線路405は、連続した長尺形状の膜として下地膜406の上に形成されている。情報入力部407、情報の一次記録部408、情報再生部409などの領域をスピン波導波路で結ぶことでスピン波回路が構成される。情報入力部407、情報の一次記録部408は、強磁性体線路405上に非磁性膜404、情報の記録及びスピン波の励起を行う強磁性膜403、絶縁膜402、電極401を積層することによって構成される。情報再生部409では、電極401の代わりに導電性強磁性膜410が用いられており、情報再生部409はいわゆる強磁性トンネル接合(MTJ)となっている。

以下では、図9に示されているx,y,z座標系を用いて説明を行う。本実施例で膜面に垂直な方向とはz軸方向を指すものとし、膜面に平行な方向とはxy平面内の方向とする。この定義は、図1〜4の場合と全く同一であり、以下に説明する他の実施例でも同様の定義を用いる。

図9の実施例では、スピン波導波路を構成する強磁性体線路405の磁化容易軸は膜面垂直方向(z軸)を向いている。これに対し、強磁性膜403,410の磁化容易軸は膜面内方向(y軸)を向いている。スピン波導波路を構成する強磁性体線路405と強磁性膜403とは、非磁性膜404を介して強磁性結合している。このため、強磁性膜403の磁化方向は完全に膜面内を向くことはなく、図9に示されているようにやや膜面垂直方向(z軸)に立った方向を向いている。図9の例では、強磁性膜403の磁化の安定方向は、±y軸方向に2つあり、これらの方向を向いた磁化に情報“1”と“0”を代表させることができる。

図10及び図11は、スピン波導波路及び情報記録部を備えるスピン波回路の第2、第3の実施例を示す模式図である。

図10において、501は電極、502は絶縁膜、503は情報の記録及びスピン波の励起を行う強磁性膜、504は非磁性膜、505はスピン波導波路を構成する強磁性体線路、506は下地膜である。情報入力部507、情報の一次記録部508、情報再生部509などをスピン波導波路で結ぶことでスピン波回路が構成される。情報再生部509では、電極501の代わりに導電性強磁性膜510が用いられており、情報再生部509はいわゆる強磁性トンネル接合(MTJ)となっている。図10に示したスピン波回路の基本的な構成は図9と同様であるが、図10の場合、スピン波導波路を構成する強磁性体線路505の磁化容易軸は膜面内方向(x軸)、すなわち強磁性体線路の延伸方向と平行な方向を向いている。これに対し、強磁性膜503,510の磁化容易軸は膜面垂直方向(z軸)を向いている。スピン波導波路を構成する強磁性体線路505と強磁性膜503とは、非磁性膜504を介して強磁性結合している。このため、強磁性膜503の磁化方向は完全に垂直方向を向くことはなく、図10に示されているようにやや膜面内方向(x軸)に倒れた方向を向いている。図10の例では、強磁性膜503の磁化の安定方向は±z軸方向に2つあり、これらの方向を向いた磁化に情報“1”と“0”を代表させることができる。

また、図11では、511は電極、512は絶縁膜、513は情報の記録及びスピン波の励起を行う強磁性膜、514は非磁性膜、515はスピン波導波路を構成する強磁性体線路、516は下地膜である。情報入力部517、情報の一次記録部518、情報再生部519などをスピン波導波路で結ぶことでスピン波回路が構成される。情報再生部519では、電極511のかわりに導電性強磁性膜520が用いられており、情報再生部519はいわゆる強磁性トンネル接合(MTJ)となっている。図11の基本的な構成は図9と同様であるが、図11の場合、スピン波導波路を構成する強磁性体線路515の磁化容易軸は膜面内方向(y軸)、すなわち強磁性体線路の延伸方向と直交かつ基板表面に平行な方向を向いている。これに対し、強磁性膜513,520の磁化容易軸は膜面垂直方向(z軸)を向いている。スピン波導波路を構成する強磁性体線路515と強磁性膜513とは、非磁性膜514を介して強磁性結合している。このため、強磁性膜513の磁化方向は完全に垂直方向を向くことはなく、図11に示されているようにやや膜面内方向(y軸)に倒れた方向を向いている。図11の例では、強磁性膜513の磁化の安定方向は±z軸方向に2つあり、これらの方向を向いた磁化に情報“1”と“0”を代表させることができる。

以上のように、本発明では、スピン波導波路を構成する強磁性体線路と強磁性膜の磁化容易軸の組み合わせに異なった3つの組み合わせがあることがわかる。

次に、これらの実施例で用いられる材料について述べる。本発明では、スピン波の発生及び情報の記録を、電界の印加によって行う。したがって、強磁性膜403,503,513用の材料としては、まず界面の異方性を電界で変調できるFe、ないしCoとFeの合金、ないしそれにBが添加された合金が適している。その場合、絶縁膜402,502,512としては、上記材料の界面異方性に電界による大きな変調効果を与えるMgOが適した材料となる。特にCoFeB膜は、膜厚tにより界面の垂直磁気異方性の値を変調でき、膜厚に応じて磁気異方性の方向を膜面内方向ないし膜面垂直方向に制御できることが、Nature Materials, Vol.9, pp.721-724 (2010)に示されている。以下の詳細説明では組成をCo₂₀Fe₆₀B₂₀としたCoFeBを例にして説明するが、必ずしもこれに限られるものではない。

本実施例では、CoFeBの膜厚tがt>1.3nmの場合に、磁化方向が膜面垂直方向から膜面内方向に変化した。強磁性膜の磁化が垂直から面内に切り替わる臨界膜厚は、CoFeBの組成や下部の下地膜の材料等で変化する。比較的大きな臨界膜厚を得るには、CoFeBのCoとFeの組成比は50:50〜0:100が望ましい、またCoFeB膜をスピン波導波路用の材料として用いる場合は、下地膜406,506,516としてTaをベースとした合金を用いることが望ましい。

スピン導波路を構成する強磁性体線路及び情報記録部の強磁性膜として用いるCoFeBの膜厚に関しては、表1に示した場合の実験例を示すが、これに限定されるものではない。

試料振動型磁力計(VSM)によってCoFeB膜の飽和磁化Msを測定したところ、その値は1.6Tであった。

強磁性膜403,503,513と、スピン波導波路を構成する強磁性体線路405,505,515との強磁性結合を媒介する非磁性膜404,504,514の材料としては、Ta,Ru,Ir,Os,Cr等を用いる。これらの材料の膜厚は強磁性結合の強さを制御する重要なパラメータとなるので、慎重に選択しなければならない。詳細は後で詳述する。

強磁性体線路及び情報記録部の強磁性膜用のその他の材料としては、CoFeベースの合金のほか、Ni、あるいはNiとFeをベースとした合金を用いることもできる。また、絶縁膜の種類はMgO膜に限られるものではなく、例えばAl,Zn,Ti,Zr,Ni,Si,Feより選択された少なくとも一つの元素を含む酸化物、窒化物、酸窒化物を用いることができる。電極401,501,511の材料としてはAlが適しているが、このほかCu,Au,Ag及びこれらの合金のように抵抗率の小さな金属が望ましい。また、下地膜406,506,516の材料は、スピン波導波路用の材料の結晶成長を的確に制御するために適宜選択する。

以下、本実施例のスピン波導波路を用いたスピン波回路での情報記録、情報伝達の方法について、図9(表1、項番(1))のケースを例に説明する。なお、実験に用いた強磁性体線路の幅は50nm、情報入力部407、一次情報記録部408、情報再生部407に設けられた強磁性膜403,410、MgO膜402、電極401の寸法は、x軸方向が25nm、y軸方向が50nmであり、y軸方向に面内の形状磁気異方性を有する構造となっている。なお、本実施例では強磁性膜403の形状は長方形としたが、この形状は、長径/短径の値が異なっている楕円形状や、八角形、六角形でもよい。

情報の記録は、情報入力部407に電界パルスを印加して行う。電界パルスを、CoFeB膜403を+の極性としてCoFeB膜403から電極401にかけると、CoFeB膜403のMgO膜402との界面付近の電子状態が変化し、界面付近の垂直磁気異方性が大きくなる。これに伴って、図12に示すように磁化が歳差運動を始める。印加電圧がある閾電圧Vthより大きい場合、磁化の歳差運動の振幅が大きくなり、磁化はz軸を中心とした歳差運動を始める。歳差運動の周期をTとするとき、電圧パルスの幅τを略T/2とした場合、図12のように、電圧パルスを切った後、磁化はもう一方の安定点の周りで次第に減衰し、最後は安定点に落ち込んで静止する。

パルス幅τをTとすると、磁化は元の安定点で静止する。以上のように、τ=(T/2)×(2n−1)(nは自然数)とすれば、磁化の遷移が起こり、τ=nTとすれば磁化の遷移は起こらない。本実施例の場合、Vthは約0.4Vであり、T=300psであった。高速動作の観点からは、τ=150psで記録を行うことが望ましいが、周辺回路がそこまで高速化できない場合には、τ=450ps,750psなどの高次の周期のパルス幅を用いればよい。実際の回路動作では、前回の記録動作で情報入力部407のCoFeB膜には−y方向(情報0)、ないし+y方向(情報1)の磁化が記録されている。もし前回と同じ情報を記録したければ電圧を印加せず、前回の情報を書き換えたい場合にパルス幅τ=(T/2)×(2n−1)のパルス電圧を印加することにすればよい。

情報の伝達にはスピン波を用いる。この場合には、図13に示すように、閾電圧Vthより小さなパルス電圧を印加する。印加するパルスの長さは、基本的に周期Tの整数倍とする。前述した2つの安定な磁化方向を切り替えるには、磁化に両者の間のエネルギー障壁ΔEを超える運動エネルギーを供給する必要があるが、V

スピン波による書込み原理は、基本的には図5〜8の方式を踏襲するが、本発明では、スピン波導波路は磁化容易軸が一様な材料を用い、スピン波導波路の上に非磁性膜を介して、スピン波導波路と強磁性結合した強磁性膜を記録用の膜として設置する構造となっているところに特徴がある。

まず、本発明のスピン波導波路で、何故効率よくスピン波が伝搬するか、その理由を説明する。図14は、図2、図3に示した公知例の構造に関して、スピン波導波路内の内部磁界Hinが、導波路の長さ方向にどのように変化するかを示した図である。内部磁界Hinとは、外部からの印加磁界、交換結合磁界、反磁界、静磁気結合から発生する磁界等のすべての磁界の和である。図2、図3に示した公知例の構造では、内部磁界が、スピン波による情報を記録する領域103付近で、大きく変化することがわかる。これは、内部磁界のy軸方向成分Hin_yと、内部磁界のz軸方向成分Hin_zの変化が、領域103付近で釣り合っていないため起こる現象である。このような内部磁界の変動がスピン波導波路内部で発生すると、スピン波の伝搬特性が内部磁界によって支配されているため、内部磁界が変動する場所でスピン波の反射が起こってしまう。このため、伝搬してきたスピン波が情報の記録領域103に到達しにくくなり、効率よい記録動作が行えない。

図15は、本発明のスピン波導波路の内部磁界の、導波路の長さ方向の変化の様子を表した図である。内部磁界のy軸方向成分Hin_yと、内部磁界のz軸方向成分Hin_zの変化が、強磁性膜403の存在する領域付近で釣り合っているため、全内部磁界Hinの大きさは、記録層にあたる強磁性膜403の直下でもほとんど変化しない。本発明では、スピン波導波路内の内部磁界が一様であることが大きな特徴であり、このため、スピン波は効率よく強磁性膜403の直下まで伝搬し、効率よい記録動作が可能となる。

効率のよい記録動作を行うための、もう一つの重要なパラメータは、非磁性膜404(504,514)を介した強磁性結合の強さである。本発明では、非磁性膜の材料及びその膜厚を変えることにより、強磁性結合磁界を制御した。例えば、非磁性膜材料としてRuを用いた場合、その膜厚を0.4〜1nmの間で変化させることで、強磁性結合磁界の大きさを500〜3000Oeの間で変化させることができた。強磁性結合磁界が1000Oe未満と小さい場合、図9の構造において、最大0.4Vの電圧を、電極401と強磁性膜403の間に与えてスピン波を励起した場合でも、スピン波の情報は、一次情報記録部408の強磁性膜403には記録できなかった。強磁性結合磁界が1000Oeの場合には、0.4Vの電圧を与えてスピン波を励起すると、スピン波の情報が一次情報記録部408の強磁性膜403に記録された。強磁性結合磁界が2000Oeを超えると、0.3Vの電圧を与えてスピン波を励起したケースでも、一次情報記録部408の強磁性膜403に情報が記録された。記録が可能となる電圧の値は、強磁性結合磁界が2000Oeを超えると、0.3Vより下がらなくなった。すなわち、図9(すなわち表1(1))に対応する、スピン波導波路を構成する強磁性体線路405、強磁性膜403の材料としてCoFeBを用いる場合には、2000Oeより大きな強磁性結合磁界を実現することが望ましい。

強磁性結合磁界をHexとすると、上に述べた非磁性膜の材料及びその膜厚で本来制御できる強磁性結合定数Jexとの間には、Hex=Jex/(Ms・t)(Msは強磁性体線路ないし強磁性膜を構成する強磁性体の飽和磁化、tはスピン波導波路ないし強磁性膜の厚さ)の関係がある。非磁性膜の材料及びその膜厚で制御できる強磁性結合定数Jexの値には限界があるので、例えば、スピン波導波路や強磁性膜の膜厚を薄くする、あるいは、スピン波導波路や強磁性膜の飽和磁化Msを低減するということも、Hexの増加に効果がある。たとえば、強磁性体線路用の材料として、飽和磁化MsがCoFeBより小さいNiFeを使うと、実効的な強磁性結合磁界Hexの増加を図ることができる。ただし、NiFeを用いる場合には、図9(すなわち表1、項番(1))のケースでは、強磁性体線路の磁化方向は膜面内方向となるので、z軸方向に外部磁界を与えてNiFeの磁化方向をz軸方向へ向ける必要がある。なお、外部磁界の印加により強磁性膜403も外部磁界の影響を受けるが、強磁性膜403の飽和磁化Msの値をNiFeより大きくすれば、膜面垂直方向に働く反磁界の影響で、強磁性膜403の磁化は相変わらず膜面内方向を向いており、その動作に大きな影響はない。

次に、表1の(2)、(3)のケースについて説明する。これらのケースでは、スピン波導波路を構成する強磁性体線路の幅は50nmとし、情報入力部507,517、一次情報記録部508,518、情報再生部509,519における強磁性膜503,513、MgO膜502,512、及び電極501,511の寸法は、50nm×50nmの正方形とした。この理由は、これらの領域に設けられた強磁性膜の磁化容易軸が膜面垂直方向(z軸方向)であるため、正方形のように対称性の良い構造のほうが、磁化反転時に無用の反磁界の影響を受けず、よりコヒーレントな磁化反転が実現できるためである。なお、本実施例では強磁性膜503,513の形状は正方形としたが、この形状は、円形状や、正八角形、正六角形等でもよい。

これらのケースにおいても、強磁性結合磁界が1000Oeを超えると、Vth<0.4Vの印加電圧を情報入力部507,517の電極501,511に印加した場合に、励起、伝搬したスピン波で、一次情報記録部508,518の強磁性膜に磁化反転を誘起し情報を記録可能である。これらの例のように、スピン波導波路を構成する強磁性体線路の磁化容易軸が、膜面内(xないしy軸方向)を向いている場合は、z軸方向の磁化容易軸を有する表1(1)のケースに比べ磁気異方性が小さいので、強磁性体線路の磁化状態を一様化するためには、x軸ないしy軸方向への外部磁界の印加が必要である。本実験では、表1(2)の場合にx軸方向に700Oe、表1(3)の場合にはy軸方向へ1500Oeの磁界を印加した。ただし、外部磁界の印加により強磁性膜503,513も外部磁界の影響を受けるが、強磁性膜503,513の膜面垂直方向に磁気異方性が十分に大きいので、その動作に大きな影響はない。

上述のように、スピン波導波路を構成する強磁性体線路の飽和磁化Msを低減すると、同一の強磁性結合定数の積層構造において、実効的に強磁性結合磁界を大きくすることができる。本ケースにおいても、例えばスピン波導波路用の材料としてNiFeは有力な材料である。NiFeを用いた場合には、導波路内で発生する反磁界の大きさもCoFeBに比べて小さくなるので、上述した磁化状態を安定化するために必要な外部磁界も低減できる。たとえば、膜厚2nmのNiFe膜をスピン波導波路用材料として用いる場合には、表1(2)のケースでx軸方向の外部磁界を500Oe程度に、表1(3)のケースでy軸方向の外部磁界は1000Oe程度にすることができた。

一次情報記録部408(508,518)から情報再生部409(509,519)への情報伝達、演算処理も上記と全く同じような手続きで行われる。すなわち、一次情報記録部408(508,518)の電極にV

図16は、図9の強磁性膜403を、3層の積層フェリ層801,802,803で構成した実施例を示す摸式図である。図16において、401は電極、402は絶縁膜、801は積層フェリ層を構成する第一の強磁性膜、803は積層フェリ層を構成する第二の強磁性膜、802は2つの強磁性膜801,803を反強磁性的に結合するために設けられた非磁性膜、404は強磁性膜803とスピン波導波路を構成する強磁性体線路405を強磁性結合させるために設けられた非磁性膜、406は下地膜であり、407は情報入力部、408は一次情報記録部、409は情報再生部である。

本実施例において、積層フェリ層以外の構造の材料及びその物性は、図9と同様である。積層フェリ層を構成する強磁性膜としては、図9と同様にCoFeBを用いることができる。この場合、図9におけるデバイス動作に関して説明したとおり、絶縁膜402(例えばMgO)を介して、電極401に負の電圧を印加すると、図9の場合と同様に、強磁性膜801と絶縁膜402の界面に働く界面磁気異方性を変調でき、その効果によって積層フェリ層への情報記録、ないし積層フェリ層でのスピン波の励起を行うことができる。非磁性膜802としては、例えばRu,Ir,Os,Cr等を用いることができる。図16には、積層フェリ層を構成する強磁性膜801,803の磁化方向は、ほぼ膜面内(y軸方向)を向いているように描かれているが、実際はスピン波導波路との強磁性結合により、両者の磁化方向が少しz軸方向に立った、いわゆるキャント状態になっている。

積層フェリ構造を導入すると、2つの強磁性膜801,803からの漏洩磁界が互いにカップルし、いわゆる閉磁束構造をとるので、磁化反転時の反磁界の影響を低減でき、より小さな電圧での書き込み、またより小さな振幅のスピン波での情報書込みが可能となる。実際、積層フェリ層以外は全く図9と同一の寸法、材料を用い、強磁性膜801に厚さ1.4nmのCoFeBを用い、強磁性膜803に厚さ1.5nmのCoFeBを用いた場合、図9の構造に比べて、一次情報記録部408へ情報記録するために必要なスピン波を励起するのに、情報入力部407の電極401に印加すべき電圧を20%程度低減できた。

図16は、図9の構造をベースに構成した積層フェリ層を有するスピン波回路の構造例であったが、図10、図11の構造をベースにして、積層フェリ層を有するスピン波回路を構成することも可能である。その場合、積層フェリ層を構成する強磁性膜は、膜面垂直方向(z軸方向)に磁化容易軸を有する材料を用いる。例えば、厚さが1.3nm以下のCoFeB膜などが利用できる。

上記では、基本的なスピン波導波路構造と、入力情報の記録、スピン波による情報の伝送、記録動作に関して説明した。すでに述べたように、本発明のスピン波演算回路では、図9、図10、図11(すなわち表1のケース1〜3)のいずれの場合においても、強磁性膜403,503,513の磁化がエネルギー的に等価な2つの方向を有することが、記録層を構成する条件であった。これらの安定な磁化方向に向いた磁化がもう一方の安定状態に遷移するためには、2つの状態間にあるエネルギー障壁を乗り越える必要があり、スピン波の磁化の運動が、強磁性結合を介して、この遷移を引き起こすドライビングフォースとなる。しかしながら、本発明のように電界を用いてスピン波を励起する場合、励起されるスピン波の振幅には限界があり、通常、スピン波導波路を構成する強磁性体線路の飽和磁化Msの20〜30%が上限である。また、振幅が大きすぎるスピン波が励起されると、強磁性体中で引き起こされる非線形な現象で、スピン波の波形や位相が大きく乱れることも報告されている。したがって、少ない電力で励起される比較的小さな振幅を有するスピン波によって、情報の書込みが可能な方式が強く望まれる。

図17及び図18は、上記の課題を解決する一方式を示すものであり、スピン波の情報を効率よく情報記録部に記録する原理を示す模式図である。図17は、図9に示した基本的なスピン演算回路を構成するスピン波回路とその各部への電圧印加を示す図である。Viは、情報入力部407に印加する電圧を、Voは一次情報記録部408に印加する電圧を表す。

図18は、情報入力部407に印加する電圧Viと一次情報記録部408に印加する電圧Voの波形と印加タイミングを示す図である。スピン波による情報の伝送を開始するため、図18のように、あるタイミングt1で情報入力部407の電極に印加する電圧ViをONする。Viとしては通常、図18に示されるようなある周波数を有する正弦波状の電圧を印加して、情報入力部407にスピン波を励起する。ただし電圧波形は正弦波に限定されるものではなく、正弦波の半周期に相当する矩形状の波形であってもよい。Viの周波数は、スピン波導波路を構成する強磁性体線路材料や構造によって異なるが、通常数GHz〜10GHz程度である。また、印加する正弦波状の電圧の繰り返し周期は、スピン波導波路を構成する強磁性体線路材料や構造及び一次情報記録部の強磁性膜材料、強磁性体線路と強磁性膜の間の強磁性結合の強さなどによって異なるが、通常1から数周期に設定する。

さらに、このタイミングt1において、一次情報記録部408の電極に負電圧Voを印加する。この電圧波形は、Viと異なり、矩形の波形である。印加された電圧Voは、強磁性膜403(たとえばCoFeB)の界面磁気異方性を増加させる。このようにすると、上述した強磁性膜403の磁化は一層垂直方向に向き、このため上述した2つのエネルギー安定点を遮るエネルギー障壁の値が低下し、より小さな振幅のスピン波によってでも、情報の記録が行えるようになる。情報入力部407で励起されたスピン波は、タイミングt2において一次情報記録部408に到達し、一次情報記録部408での記録動作を行う。その動作が終了するタイミングt3でVoの値をゼロにすれば、一次情報記録部408の強磁性膜の磁化方向はより膜面内方向に倒れ、2つのエネルギー安定点を遮るエネルギー障壁の高さが高くなるので、記録された情報は安定に記録され続けることになる。タイミングt3は、一次情報記録部408へ伝播してきたスピン波の振幅がゼロとなるタイミングであることが望ましい。

なお、図18においては、一次情報記録部408へ電圧Voを印加するタイミングを、情報入力部407に電界Viが印加されるタイミングt1と同一としたが、そのタイミングは、t1以降であり、かつスピン波が一次情報記録部408に到達するタイミングt2までの間であればよい。

本実施例では、基本ゲートであるAND論理、OR論理、NAND論理、及びそれを利用した最も基本的な組み合わせ回路であるセレクタ及び全加算器を、本発明の導波路を用いて構成する方法を示す。

図19はAND論理を実現するスピン波回路の例を示し、図20はNAND論理を実現するスピン波回路の例を示す図である。入力端子1001,1002は情報の入力を行う2つの端子、出力端子1005は演算結果を出力する端子である。入力端子と出力端子の間はスピン波導波路1003,1004によって結ばれており、出力端子1005の個所で2つのスピン波導波路1003,1004が交差している。以下、図19及び図20の記録部で、磁化が図の下向きである場合の情報を「0」、上向きである場合の情報を「1」で表すことにする。

図19に示したAND論理を構成するスピン波回路では、スピン波導波路1003,1004の長さをスピン波の波長λのn倍とし、さらに出力端子1005には予め情報“0”を記録しておく。真理値表を表2に示す。

図19では、2本のスピン波導波路1003,1004の長さが等しいので、入力端子1001と入力端子1002の位相(すなわち記録された情報)が等しいとき、入力端子1001で励起されたスピン波と入力端子1002で励起されたスピン波は強め合って干渉し、もともとの入力情報が(“0”,“0”)の場合は“0”が、(“1”,“1”)の場合は“1”が、出力端子1005に記録される。

他方、入力端子1001と入力端子1002の位相(すなわち記録された情報)が等しくないとき、入力端子1001で励起されたスピン波と入力端子1002で励起されたスピン波は弱め合って干渉し、情報は上書きされず、いずれも“0”が記録されたままになる。以上で表2の論理が実現される。

OR論理は、図19のスピン波回路において、出力端子1002に予め情報“1”を記録しておくことで実現できる。

図20に示したNAND論理を実現するスピン波回路の例では、入力端子1001と出力端子1005をつなぐスピン波導波路の長さは、スピン波の波長λの(n+1/2)倍であり、入力端子1002と出力端子1005をつなぐスピン波導波路の長さも、スピン波の波長λの(n+1/2)倍である。また出力端子1005には予め“1”を記録しておく。真理値表を表3に示す。

図20において、2つの入力端子に記録された情報が(“0”,“0”)の場合、入力端子1001のスピン波、入力端子1002のスピン波の位相がともにπずれているので、そのまま強め合って干渉し、出力端子1005の情報“1”を上書きする。2つの入力端子に記録された情報が(“0”,“1”)の場合は、入力端子1001で励起されたスピン波と入力端子1002で励起されたスピン波の位相がπずれているので、両者は弱めあって干渉し、情報“1”が出力端子1005にそのまま残る。

2つの入力端子に記録された情報が(“1”,“0”)の場合、入力端子1001で励起されたスピン波と入力端子1002で励起されたスピン波の位相がπずれているので、両者は弱めあって干渉し、情報“1”が出力端子1005にそのまま残る。2つの入力端子に記録された情報が(“1”,“1”)の場合、入力端子1001のスピン波、入力端子1002のスピン波の位相がともにπずれているので、そのまま強め合って干渉し、出力端子1005に情報“0”を上書きする。

以上のようにして、NAND論理が実現される。NAND論理素子は、すべての論理演算回路を実現するユニバーサルな回路なので、以上から、本発明のスピン波導波路を用いて、あらゆる論理演算回路が実現できる。

次に、AND論理とOR論理を組み合わせた少し規模の大きな論理回路であるセレクタ回路の実現方法を、図21を用いて説明する。

まず、図21において、最も左側にある4つの記録部1101a,1101b,1101c,1101dは、入力信号を書き込む領域である。記録部1103,1104には信号“0”を、記録部1105には信号“1”を、演算前に書き込んでおく。

次に、4つの記録部1101a〜1101dに電気信号を同期して入力し、スピン波を発生させる。スピン波はスピン波導波路を通って図21の右方向に伝搬していく。図21の左上の2つのスピン波導波路を伝搬するスピン波は、2つのスピン波導波路1102が合流する記録部1103に情報を書き込むが、スピン波の干渉効果により、1101a及び1101bの情報がともに“1”の場合のみ、記録部1103に書き込まれる情報は“1”となる、すなわちAND動作が実現する。一方、図21の左下部のスピン波導波路では、スピン波導波路1102を伝搬するスピン波の位相のみが半波長分ずれているため、1101cが“1”、1101dが“0”の場合のみ、記録部1104に“1”が書き込まれる。

次に、記録部1103,1104に同期して電圧印加してスピン波を発生させる。スピン波はさらにスピン波導波路を右方向に伝搬して、情報が記録部1105に書き込まれるが、ここでは記録部1103,1104に書き込まれた情報が(“0”,“0”)でない限り、情報“1”が記録部75に書き込まれる。すなわち、以下の表4に示す真理値表が成り立つ。

以上から、制御信号が“0”のとき、入力信号2が、制御信号が“1”のとき入力信号1が選択されるセレクタの機能が実現されている。なお、上記説明では、セレクタ中間部に2つの記録部1103と1104を設置する例を示した。このようにすると、記録部1101a〜1101dにおいて励起されるスピン波の位相ずれ、あるいは記録部1101a〜1101dと記録部1103,1104の距離の作製誤差によるスピン波の位相ずれを、1回1回の演算動作で吸収できるので、動作のマージンを拡大することができる。しかし超高速な動作が必要な用途では、記録部1103,1104を省略して、1回のクロックでセレクタの動作を完了することもできる。

本実施例で示したセレクタ回路は、例えばFPGA(Field-Programmable Gate Array)のロジックエレメントの基本回路であるので、このセレクタ回路を結合して大規模化することで、FPGAのロジックエレメントを本実施例のスピン波回路を用いて構成することができる。

次に、さらに大規模な演算回路である全加算器を、本発明のスピン波導波路を用いて構成する例を、図22に示す。図22において、丸で描かれたAi,Bi,Ci,Oi,Ai’,Ci’(i=1,2,‥)は、情報入力部、一次情報記録部、情報出力部等に相当する。具体的には、Ai,Biが情報記録部で、ここにi番目の桁の情報“0”,“1”が記録される。Ciは、加算演算におけるキャリーであり、i番目の演算結果で桁上がりが生じる場合には“1”、生じない場合は“0”が記録される。Oiはi桁目の演算結果を出力する情報出力部であり、Ai’,Ci’等は、演算結果の一次情報記録部である。図22では、3段目までの演算に関する動作が示されている。図中の矢印はスピン波導波路を模式的に表現したもので、矢印の方向にスピン波による情報の伝達が行われる。具体的な動作を、表5に纏めた。

まず、1段目の動作に関して説明する。タイミングT1において、情報入力部A1,B1へ情報を書込み、同時に情報出力部O1、キャリーC2に情報“0”を書き込んでおく。次のタイミングT2で、A1,B1でスピン波を励起し、C2への情報伝達を行うと同時に、A1からA1、B1からB1’への情報伝達を行う。まず、A1,B1からC2への情報伝達では、A1とC2、B1とC2の距離をスピン波の波長の整数倍に設定しておくことで、すでに述べたAND演算が実行され、A1,B1がともに“1”の場合のみ、C2に“1”が記録され、「桁上がり」が生じる。一方、A1→A1、B1→B1’の情報伝達では、A1とA1の距離をスピン波の波長の(2n−1)/2倍(nは自然数)にしておくことで、A1とA1の情報を“0”から“1”ないし、“1”から“0”に反転させる。一方、B1とB1’の距離をスピン波の波長の整数倍にすることで、B1の情報がそのままB1’へ伝達される。次のタイミングT3では、A1,B1’→O1への情報伝達、C2→C2’への情報伝達、A2,B2への書込み、O2への“0”書込みを行う。このうち、A1,B1’→O1への情報伝達のみが、第1段目の動作であり、A1とO1、B1’とO1の距離をスピン波の整数倍としておくことで、A1とB1の情報が異なっている場合にのみ、O1に伝搬してくるスピン波は強めあうので、情報が“0”から“1”に書き換えられる。したがって、真理値表は、表6のようになり、加算器の動作が行われていることがわかる。

2段目の動作は、タイミングT3での情報伝達における、C2→C2’への情報伝達、A2,B2への書込み、O2への“0”書込みに始まる。ここで、C2とC2’の距離をスピン波の距離を整数倍としておくと、C2からC2’へ情報は変化せず伝達される。次のタイミングT4では、A2→A2、C2’→O2、C2’→C2”への情報伝達が行われる。ここで、A2とA2の距離は、スピン波の波長の(2n−1)/2倍(nは自然数)、C2’とO2、C2’とC2”の距離はスピン波の整数倍とする。A2からA2には情報が反転して、C2’→O2、C2’→C2”では、情報がそのまま保持されて伝達される。次のタイミングT5では、A2→C3、B2→C3、C2”→C3への情報伝達、A2→O2、B2→O2への情報伝達が行われる。これらの情報記録部間の距離は、すべてスピン波の波長の整数倍としておく。まず、A2→C3、B2→C3、C2”→C3の情報伝達では、A2,B2,C2”のうち数が多いほうの情報が、C3に書き込まれる。A2→O2、B2→O2の情報伝達では、A2,B2の情報が異なっている場合のみ、すでにO2に書き込まれている情報の書換えが行われる。以上から、2段目の加算器の動作真理値表は、表7のようになり、全加算器の動作が実現されていることがわかる。

3段目以降の動作も、2段目の動作と同様に行われ、n桁のビット同士の加算が実現できる。

以上述べた、スピン波演算回路を実際のロジックチップに搭載する場合は、外部メモリとのインターフェースなどの周辺回路、クロック回路などは、従来のCMOS回路を用いる必要がある。これらの2つの回路の集積化方法を示す。

図23は、スピン波演算回路とCMOS回路の集積化方法を示した模式図である。図23において、1201はCMOSトランジスタであり、1202はCMOSトランジスタが形成される半導体レイヤーである。なお、CMOSトランジスタ1201やゲート配線1203は図23の奥行き方向にも延伸しているが、図23ではその最前部のみを図示している。また、図23では通常の平面型のCMOSトランジスタが図示されているが。用いるプロセスノードによっては、FIN−FETなどの立体構造を有するトランジスタや、チャネルが縦型になっている縦型のトランジスタなどを用いる場合もある。

本実施例において、CMOSトランジスタは、演算のタイミングを制御するクロックの生成や、読み出された信号の検出回路、及び周辺のメモリや様々なデバイスとの情報のやりとりを行うインターフェース回路などを形成するために使用される。図23はクロックを生成する場合の例である。1203はクロック信号を送付するタイミングを制御するゲート配線であり、1204はクロック生成を行うCMOS部分とスピン波演算回路部をつなぐグローバルな配線、1205は電極である。1206はCMOSトランジスタとスピン波演算回路部を接続するコンタクト配線であり、1207はこれらのコンタクト配線がレイアウトされている配線レイヤーである。なお、配線部分1207においても、奥行き方向の図示は省略している。CMOS回路部分で生成されたクロック信号は、配線1208によってスピン波演算回路の情報記録部/スピン波発生部1209に伝達される。情報記録部/スピン波発生部1209で励起されたスピン波は、スピン波導波路1210を通じて、次の情報記録部/スピン波発生デバイスへ信号を伝達する。すなわち最上部レイヤー1211が、スピン波演算回路部である。

以上のように、スピン波演算回路においては、最下層にCMOSトランジスタを形成する半導体部分を、最上層に金属磁性体から形成されたスピン波演算回路及びスピン波導波路配線網を形成できるので、従来のロジックチップに比べ、チップの面積を大幅に低減でき、低コスト化を実現できる。さらに、ロジックエレメント部分でも、またスピン波スイッチ群においても、使用する電圧を0.5V以下と、従来のCMOS回路に比べて大幅に低電圧化できるうえ、デバイスの総数を大幅に削減できるので、本実施例のスピン波演算回路を用いたロジックチップでは、従来のCMOS回路を用いたロジックチップに対して、大幅な低電力化を実現することが可能となる。

次に、図23に示したCMOSとスピン波演算回路を集積化したチップの製造方法について簡単に述べる。まず最初に、Si基板等の半導体基板に、通常のリソグラフィ、拡散、エッチング工程を用いて、CMOSトランジスタ1201を形成する。次に、最下部コンタクト1206用のビアを形成し、例えば、Ti/TiNの下地膜を引いた上でW膜を形成し、CMPによって平坦化する。引続いて絶縁膜をCVD等で製膜し、電極形成のためのホールをリソグラフィとドライエッチングで形成して、そのホールの中に、例えばCu等の金属をめっき法で製膜し、CMPで平坦化して電極を作製する。その後、さらに次のコンタクト1206を形成するためのビアを、リソグラフィとドライエッチングで形成して、そのビアの中に、例えばCu等の金属をめっき法で製膜し、CMPで平坦化を行ってCuのビアを形成する。このプロセスを繰り返し、所望の配線レイヤー1207を形成する。

最後に最上部の電極1205を形成して、CMPで平坦化したのち、下地膜/スピン波導波1210を構成する強磁性膜/MgO等の絶縁膜/電極膜及びコンタクトをとるためのキャップ膜を、例えばスパッタリング等の方法で順に製膜する。引き続き、リソグラフィでスピン波導波路の配線パターンを形成し、キャップ膜をまずドライエッチングでパターニングした後、パターニングされたキャップ膜をマスクとして、スピン波導波1210を構成する強磁性膜/MgO等の絶縁膜/電極膜をパターニングする。続いて、情報記録部部分のマスクをリソグラフィで形成し、再びキャップ膜にパターンを転写したのち、キャップ膜をマスクとして情報記録部をエッチングして、パターニングする。このとき、CoFeBを用いる場合は、スピン波導波路のCoFeBの膜厚が所定の値となるよう、エンドポイントモニターによって終点検知して、エッチングを止めることが重要である。引き続き、真空を破らずSiN等のパッシべーション膜を製膜した後ウェハを取り出し、CVD等で絶縁膜を形成した後、CMPで平坦化を行う。最後に、電極1205とクロック伝達用配線1208を接続するビアを形成し、Cu等の金属をめっきビア内に形成した後CMPで平坦化して、コンタクト1206及び情報記録部/スピン波発生部1209のキャップ膜の頭出しを行ったのち、その上にCu等で配線1208を形成し、再びCVD等で全体を絶縁膜に埋め込んで、チップの作製を完了する。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

101…Si基板 102…スピン波導波路 103…面内磁化強磁性膜 104…強誘電体膜 105…金属電極材料膜 106…金属線路 107…スピン波を励起する領域 108…スピン波検出領域 301…情報入力部 302…スピン波導波路 303…情報出力部 304…スピン波 401…電極 402…絶縁膜 403…強磁性膜 404…非磁性膜 405…強磁性体線路 406…下地膜 407…情報入力部 408…一次情報記録部 409…情報再生部 501…電極 502…絶縁膜 503…強磁性膜 504…非磁性膜 505…強磁性体線路 506…下地膜 507…情報入力部 508…一次情報記録部 509…情報再生部 511…電極 512…絶縁膜 513…強磁性膜 514…非磁性膜 515…強磁性体線路 516…下地膜 517…情報入力部 518…一次情報記録部 519…情報再生部 801…強磁性膜 802…非磁性膜 803…強磁性膜 1001…入力端子 1002…入力端子 1003…スピン波導波路 1004…スピン波導波路 1005…出力端子 1006…情報入力部 1007…情報の一次記録部 1008…情報再生部 1101…記録部 1102…スピン波導波路 1103…記録部 1104…記録部 1105…記録部 1201…CMOSトランジスタ 1202…CMOS半導体レイヤー 1203…ゲート配線 1204…グローバル配線 1205…電極 1206…コンタクト配線 1207…CMOS半導体レイヤー 1208…配線 1209…情報記録部/スピン波発生部 1210…スピン波導波路 1211…スピン波演算回路レイヤー