技术领域
[0001] 本
发明涉及E1链路领域，具体地，涉及一种E1通信协议的实现方法及系统。
背景技术
[0002] 我国采用的是欧洲的E1标准：将30路脉码调制PCM简称E1，速率是2.048Mbit/s。CCITT的G.703标准规定了E1
接口的物理和电特性。目前E1接口在
帧中继网、分组网、基站和军事通信中得到了广泛应用，用于传送语音、数据、图像和视频等多种业务。E1应用在通信中有两种常用模式：成帧模式和非成帧模式。E1的一个时分复用帧(其长度T＝125us)共划分为32相等的时隙，时隙的编号为CH0～CH31。在成帧模式下时隙CH0用作帧同步，时隙CH16用来传送信令，其余30个时隙可用于传输数据；非成帧模式，将1个E1链路作为2.048M带宽的一路数据信道进行透明传输，32个时隙均可用于传输数据。每个时隙传送8bit，因此共用
256bit。每秒传送8000个帧，因此PCM一次群E1的数据率就是2.048Mbit/s。在当前应用中，为摆脱对国外专用芯片的依赖，保证新型交换设备的安全运行，采用的关键技术和
基础核心软
硬件需要自主可控。
[0003]
专利文献CN2699587Y公开了一种具有基于E1
电路保护的共线电话传输系统由首站、多个中间站、尾站组成,相邻各站之间由E1主用电路连接,首站与尾站之间由E1备用电路连接,使得所有站形成环路；本实用新型弥补了传统的音频
信号传输中只能点对点的缺点,对传输系统增加了网管控制。该专利并未深入地探究基于国产元器件的E1电路、E1通信协议实现方法。
发明内容
[0004] 针对
现有技术中的
缺陷，本发明的目的是提供一种E1通信协议的实现方法及系统。
[0005] 根据本发明提供的一种E1通信协议的实现方法，包括：步骤M1：通过TDM接口接收同步标志和NRZ码(不归零码)，在FPGA中经过协议转换，将同步标志和NRZ码转换为HDB3码(三阶高
密度双极性码)，通过
变压器送出；步骤M2：通过变压器接收HDB3码字，送入FPGA后完成协议转换，将其转为NRZ码和同步标志，通过TDM接口送出；步骤M3：实现E1通信协议。
[0006] 优选地，所述步骤M1包括：步骤M1.1：FPGA通过TDM接口接收同步标志和NRZ码；同步标志用于指示时隙序号，对应时隙0至时隙31，码速率设定为2.048Mbps；不同工作模式下，时隙在使用上有差异：成帧模式下时隙0为同步时隙，用户不可使用；非成帧模式下32个时隙均可主控制；步骤M1.2：根据步骤M1.1中的E1工作模式，在成帧模式下生成同步码放入时隙0，非成帧模式下时隙0不做处理。
[0007] 优选地，所述步骤M1还包括：步骤M1.3：在FPGA中将步骤M1.2中数据进行HDB3编码，使用FPGA两个引脚输出编码结果，即使用‘10’表示‘+1’，使用‘00’表示‘0’，使用‘01’表示‘-1’；步骤M1.4：将步骤M1.3生成HDB3编码值通过FPGA管脚输出；步骤M1.5：将步骤M1.4中FPGA
输出信号送入驱动芯片，将驱动后的信号进行滤波、整形和阻抗匹配，之后通过变压器输出。
[0008] 优选地，所述步骤M2包括：步骤M2.1：变压器接收信号进行匹配滤波和阻抗匹配，引至422电平转换芯片，与参考
电压进行比较，给出比较结果；步骤M2.2：将步骤M2.1的比较结果送入FPGA。
[0009] 优选地，所述步骤M2还包括：步骤M2.3：将步骤M2.2中送入信号进行HDB3解码，同时提取链路的2.048MHz时钟；步骤M2.4：将HDB3解码后数据恢复为NRZ码，并给出同步指示，通过TDM接口送出。
[0010] 根据本发明提供的一种E1通信协议的实现系统，包括：模
块M1：通过TDM接口接收同步标志和NRZ码(不归零码)，在FPGA中经过协议转换，将同步标志和NRZ码转换为HDB3码(三阶高密度双极性码)，通过变压器送出；模块M2：通过变压器接收HDB3码字，送入FPGA后完成协议转换，将其转为NRZ码和同步标志，通过TDM接口送出；模块M3：实现E1通信协议。
[0011] 优选地，所述模块M1包括：模块M1.1：FPGA通过TDM接口接收同步标志和NRZ码；同步标志用于指示时隙序号，对应时隙0至时隙31，码速率设定为2.048Mbps；不同工作模式下，时隙在使用上有差异：成帧模式下时隙0为同步时隙，用户不可使用；非成帧模式下32个时隙均可主控制；模块M1.2：根据模块M1.1中的E1工作模式，在成帧模式下生成同步码放入时隙0，非成帧模式下时隙0不做处理。
[0012] 优选地，所述模块M1还包括：模块M1.3：在FPGA中将模块M1.2中数据进行HDB3编码，使用FPGA两个引脚输出编码结果，即使用‘10’表示‘+1’，使用‘00’表示‘0’，使用‘01’表示‘-1’；模块M1.4：将模块M1.3生成HDB3编码值通过FPGA管脚输出；模块M1.5：将模块M1.4中FPGA输出信号送入驱动芯片，将驱动后的信号进行滤波、整形和阻抗匹配，之后通过变压器输出。
[0013] 优选地，所述模块M2包括：模块M2.1：变压器接收信号进行匹配滤波和阻抗匹配，引至422电平转换芯片，与参考电压进行比较，给出比较结果；模块M2.2：将模块M2.1的比较结果送入FPGA。
[0014] 优选地，所述模块M2还包括：模块M2.3：将模块M2.2中送入信号进行HDB3解码，同时提取链路的2.048MHz时钟；模块M2.4：将HDB3解码后数据恢复为NRZ码，并给出同步指示，通过TDM接口送出。
[0015] 与现有技术相比，本发明具有如下的有益效果：
[0016] 1、本发明摆脱了对专用芯片的依赖，采用的关键技术和软硬件可自主可控；
[0017] 2、本发明中，协议处理由FPGA完成，外围电路只完成简单的电平转换功能，降低成本；
[0018] 3、本发明中，接口电路设计简单，占用面积小，减小PCB尺寸。
附图说明
[0019] 通过阅读参照以下附图对非限制性
实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
[0020] 图1为本发明实施例中TDM接口模块时序示意图。
[0021] 图2为本发明实施例中基于国产元器件的E1电路的原理
框架示意图图。
[0022] 图3为本发明实施例中FPGA实现功能框架示意图。
[0023] 图4为本发明实施例中HDB3编码的FPGA实现流程示意图。
[0024] 图5为本发明实施例中HDB3解码的FPGA实现流程示意图。
具体实施方式
[0025] 下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
[0026] 如图1-图5所示，根据本发明提供的一种E1通信协议的实现方法，包括：步骤M1：通过TDM接口接收同步标志和NRZ码(不归零码)，在FPGA中经过协议转换，将同步标志和NRZ码转换为HDB3码(三阶高密度双极性码)，通过变压器送出；步骤M2：通过变压器接收HDB3码字，送入FPGA后完成协议转换，将其转为NRZ码和同步标志，通过TDM接口送出；步骤M3：实现E1通信协议。
[0027] 采用FPGA实现E1通信具有较大优势，不需要额外的器件成本，减小PCB面积，集成度高，管理简单，可快速移植，缩短开发周期，提高系统
稳定性。
[0028] 优选地，所述步骤M1包括：步骤M1.1：FPGA通过TDM接口接收同步标志和NRZ码；同步标志用于指示时隙序号，对应时隙0至时隙31，码速率设定为2.048Mbps；不同工作模式下，时隙在使用上有差异：成帧模式下时隙0为同步时隙，用户不可使用；非成帧模式下32个时隙均可主控制；步骤M1.2：根据步骤M1.1中的E1工作模式，在成帧模式下生成同步码放入时隙0，非成帧模式下时隙0不做处理。
[0029] 优选地，所述步骤M1还包括：步骤M1.3：在FPGA中将步骤M1.2中数据进行HDB3编码，使用FPGA两个引脚输出编码结果，即使用‘10’表示‘+1’，使用‘00’表示‘0’，使用‘01’表示‘-1’；步骤M1.4：将步骤M1.3生成HDB3编码值通过FPGA管脚输出；步骤M1.5：将步骤M1.4中FPGA输出信号送入驱动芯片，将驱动后的信号进行滤波、整形和阻抗匹配，之后通过变压器输出。
[0030] 优选地，所述步骤M2包括：步骤M2.1：变压器接收信号进行匹配滤波和阻抗匹配，引至422电平转换芯片，与参考电压进行比较，给出比较结果；步骤M2.2：将步骤M2.1的比较结果送入FPGA。
[0031] 优选地，所述步骤M2还包括：步骤M2.3：将步骤M2.2中送入信号进行HDB3解码，同时提取链路的2.048MHz时钟；步骤M2.4：将HDB3解码后数据恢复为NRZ码，并给出同步指示，通过TDM接口送出。
[0032] 具体地，在一个实施例中，一种E1通信协议的实现方法实施方式如下：TDM接口每条TDM设计6根数据线，即E1_RXC(接收时钟)、E1_RSYN(接收
同步信号)、E1_RXD(数据接收)、E1_TXC(发送时钟)、E1_TSYN(发送同步信号)、E1_TXD(数据发送)，具体时序参考附图1。
[0033] 发送端根据E1_TXCLK进行组帧，接收端根据E1_RCLK进行组帧，时钟
频率均为2.048MHz，收发两组TDM信号构成1路E1接口。1路E1具有32个时隙。E1接口的0时隙，传输帧同步信号。可通过E1链路提取时钟信息，生成接收时钟RX_CLK；通过提取同步标志，确认0时隙
位置，将数据依次送入TDM接口。
[0034] 所述电路由FPGA及其周边电路实现。主要电路包括：FPGA控制电路、发送电路和接收电路。
[0035] FPGA控制电路：该电路控制FPGA的正常工作，包括有电源控制、时钟控制和复位控制。使用FPGA为国产自主可控型号。
[0036] 发送电路：发送电路均使用国产元器件；包括有输出驱动电路、匹配电路、滤波电路和变压器构成，产生相应的驱动
波形；其中驱动芯片使用国产74系列
驱动器,提高线路驱
动能力，满足E1电路驱动要求。
[0037] 接收电路：接收电路使用国产元器件；包括有电平比较器、滤波电路、匹配电路和变压器构成；其中电平比较器使用国产422电平转换芯片实现，将接收电平与参考电平比较，可得到链路传输的HDB3码字。
[0038] FPGA实现功能单元可分为E1_TX_CTRL模块、HDB3_MUX模块、CMD_CTRL模块、CLK_CTRL模块、HDB3_DEMUX模块和E1_RX_CTRL模块；各个模块功能如下：
[0039] E1_TX_CTRL模块：依据工作模式，将接口上的TDM数据和同步标志转为FPGA内部的
控制信号，重新组合成按照E1时序排序的串行数据流。
[0040] HDB3_MUX模块：把发送组帧模块送来的串行数据，按照HDB3编码，并送到E1接口。
[0041] HDB3_DEMUX模块：将E1接口数据按照HDB3进行解码，生成串行数据流。
[0042] E1_RX_CTRL模块：依据工作模式，将串行数据流转换为TDM数据和同步标志。
[0043] CMD_CTRL模块：根据当前工作模式，控制数据编解码及组帧方式。
[0044] CLK_CTRL模块：该模块生成发送时序所需时钟；同时根据从接收到的数据流中，提取出时钟信息，生成接收时钟。
[0045] 本发明E1接口编码方式为HDB3：HDB3码是三阶高密度双极性码，是AMI码(双极性传号交替反转码)的改进。该编码不含
直流分量，克服多个连零码的位定时信息不易提取的缺点，可以很方便的提取同步时钟。在FPGA中实现HDB3编
解码器，降低了电路实现的复杂性，提高了系统的抗干扰性和灵活性。
[0046] 如图4所示，当输入数据流出现‘0000’，将其改为‘000V’，完成插入破坏节‘V’脉冲功能。根据HDB3编码规则，当两次插入的V脉冲之间‘1’的个数为偶数个，则插入‘B’脉冲，否则不插入‘B’脉冲，将‘000V’改为‘B00V’。‘B’和‘1’极性进行调整，使得正负交替；‘V’极性与前一个‘B’或‘1’极性相同。
[0047] 如图5所示，从接收到的序列中，破坏节‘V’脉冲与前一个非‘0’符号极性相同，据此可以找到破坏节‘V’及‘B’脉冲；于是将‘B’和‘V’变为‘0’，恢复4个连续‘0’，之后将‘+1’和‘-1’变为‘1’后得到原数据码字。
[0048] HDB3编码硬件接口上需要输出3种电平信号，即‘+1’、‘0’、‘-1’。FPGA引脚上使用2个高速IO来表示三种电平标准：即使用‘10’表示‘+1’，‘00’表示‘0’，‘01’表示‘-1’。
[0049] 本发明元器件均使用国产型号，具有顺应通信技术的发展和市场的需求，满足了当前对通信设备的自主可控、高
质量、低成本、可定制、高集成及在线升级的需求。
[0050] 本领域技术人员可以将本发明提供的E1通信协议的实现方法，理解为本发明提供的E1通信协议的实现系统的一个实施例。即，所述E1通信协议的实现系统可以通过执行所述E1通信协议的实现方法的步骤流程实现。
[0051] 根据本发明提供的一种E1通信协议的实现系统，包括：模块M1：通过TDM接口接收同步标志和NRZ码(不归零码)，在FPGA中经过协议转换，将同步标志和NRZ码转换为HDB3码(三阶高密度双极性码)，通过变压器送出；模块M2：通过变压器接收HDB3码字，送入FPGA后完成协议转换，将其转为NRZ码和同步标志，通过TDM接口送出；模块M3：实现E1通信协议。
[0052] 优选地，所述模块M1包括：模块M1.1：FPGA通过TDM接口接收同步标志和NRZ码；同步标志用于指示时隙序号，对应时隙0至时隙31，码速率设定为2.048Mbps；不同工作模式下，时隙在使用上有差异：成帧模式下时隙0为同步时隙，用户不可使用；非成帧模式下32个时隙均可主控制；模块M1.2：根据模块M1.1中的E1工作模式，在成帧模式下生成同步码放入时隙0，非成帧模式下时隙0不做处理。
[0053] 优选地，所述模块M1还包括：模块M1.3：在FPGA中将模块M1.2中数据进行HDB3编码，使用FPGA两个引脚输出编码结果，即使用‘10’表示‘+1’，使用‘00’表示‘0’，使用‘01’表示‘-1’；模块M1.4：将模块M1.3生成HDB3编码值通过FPGA管脚输出；模块M1.5：将模块M1.4中FPGA输出信号送入驱动芯片，将驱动后的信号进行滤波、整形和阻抗匹配，之后通过变压器输出。
[0054] 优选地，所述模块M2包括：模块M2.1：变压器接收信号进行匹配滤波和阻抗匹配，引至422电平转换芯片，与参考电压进行比较，给出比较结果；模块M2.2：将模块M2.1的比较结果送入FPGA。
[0055] 优选地，所述模块M2还包括：模块M2.3：将模块M2.2中送入信号进行HDB3解码，同时提取链路的2.048MHz时钟；模块M2.4：将HDB3解码后数据恢复为NRZ码，并给出同步指示，通过TDM接口送出。
[0056] 本发明摆脱了对专用芯片的依赖，采用的关键技术和软硬件可自主可控；本发明中，协议处理由FPGA完成，外围电路只完成简单的电平转换功能，降低成本；本发明中，接口电路设计简单，占用面积小，减小PCB尺寸。
[0057] 本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以
逻辑门、
开关、
专用集成电路、可编程逻辑
控制器以及嵌入式
微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的
软件模块又可以是硬件部件内的结构。
[0058] 以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在
权利要求的范围内做出各种变化或
修改，这并不影响本发明的实质内容。在不冲突的情况下，本
申请的实施例和实施例中的特征可以任意相互组合。
