选通时钟发生器和具有该选通时钟发生器的显示装置
阅读：485发布：2020-05-11
专利汇可以提供选通时钟发生器和具有该选通时钟发生器的显示装置专利检索，专利查询，专利分析的服务。并且选通时钟发生器和具有该选通时钟发生器的显示装置。提供了一种选通时钟发生器，其包括计数器、缓冲控制 信号 发生器和输出单元。计数器接收主时钟和具有上升定时信息和下降定时信息的控制数据，当通过从预设参考时间点开始对主时钟进行计数所得到的值达到上升数据时生成第一输出，并且当通过从参考时间点开始对主时钟进行计数所得到的值达到下降数据时生成第二输出。缓冲 控制信号 发生器从第一输出的定时到第二输出的定时生成选通导通 电压 的第一缓冲控制信号。输出单元在第一缓冲控制信号的选通导通电压的输出时段期间输出选通时钟的选通导通电压。，下面是选通时钟发生器和具有该选通时钟发生器的显示装置专利的具体信息内容。
1.一种选通时钟发生器，所述选通时钟发生器包括：
计数器，所述计数器接收主时钟和具有上升定时信息和下降定时信息的控制数据，当通过从预设参考时间点开始对所述主时钟进行计数所得到的值达到在所述上升定时信息中定义的时间点时生成第一输出，并且当通过从所述参考时间点开始对所述主时钟进行计数所得到的值达到在所述下降定时信息中定义的时间点时生成第二输出；
缓冲控制信号发生器，所述缓冲控制信号发生器从所述第一输出的定时到所述第二输出的定时生成具有选通导通电压的第一缓冲控制信号；以及
缓冲单元，所述缓冲单元在所述第一缓冲控制信号的选通导通电压输出时段期间通过输出端子输出选通时钟的选通导通电压。
2.根据权利要求1所述的选通时钟发生器，其中，
所述缓冲控制信号发生器还生成第二缓冲控制信号，所述第二缓冲控制信号的选通导通电压时段与所述第一缓冲控制信号的选通导通电压时段相反，并且
所述缓冲单元包括：
上拉单元，所述上拉单元响应于所述第一缓冲控制信号，将选通高电压的输入端子连接到所述选通时钟的输出端子；以及
下拉单元，所述下拉单元响应于所述第二缓冲控制信号，将选通低电压的输入端子连接到所述选通时钟的输出端子。
3.根据权利要求1所述的选通时钟发生器，其中，
所述参考时间点被设置为在数字数据输入后经过预定时段之后的时间点。
4.根据权利要求2所述的选通时钟发生器，其中，
所述上拉单元包括多个PMOS，每个所述PMOS具有连接到选通高电压的输入端子的源极和连接到所述选通时钟的输出端子的漏极，并且
所述下拉单元包括多个NMOS，每个所述NMOS具有连接到选通低电压的输入端子的源极和连接到所述选通时钟的输出端子的漏极。
5.根据权利要求4所述的选通时钟发生器，其中，
所述控制数据包括第一转换速率数据，并且
所述选通时钟发生器还包括：
第一多路复用器，所述第一多路复用器包括多个上拉控制开关，所述多个上拉控制开关将所述第一缓冲控制信号的输入端子连接到所述PMOS的相应栅极中的每一个，以及多路复用器控制器，所述多路复用器控制器与所述第一转换速率数据成比例地调整要接通的所述上拉控制开关的数量。
6.根据权利要求4所述的选通时钟发生器，其中，
所述控制数据还包括第二转换速率数据，并且
所述选通时钟发生器还包括：
第二多路复用器，所述第二多路复用器包括多个下拉控制开关，所述多个下拉控制开关将所述第二缓冲控制信号的输入端子连接到所述NMOS的相应栅极中的每一个，以及多路复用器控制器，所述多路复用器控制器与所述第二转换速率数据成比例地调整要接通的所述下拉控制开关的数量。
7.根据权利要求1所述的选通时钟发生器，所述选通时钟发生器还包括：
GPM控制器，所述GPM控制器包括连接在所述输出端子和接地电压的输入端子之间的放电控制晶体管；以及
GPM控制信号发生器，所述GPM控制信号发生器生成用于控制所述放电控制晶体管的GPM控制信号，
其中，所述控制数据还包括第一GPM控制数据，所述第一GPM控制数据包括用于确定所述GPM控制信号的输出定时的GPM调制定时信息。
8.根据权利要求7所述的选通时钟发生器，其中，
当通过从所述参考时间点开始对所述主时钟进行计数所得到的值达到所述GPM调制定时信息时，所述计数器生成第三输出，并且
所述GPM控制信号发生器从所述第三输出的定时开始输出作为导通电压的所述GPM控制信号。
9.根据权利要求7所述的选通时钟发生器，其中，
所述GPM控制器包括：
GPM电平调整单元，所述GPM电平调整单元生成电压电平等于或低于选通高电压的GPM电压；以及
比较器，所述比较器对位于放电控制晶体管和所述接地电压的输入端子之间的放电节点的电压与所述GPM电压进行比较，并在所述GPM电压等于或高于所述放电节点的电压时生成下降信号，
其中，所述GPM控制信号发生器在所述下降信号的定时将所述GPM控制信号的电压电平反转为截止电平。
10.根据权利要求9所述的选通时钟发生器，其中，
所述控制数据还包括第二GPM控制数据，所述第二GPM控制数据包括GPM调制电平信息，并且
所述GPM电平调整单元根据所述第二GPM控制数据调整GPM电压的电压电平。
11.一种有机发光显示装置，所述有机发光显示装置包括：
显示面板，所述显示面板包括像素和连接到所述像素的数据线和选通线，每个所述像素包括有机发光二极管和驱动晶体管；
参考数据发生器，所述参考数据发生器生成用于设置被施加到所述选通线的选通脉冲的输出定时的参考数据；
选通时钟发生器，所述选通时钟发生器基于所述参考数据生成选通时钟；以及移位寄存器，所述移位寄存器生成在所述选通时钟的选通导通电平区间期间具有选通导通电平的选通信号，
其中，
所述选通时钟发生器包括：
计数器，所述计数器接收主时钟和具有上升数据和下降数据的数字控制数据，当通过从预设参考时间点开始对所述主时钟进行计数所得到的值达到所述上升数据时生成第一输出，并且当通过从所述参考时间点开始对所述主时钟进行计数所得到的值达到所述下降数据时生成第二输出；
缓冲控制信号发生器，所述缓冲控制信号发生器从所述第一输出的定时到所述第二输出的定时生成具有选通导通电压的第一缓冲控制信号；以及
输出单元，所述输出单元在所述第一缓冲控制信号的选通导通电压输出时段期间，输出所述选通时钟的选通导通电压。
12.根据权利要求11所述的有机发光显示装置，其中，
所述选通信号包括用于控制连接到所述数据线和所述像素的第一晶体管的扫描信号，并且
选通驱动器在图像数据写入时段期间顺序地输出所述扫描信号，并在黑色图像插入时段期间同时输出多个扫描信号。
13.根据权利要求12所述的有机发光显示装置，其中，
所述选通时钟发生器输出用于确定所述扫描信号的输出定时的扫描时钟，并且将在所述黑色图像插入时段期间输出的扫描信号的转换速率调整为低于在所述图像数据写入时段期间输出的扫描信号的转换速率。
14.根据权利要求13所述的有机发光显示装置，其中，
所述缓冲控制信号发生器还生成第二缓冲控制信号，所述第二缓冲控制信号的电压电平与所述第一缓冲控制信号的电压电平相反，并且
所述输出单元包括：
上拉单元，所述上拉单元包括多个PMOS，每个所述PMOS具有连接到选通高电压的输入端子的源极和连接到所述选通时钟的输出端子的漏极，以及
下拉单元，所述下拉单元包括多个NMOS，每个所述NMOS具有连接到选通低电压的输入端子的源极和连接到所述选通时钟的输出端子的漏极，并且
所述选通时钟发生器通过调整要导通的所述PMOS的数量来调整所述输出端子上升到所述选通高电压的变化速率。
15.根据权利要求14所述的有机发光显示装置，其中，
所述选通时钟发生器通过调整要导通的所述NMOS的数量来调整所述输出端子下降到所述选通低电压的变化速率。
16.根据权利要求12所述的有机发光显示装置，其中，
所述选通信号包括感测信号，该感测信号用于控制提供参考电压的参考电压线和连接到所述驱动晶体管的源极节点的第二晶体管，并且
所述选通时钟发生器输出用于确定所述感测信号的输出定时的感测时钟，使得在所述黑色图像插入时段之后首先输出的感测时钟的选通导通电压电平区间至少部分地与在所述黑色图像插入时段之前最终输出的感测时钟的选通导通电压电平区间重叠。
选通时钟发生器和具有该选通时钟发生器的显示装置
技术领域
[0001] 本发明涉及选通时钟发生器和包括该选通时钟发生器的显示装置。
背景技术
[0002] 在显示装置中，布置成彼此交叉的数据线和选通线以及像素以矩阵形式布置。用于驱动显示装置的驱动电路包括：定时控制器，其生成定时控制信号；数据驱动器，其将用于要显示的视频的数据电压提供给数据线；以及选通驱动器，其顺序地向选通线提供选通脉冲。选通驱动器包括用于顺序地输出选通脉冲的移位寄存器和用于确定移位寄存器的输出电压的电平移位器。
[0003] 电平移位器根据从定时控制信号提供的时钟信号输出在选通高电压和选通低电压之间摆动的选通时钟。从电平移位器输出的选通时钟由预设定时控制信号确定，并且不发生改变。具体地，由于从电平移位器输出的每个选通时钟被顺序地移位，所以施加到显示面板的线的选通脉冲具有这样的限制：它们具有相同相位和相同脉冲宽度。
发明内容
[0004] 本发明的选通时钟发生器包括计数器、缓冲控制信号发生器和输出单元。计数器接收主时钟和具有上升定时信息和下降定时信息的控制数据，当从预设参考时间点开始对主时钟进行计数所得到的值达到上升数据时生成第一输出，并且当从参考时间点开始对主时钟进行计数所得到的值达到下降数据时生成第二输出。缓冲控制信号发生器从第一输出的定时到第二输出的定时生成选通导通(ON)电压的第一缓冲控制信号。输出单元在第一缓冲控制信号的选通导通电压的输出时段期间输出选通时钟的选通导通电压。附图说明
[0006] 图1是例示根据本发明的有机发光显示装置的视图。
[0007] 图2是例示根据第一实施例的选通时钟发生器的视图。
[0008] 图3是例示根据第一实施例的选通时钟发生器的驱动信号和输出信号的视图。
[0009] 图4是例示根据第一实施例的缓冲单元的视图。
[0010] 图5是例示根据第二实施例的选通时钟发生器的视图。
[0011] 图6是例示根据第二实施例的选通时钟发生器的驱动信号和输出信号的视图。
[0012] 图7是例示根据第二实施例的缓冲单元的上拉单元的视图。
[0013] 图8是例示第一多路复用器的视图。
[0014] 图9是例示根据第二实施例的缓冲单元的下拉单元的视图。
[0015] 图10是例示第二多路复用器的视图。
[0016] 图11是例示根据第三实施例的选通时钟发生器的视图。
[0017] 图12是例示根据第三实施例的选通脉冲调制(gate pulse modulation，GPM)控制器的视图。
[0018] 图13是例示根据第三实施例的选通时钟发生器的驱动信号和输出信号的视图。
[0019] 图14是例示GPM电平调整单元的实施例的视图。
[0020] 图15是例示像素示例的视图。
[0021] 图16至图18是例示黑色图像插入驱动的驱动信号的视图。
[0022] 图19是例示面板电流的视图。
[0023] 图20是例示根据本发明的有机发光显示装置中控制扫描时钟的转换速率的实施例的视图。
[0024] 图21是编程区间中像素的等效电路图。
[0025] 图22是发光区间中像素的等效电路图。
[0026] 图23是黑色数据插入区间中像素的等效电路图。
[0027] 图24是第六水平周期到第十水平周期期间扫描信号和检测信号的时序图。
[0028] 图25是例示第六像素到第八像素之间的IR偏差的视图。
[0029] 图26是例示根据本发明的有机发光显示装置中控制感测时钟脉冲宽度的实施例的视图。
具体实施方式
[0030] 下文将参照附图详细描述本发明的实施例。在本公开的全文中，相同的附图标记表示相同的元件。此外，在对本公开的描述中，如果确定会不必要地遮蔽本公开的主旨，则将省略对已知相关技术的详细描述。
[0031] 在本发明中，开关元件可以实现为具有n型或p型金属氧化物半导体场效应晶体管(MOSFET)结构的晶体管。晶体管是包括栅极、源极和漏极的三电极元件。源极是为晶体管提供载流子的电极。在晶体管中，载流子从源极开始流动。漏极是载流子从晶体管离开所通过的电极。也就是说，在MOSFET中，载流子从源极流向漏极。对于n型MOSFET(NMOS)而言，载流子是电子，因此源极电压低于漏极电压，以便使电子可以从源极流向漏极。在n型MOSFET中，电子从源极流向漏极，因此电流从漏极流向源极。相反，对于p型MOSFET(PMOS)而言，由于载流子是空穴，因此源极电压高于漏极电压，以便使空穴可以从源极流向漏极。在p型TFT中，由于空穴从源极流向漏极，所以电流从源极流向漏极。应该注意的是，MOSFET的源极和漏极并不固定。例如，根据所施加的电压，MOSFET的源极和漏极可能发生改变。因此，在以下实施例中，本发明不因晶体管的源极和漏极而受到限制。
[0032] 图1是例示有机发光显示装置的示意性框图。
[0033] 参考图1，根据本发明实施例的有机发光显示装置包括：显示面板DIS，像素P形成在所述显示面板DIS中；定时控制器200，其用于生成定时控制信号；选通驱动器400和500，其用于驱动选通线GL1到GLn；以及数据驱动器300，其用于驱动数据线DL1到DLm。
[0034] 显示面板DIS包括显示区域AA和非显示区域NAA，像素P被布置在显示区域AA中以显示图像，并且在非显示区域NAA中不显示图像。非显示区域NAA围绕显示区域AA的外部部分，并且可以被称为边框。
[0035] 在显示面板DIS的显示区域AA中，多条数据线DL1到DLm和多条选通线GL1到GLn彼此相交，并且像素P以矩阵形式分别排布在相交处。像素线HL1到HLn中的每个包括排布在同一行中的像素。当显示区域AA中排布的像素P为m×n个时，显示区域AA包含N个像素线。在本公开中，像素P当中的每个指用于颜色呈现的红色子像素、绿色子像素或蓝色子像素中的任何一个。构成像素P的晶体管可以被实现为氧化物晶体管，每个氧化物晶体管包括氧化物半导体层。考虑到电子迁移率和工艺变化两者等因素，氧化物晶体管对于大尺寸显示面板DIS是有利的。然而，本发明并不限于此，并且晶体管的半导体层可以由非晶硅或多晶硅等形成。
[0036] 排布在第一像素线HL1中的像素P连接到第一选通线GL1，并且排布在第n像素线HLn中的像素P连接到第n选通线GLn。选通线GL1到GLn当中的每个可以包括提供一个或更多个选通信号的多条线。
[0037] 定时控制器200根据显示面板DIS的分辨率重新排布从主机100提供的输入图像数据DATA，并将重新排布的图像数据提供给数据驱动器300。定时控制器200还基于定时信号(诸如垂直同步信号Vsync、水平同步信号Hsync和数据使能信号DE等)生成用于控制数据驱动器300的操作定时的数据控制信号。此外，定时控制器200包括用于控制选通驱动器400和500的操作定时的参考数据发生器40。参考数据发生器40基于定时信号生成主时钟M_CLK和控制数据LSD。主时钟M_CLK是以固定间隔应用的数字逻辑信号。控制数据LSD可以包括选通时钟的脉宽信息、转换速率(slew rate)信息和选通脉冲调制(GPM)信息中的任一种。
[0038] 数据驱动器300基于数据控制信号将从定时控制器200提供的输入图像数据DATA转换为模拟数据电压。
[0039] 选通驱动器400和500包括选通时钟发生器400和移位寄存器500。选通时钟发生器400接收来自定时控制器200的主时钟M_CLK和控制数据LSD，并基于控制数据LSD生成选通时钟GCLK。选通时钟发生器400基于控制数据LSD中所包含的信息对主时钟M_CLK进行计数，以调整选通时钟GCLK的上升定时、下降定时和GPM调制定时。也就是说，根据本发明的选通时钟发生器400根据数字控制数据LSD的信息生成与输入时钟具有不同的脉冲宽度和占空比的选通时钟，而不是简单地对从定时控制器200提供的时钟信号的电压电平进行移位。因此，本发明的选通时钟发生器400可以通过仅改变控制数据LSD(其为数字数据)而容易地改变选通时钟GCLK的脉冲宽度、输出定时和GPM调制定时。此外，选通时钟发生器400可基于控制数据LSD中所包含的信息调整选通时钟GCLK的转换速率和GPM电压电平。选通时钟发生器
400的具体实施例将在后面描述。
400的具体实施例将在后面描述。
[0040] 移位寄存器500基于从选通时钟发生器400输出的选通时钟而输出选通脉冲。为此，移位寄存器500包括相互依赖连接的级。移位寄存器500可以使用板内选通驱动器(GIP)工艺而直接形成在显示面板DIS的非显示区域NAA上。
[0041] 显示面板DIS的第一选通线GL1至第n选通线GLn中的每一条都可以包括一条或更多条信号线。例如，在有机发光显示装置中，第一选通线GL1至第n选通线GLn中的每一条都可以包括用于施加扫描信号的扫描线和用于施加感测信号的感测线。也就是说，第一选通线GL1可以包括用于施加第一扫描信号的第一扫描线和用于施加第一感测信号的第一感测线。为了驱动该显示面板，从选通时钟发生器400输出的第一选通时钟可以包括用于确定第一扫描信号的输出定时的第一扫描时钟和用于确定第一感测信号的输出定时的第一感测时钟。
[0042] 下文将详细描述根据本发明的选通时钟发生器的配置和操作。在本发明中，将关注于在选通时钟之间输出扫描时钟的操作而描述第一实施例至第三实施例。
[0043] 图2是例示根据第一实施例的选通时钟发生器的视图。图3是例示根据第一实施例的选通时钟发生器的输入信号和输出信号的视图，并且图4是例示根据第一实施例的缓冲单元的视图。
[0044] 参考图2到图4，根据第一实施例的选通时钟发生器400包括逻辑单元LOGIC1和缓冲单元BUF 1。
[0045] 逻辑单元LOGIC1接收主时钟M_CLK和控制数据LSD，并基于主时钟M_CLK和控制数据LSD生成缓冲控制信号。为此，逻辑单元LOGIC1包括计数器411和缓冲控制信号发生器412。
[0046] 计数器411接收主时钟M_CLK和控制数据LSD，并根据控制数据LSD的属于一个场的信息对主时钟M_CLK计数，以调整第一和第二缓冲控制信号CONP和CONN的定时。
[0047] 场Field1到Field4当中的每个可以被设置为用于驱动一条像素线HL的周期，并且例如，一个场可以被设置为1H周期。1H周期可被定义为用于将数据电压写入一个像素线的周期。主时钟M_CLK包括脉冲串，该脉冲串的电压电平以固定间隔反转。因此，主时钟M_CLK的属于每个场的脉冲具有相同的数目。
[0048] 控制数据LSD包括上升数据RD和下降数据FD。上升数据RD包括扫描时钟SCCLK的上升定时信息，并且下降数据FD包括扫描时钟SCCLK的下降定时信息。在图3中，标记在上升数据RD和下降数据FD中的“xd”中的“x”是用于定义稍后将描述的第一计数值CP和第二计数值CF的信息。
[0049] 计数器411从预设参考时间点开始对主时钟M_CLK的脉冲进行计数，并在计数值达到第一计数值CP时生成第一输出Rt。
[0050] 考虑到逻辑单元LOGIC的计算时间，将参考时间点设置为在输入上升数据RD后又经过预定时间后的时间点。图3例示一个实施例，其中从输入上升数据RD开始经过了1个场周期之后的时间点被设置为参考时间点。例如，在时间点“t0”应用的上升数据RD的参考时间点设置为“t1”，在时间点“t1”应用的上升数据RD的参考时间点设置为“t2”。
[0051] 当上升数据RD为“xd”时，第一计数值CP对应于“x”。
[0052] 也就是说，当在时间点“t0”应用的上升数据RD为“3d”时，如果通过从“t1”开始对主时钟M_CLK计数得到的值对应于“3”，则计数器411输出第一输出Rt。
[0053] 计数器411从参考时间点开始对主时钟M_CLK的脉冲进行计数，并在计数值达到第二计数值CF时生成第二输出Ft。第二计数值CF可根据等式1设置。
[0054] [等式1]
[0055] CF＝Mtotal-x
[0056] 这里，“Mtotal”是一个场中所包含的主时钟的总数，“x”是下降数据的大小。
[0057] 等式1用于减小下降数据的大小。如果被分配给下降数据的位数足够大，则下降数据的大小可以被设置为第二计数值CF。
[0058] 缓冲控制信号发生器412从上升时间到下降时间生成具有导通电压电平的第一缓冲控制信号CONP。此外，缓冲控制信号发生器412生成与第一缓冲控制信号CONP具有相反的电压电平的第二缓冲控制信号CONN。第一缓冲控制信号CONP应用于缓冲单元BUF1的上拉单元PU1，并且第二缓冲控制信号CONN应用于下拉单元PD1。图3仅例示了用于控制第一扫描时钟SCCLK1的输出定时的第一第一缓冲控制信号CONP1和第一第二缓冲控制信号CONN1，而用于控制其它扫描时钟的输出定时的第一缓冲控制信号CONP和第二缓冲控制信号CONN可按相同方式生成。在下文中，在本公开中，将一般地提及第一缓冲控制信号CONP和第二缓冲控制信号CONN，而不限制输出时段。
[0059] 缓冲单元BUF包括：上拉单元PU，其响应于第一缓冲控制信号CONP将选通高电压VGH施加到输出端子Nout；以及下拉单元PD，其响应于第二缓冲控制信号CONN将选通低电压VGL施加到输出端子Nout。如在实施例中，当第一缓冲控制信号CONN具有在低电压电平下的导通电压时，上拉单元PU1可实现为PMOS PM，并且下拉单元PD1可实现为NMOS NM。
[0060] 根据本发明的控制数据LSD包括第一至第n上升数据和第一至第n下降数据，以生成n个扫描时钟SCCLK。也就是说，在本发明中，可以很容易地调整用于驱动n个选通线的选通脉冲中的每个的输出定时。
[0061] 图5是例示根据第二实施例的选通时钟发生器的视图。图6是例示根据第二实施例的逻辑单元的输入信号和选通时钟的视图。图7是例示图5所示的上拉单元的视图，并且图8是例示图5所示的第一多路复用器(multiplexer)的视图。图9是例示图5所示的下拉单元的视图，并且图10是例示图5所示的第二多路复用器的视图。
[0062] 现在将参照图5到图10描述根据第二实施例的选通时钟发生器。将省略对于与前一实施例的部件基本相同的第二实施例的部件的详细说明。
[0063] 如图5所示，根据第二实施例的选通时钟发生器400包括逻辑单元LOGIC2、第一多路复用器MUX1和第二多路复用器MUX2以及缓冲单元BUF2。
[0064] 逻辑单元LOGIC2包括计数器411、缓冲控制信号发生器412和多路复用器控制器414。逻辑单元LOGIC2中所包括的计数器411和缓冲控制信号发生器412可以与上述第一实施例的计数器和缓冲控制信号发生器具有相同的配置和执行相同的操作。也就是说，尽管图6未示出，但是根据第二实施例的逻辑单元LOGIC2可以基于图3所示的上升数据RD和下降数据FD输出第一缓冲控制信号CONP和第二缓冲控制信号CONN。多路复用器控制器414基于控制数据LSD的转换速率控制数据SD而调整第一多路复用器MUX1和第二多路复用器MUX2中所包括的要接通的开关数量。多路复用器控制器414的操作将在后面描述。
[0065] 缓冲单元BUF2包括：上拉单元PU2，其用于在第一缓冲控制信号CONP处于选通导通电压电平时将选通高电压VGH施加到输出端子Nout；以及下拉单元PD2，其用于在第二缓冲控制信号CONN的输出时段期间将选通低电压VGL施加到输出端子Nout。上拉单元PU2和下拉单元PD2被实现为并联连接的多个晶体管，转换速率根据要导通的晶体管数量而受到控制。其具体示例如下。
[0066] 如图7所示，根据第二实施例的上拉单元PU2包括彼此并联连接的第一至第k PMOS PM1到PM(k)。第一至第k PMOS PM1到PM(k)的源极连接至选通高电压VGH的输入端子，并且其漏极连接至选通时钟的输出端子Nout。如图8所示，第一至第k PMOS PM1到PM(k)的各个栅电极PGT1至PGT(k)分别连接至第一至第k上拉控制开关PSW1至PSW(k)。第一至第k上拉控制开关PSW1至PSW(k)分别由第一至第k上拉控制信号PS1至PS(k)控制。
[0067] 如图9所示，根据第二实施例的下拉单元PD2包括彼此并联连接的第一至第k NMOS NM1到NM(k)。第一至第k NMOS NM1到NM(k)的源极连接至选通低电压VGL的输入端子，并且其漏极连接至选通时钟的输出端子Nout。如图10所示，第一至第k NMOS NM1到NM(k)的各个栅电极NGT1至NGT(k)分别连接至第一至第k下拉控制开关NSW1至NSW(k)。第一至第k下拉控制开关NSW1至NSW(k)分别由第一至第k下拉控制信号NS1至NS(k)控制。
[0068] 现在将描述多路复用器控制器414通过控制第一多路复用器MUX1的开关来控制上拉单元PU2的转换速率的操作。
[0069] 多路复用器控制器414基于转换速率数据SD输出第一多路复用器控制信号MCON1。第一多路复用器控制信号MCON1在第一多路复用器MUX1的第一至第k上拉控制开关PSW1至PSW(k)当中选择要接通的开关。为此，第一多路复用器控制信号MCON1可包括第一至第k上拉控制信号PS1至PS(k)中的至少一个。
[0070] 在图6所示的转换速率数据SD中标记的“xd”中，“x”可以是第一多路复用器控制信号MCON1中所包括的第一至第k上拉控制信号PS1到PS(k)的数量。例如，当转换速率数据SD为“1d”时，第一多路复用器控制信号MCON1仅包括第一上拉控制信号PS1。当转换速率数据SD为“2d”时，第一多路复用器控制信号MCON1包括第一上拉控制信号PS1和第二上拉控制信号PS2。考虑到逻辑单元LOGIC2的计算时间，属于第一场Field1的转换速率数据SD可以设置为控制在第二场Field2的时段期间输出的扫描时钟SCCLK的转换速率。
[0071] 随着转换速率数据SD的大小增加，在第一多路复用器MUX1的第一至第k上拉控制开关PSW1到PSW(k)当中要接通的开关数量增加，结果，在上拉单元PU2的第一至第k PMOS PM1到PM(k)当中要导通的PMOS数量增加。随着在上拉单元PU2的第一至第k PMOS PM1至PM(k)当中要导通的PMOS数量增加，上拉单元PU2的导通电阻减小。随着上拉单元PU2的导通电阻减小，上拉单元PU2的转换速率增大，并且扫描时钟SCCLK的上升斜率增大。
[0072] 因此，根据第二实施例的选通时钟发生器400可以与转换速率数据SD成比例地增加在从上拉单元PU2输出的扫描时钟SCCLK上升时的转换速率。例如，选通时钟发生器400可基于应用于第一场(Field1)的“4d”的转换速率数据SD将输出到第二场(Field2)的第一扫描时钟SCCLK1的转换速率调整为100％。类似地，选通时钟发生器400可基于应用于第二场(Field2)的“3d”的转换速率数据SD将输出到第三场(Field3)的第二扫描时钟SCCLK2的转换速率调整为“90％”，并基于应用于第三场(Field3)的“1d”的转换速率数据SD将输出到第四场(Field4)的第三扫描时钟SCCLK3的转换速率调整为“70％”。
[0073] 通过控制第二多路复用器MUX2的开关来控制下拉单元PD2的转换速率的多路复用器控制器414的操作以与控制上拉单元PU2的转换速率的操作相同的方式执行。
[0074] 也就是说，多路复用器控制器414基于转换速率数据SD输出第二多路复用器控制信号MCON2。第二多路复用器控制信号MCON2在第二多路复用器MUX2的第一至第k下拉控制开关NSW1至NSW(k)当中选择要接通的开关。随着转换速率数据SD的大小增加，多路复用器控制器414增加第二多路复用器MUX2的第一至第k下拉控制开关NSW1至NSW(k)当中要接通的开关的数量。结果，下拉部分PD2的第一至第k NMOS NM1至NM(k)当中导通的NMOS晶体管的数量增加，并且下拉单元PD2的导通电阻减小。结果，根据第二实施例的选通时钟发生器400可以与转换速率数据SD成比例地增加在从下拉单元PD2输出的扫描时钟SCCLK下降的时刻的转换速率。
[0075] 尽管在本公开中已经描述了基于一个转换速率数据SD控制第一多路复用器MUX1和第二多路复用器MUX2的方法，但是可以分离转换速率数据SD以独立地控制第一多路复用器MUX1和第二多路复用器MUX2。
[0076] 而且，转换速率数据和转换速率的大小不限于图6中所示的实施例。例如，转换速率可以设置为与转换速率数据的大小成反比。
[0077] 图11是例示根据本发明的第三实施例的选通时钟发生器的视图。图12是选通时钟发生器的GPM控制器的电路图。图13是例示根据第三实施例的选通时钟发生器的输入信号和扫描时钟的视图。
[0078] 将参考图11至13描述根据第三实施例的选通时钟发生器。
[0079] 根据第三实施例的选通时钟发生器包括逻辑单元LOGIC 3和缓冲单元BUF 3。
[0080] 逻辑单元LOGIC 3包括计数器411、缓冲控制信号发生器412、GPM控制信号发生器415和GPM控制器416。
[0081] 逻辑单元LOGIC 3的计数器411和缓冲控制信号发生器412可以与上述第一实施例的计数器和缓冲控制性发生器具有相同的配置并执行相同的操作。也就是说，尽管图11中未示出上升数据和下降数据，但是根据第三实施例的逻辑单元LOGIC3可以基于图3所示的上升数据RD和下降数据FD输出第一缓冲控制信号CONP和第二缓冲控制信号CONN。
[0082] GPM控制信号发生器415接收第一GPM控制数据GPMD1，并基于第一GPM控制数据GPMD1调整扫描时钟SCCLK的调制定时。GPM控制器416接收第二GPM控制数据GPMD2，并基于第二GPM控制数据GPMD2调整扫描时钟SCCLK的GPM调制电平。
[0083] 当第一缓冲控制信号CONP处于选通导通电压电平时，缓冲单元BUF3将选通高电压VGH施加到输出端子Nout，并且当第二缓冲控制信号CONN处于选通导通电压电平时，将选通低电压VGL施加到输出端子Nout。缓冲单元BUF3的具体实施例可以以上述第一实施例或第二实施例的形式实现。
[0084] 现在将详细描述GPM控制信号发生器415和GPM控制器416。
[0085] GPM控制器416包括放电控制晶体管Mdis和比较器421，如图12所示。放电控制晶体管Mdis响应于GPM控制信号GPMC在缓冲单元BUF3的输出端子Nout和接地电压GND之间形成电流路径。比较器421对放电节点Ndis的电压的电压电平与从GPML电平调整单元GPML输出的GPM电压VG的电压电平进行比较，并且当GPM电压VG的电压电平等于或高于放电节点Ndis的电压时，比较器421输出下降信号VD。
[0086] 通过GPM电平调整单元GPML改变GPM电压VG的电压电平。GPM电平调整单元GPML根据由第二GPM控制数据GPMD2定义的GPM电平信息调整GPM电压VG的电压电平。图13例示GPM电压电平：“VG1”对应于“1d”的第二GPM控制数据GPMD2、“VG2”对应于“2d”的第二GPM控制数据GPMD2，并且“VG3”对应于“3d”的第二GPM控制数据GPMD2。
[0087] GPM电平调整单元GPML可以通过调整可变电阻器VR的电阻值来调整GPM电压VG的电压电平。
[0088] 图14是例示GPM电平调整单元GPML的实施例的视图。
[0089] 参照图14，GPM电平调整单元GPML包括串联连接在第一电压V10的输入端子和第二电压V20的输入端子之间的多个电阻器R，以及连接电阻器R和输出GPM电压VG的GPM输出节点Ngpm之间的节点的开关S1至S4。被分配给第二GPM控制数据GPMD2的每个位的高数据或低数据可以是开关S1至S4的接通或关断信号。以这种方式，GPM电平调整单元GPML根据第二GPM控制数据GPMD2的大小在第一电压V10和第二电压V20之间分配电压，并将电压施加到GPM输出节点Ngpm。
[0090] 下面将描述GPM控制信号发生器415生成GPM控制信号并基于所生成GPM控制信号调整选通时钟的调制定时的实施例。
[0091] 计数器411从参考时间点开始对主时钟M_CLK的脉冲进行计数，并且当计数值达到GPM计数值CG时，生成导通电平GPM控制信号GPMC。
[0092] 考虑到逻辑单元LOGIC3的计算时间，参考时间点被设置为在输入第一GPM控制数据GPMD1和第二GPM控制数据GPMD2后经过预定时间之后的时间点。参考时间点可以被设置为与图3中所示的上升数据RD和下降数据FD的参考时间点相同。例如，可以将参考时间点设置为在计数器411接收第一GPM控制数据GPMD1和第二GPM控制数据GPMD2之后经过一个场周期之后的时间点。因此，在时间点“t0”应用的第一GPM控制数据GPMD1和第二GPM控制数据GPMD2的参考时间点被设置为“t1”，并且在时间点“t1”应用的第一GPM控制数据GPMD1和第二GPM控制数据GPMD2的参考时间点被设置为“t2”。
[0093] 可以根据下面的等式2来设置GPM计数值CG。
[0094] [等式2]
[0095] CG＝Mtotal-y
[0096] 这里，“Mtotal”是一个场中所包括的主时钟的总数，并且“y”是第一GPM控制数据GPMD1的大小。
[0097] 等式2用于减小第一GPM控制数据GPMD1的幅度，并且如果被分配给第一GPM控制数据GPMD1的位数足够大，则第一GPM控制数据GPMD1的大小可以设置为GPM计数值CG。
[0098] GPM控制信号GPMC导通图12中所示的放电控制晶体管Mdis。图13例示其中高电平电压具有导通电平而低电平电压具有截止电平的GPM控制信号。导通电平GPM控制信号GPMC可以是放电控制晶体管Mdis的导通电压。另选地，导通电平GPM控制信号GPMC可以是逻辑电压，并且可以通过缓冲器(未示出)而放大到放电控制晶体管Mdis的导通电压。
[0099] 当放电控制晶体管Mdis响应于导通电平GPM控制信号GPMC而导通时，在用于输出扫描时钟SCCLK的输出端子Nout节点和接地电压GND之间形成电流路径。结果，扫描时钟SCCLK的电压电平从选通高电平VGH开始逐渐减小。
[0100] 当GPM电压VG等于或高于放电节点Ndis的电压时，比较器421生成下降信号VD，并将下降信号VD施加到GPM控制信号发生器415。GPM控制信号发生器415从接收到下降信号VD的时间点开始，将GPM控制信号GPMC反转为截止电平。当GPM控制信号GPMC反转为截止电平时，放电控制晶体管Mdis截止，并且停止扫描时钟SCCLK的放电操作。
[0101] 第三实施例的选通时钟发生器可以基于第一GPM控制数据GPMD1以行为单位调整扫描时钟SCCLK的调制定时。另外，第三实施例的选通时钟发生器400可以基于第二GPM控制数据GPMD2以行为单位调整扫描时钟SCCLK的GPM电压电平。
[0102] 如上所述，根据本发明的选通时钟发生器可以单独控制被施加到选通线中的每条的选通信号的脉冲宽度、转换速率和GPM电压电平。因此，本发明可以应用于各种显示装置，而不限于特定型号。另外，选通时钟中的每个可以被单独调制，以便解决显示装置的特定规格中固有的问题以及当驱动显示装置时可能出现的问题。
[0103] 在下文中，将描述应用了本发明的选通时钟发生器的有机发光显示装置的特定实施例。
[0104] 图15是例示在图1的第k(k是n或更小的自然数)像素线钟布置的像素的实施例的视图。
[0105] 参考图15，像素P可以包括驱动晶体管DT、存储电容器Cst、第一晶体管ST1和第二晶体管ST2。驱动晶体管DT根据栅极-源极电压Vgs控制在有机发光二极管OLED处流动的驱动电流。驱动晶体管DT包括连接到第一节点Ng的栅极，连接到高电位驱动电压EVDD的输入端子的漏极，以及连接到第二节点Ns的源极。存储电容器Cst连接在第一节点Ng和第二节点Ns之间。第一晶体管ST1包括连接到扫描信号SCAN(k)的输入端子的栅极，连接到数据线DL的漏极，以及连接到第一节点Ng的源极。第二晶体管ST2包括连接到感测信号SEN(k)的输入端子的栅极，连接到第二节点Ns的漏极，以及连接到参考电压线REFL的源极。
[0106] 通过数据驱动器300的数模转换器(DAC)向数据线DL提供数据电压，并且将参考电压线REFL连接到感测单元SU。感测单元SU通过像素的参考电压线REFL提供参考电压或者获取第一节点Ng的感测电压。
[0107] 根据本发明实施例的有机发光显示装置可以采用插入黑色图像以缩短运动图像响应时间的技术(MPRT)。黑色数据插入(BDI)技术在相邻图像帧之间显示黑色图像以有效地擦除前一帧的图像。下面将描述BDI技术的概要以及可以应用于BDI技术的本发明的选通时钟发生器的操作。
[0108] 图16是例示施加到第k像素线的扫描信号和感测信号的视图。图17是用于BDI驱动的第一扫描信号至第十扫描信号的时序图。图18是以帧为单位例示应用BDI驱动的扫描信号的定时的视图。
[0109] 参见图16至图18，扫描信号中的每个具有设置为1H或更大的输出时段以执行重叠驱动。扫描信号中每个包括用于数据写入的扫描信号SCI和用于BDI的扫描信号SCB。
[0110] 在8H周期的第一图像数据写入区间IDW1期间，用于第一至第八扫描信号SCAN1至SCAN8的数据写入的扫描信号SCI被顺序地施加至第一至第八扫描线SCL。在第一图像数据写入区间IDW1期间，与数据写入扫描信号SCI同步的数据电压VDATA被提供给数据线DL。
[0111] 在1H周期的第一BDI区间BDI1期间，BDI的扫描信号SCB同时施加到八个连续像素线。可以在BDI区间BDI(j)期间(j是等于或小于“n/8”的某个自然数)应用被施加到第一至第八像素线HL1至HL8的BDI的扫描信号。在BDI区间期间，用于显示黑色图像的数据电压被施加到数据线DL。
[0112] 1H周期的第一预充电区间PRE1是使用第九扫描信号SCAN9对第九像素线HL9进行预充电的区间。
[0113] 如上所述，在BDI区间期间，多个扫描信号被同时施加到显示面板DIS。为了输出多个扫描信号，选通时钟发生器400同时输出多个扫描时钟SCCLK。例如，如图17所示，在BDI区间BDI(j)期间，第一至第八扫描时钟SCCLK1至SCCLK8被同时施加到移位寄存器500。
[0114] 在扫描时钟SCCLK的上升时间和下降时间，在移位寄存器500中发生大的电压变化，并且在显示面板DIS中产生面板电流I-GIP。具体地，当在BDI区间期间多个扫描时钟SCCLK被同时施加到移位寄存器500时，产生更大的面板电流I-GIP。瞬时产生的面板电流I-GIP引起电磁干扰(EMI)。由于EMI与电流变化成比例，因此在BDI区间的起点和终点处产生更大的EMI。
[0115] 为了改善这一点，本发明的选通时钟发生器控制在BDI区间期间输出的扫描时钟的转换速率。
[0116] 图20是例示用于控制在BDI区间期间的转换速率的转换速率数据的示例的视图。图20例示基于图5到图10描述的第二实施例的应用。
[0117] 参见图20，用于控制图像数据写入区间的转换速率的转换速率数据SD被设置为“4d”以将转换速率控制为100％。用于控制BDI区间的转换速率数据SD被设置为“1d”以将转换速率控制为70％。以这种方式，可以通过降低BDI区间期间的转换速率来降低施加到显示面板DIS的扫描时钟SCCLK的电压变化。结果，可以减小面板电流I-GIP并且还降低EMI。
[0118] 在应用BDI的过程中，可能在像素线之间发生亮度偏差，并且为了改善这一点，选通时钟发生器的操作如下。
[0119] 首先，将如下描述像素的操作。
[0120] 图21是与编程区间对应的像素的等效电路图，并且图22是与发光区间对应的像素的等效电路图。图23是与黑色数据插入区间对应的像素的等效电路图。
[0121] 参见图21，在编程区间Tp期间，根据用于图像数据写入的扫描信号SCI导通像素的第一晶体管ST1，以将用于图像数据写入的数据电压VIDW施加到第一节点Ng。在编程区间Tp期间，根据感测信号SEN导通像素的第二晶体管ST2，以将参考电压Vref施加到第二节点Ns。因此，在编程区间Tp期间，设置像素的第一节点Ng和第二节点Ns之间的电压以匹配期望的像素电流。
[0122] 参考图22，在发光区间Te期间，像素的第一晶体管ST1和第二晶体管ST2截止。在发光区间Te期间也保持在编程区间Tp中设置的第一节点Ng和第二节点Ns之间的电压Vgs。由于第一节点Ng和第二节点Ns之间的电压Vgs大于像素的驱动晶体管DT的阈值电压，因此像素电流Ioled在发光区间Te期间流过像素的驱动晶体管DT。在发光区间Te期间，通过像素电流Ioled，将第一节点Ng的电位和第二节点Ns的电位升高(boosted)，同时保持第一节点Ng和第二节点Ns之间的电压Vgs。当第二节点Ns的电位升高到有机发光二极管OLED的工作点电平时，有机发光二极管OLED发光。
[0123] 参考图23，在BDI区间Tb期间，响应于BDI的扫描信号SCB，像素的第一晶体管ST1导通，以将BDI的数据电压VBDI施加到第一节点Ng。在BDI区间Tb期间，像素的第二晶体管ST2保持截止状态，因此，第二节点Ns的电位保持有机发光二极管OLED的工作点电平。BDI的数据电压VBDI低于有机发光二极管OLED的工作点电平。因此，由于在BDI区间Tb期间第一节点Ng和第二节点Ns之间的电压Vgs小于驱动晶体管DT的阈值电压，因此像素电流Ioled不会在像素的驱动晶体管DT处流动，并且有机发光二极管OLED停止发光。
[0124] 如上所述，发光区间Te中的有机发光二极管OLED的亮度由在编程区间Tp中设置的驱动晶体管DT的第一节点Ng和第二节点Ns之间的电压差Vgs确定。这里，施加到第二节点Ns的参考电压Vref必须对于所有像素线HL1到HL(n)相同。然而，在连接到相同参考电压线REFL的像素之间，第二节点Ns的电压可能由于参考电压线REFL的IR偏差而变化，从而导致像素线之间的亮度偏差。将参考图24和25对此进行描述。
[0125] 图24是例示在第六至第十水平周期期间施加的第一至第十扫描信号和感测信号的视图。图25是例示在第六至第八水平周期期间第六至第八像素线的像素的IR偏差的视图。在图24和25中，第六水平周期6-H是排布在第六像素线中的像素P6(下文中，称为第六像素)的编程区间。第七水平周期7-H是排布在第七像素线中的像素P7(下文中，称为第七像素)的编程区间，并且第八水平周期8-H是像素P8的编程区间(下文中，称为第八像素)。
[0126] 参见图24和25，在第六水平周期6-H期间，第六和第七感测信号SEN6和SEN7是导通电压，因此，电流在第六和第七像素的第二节点Ns与参考电压线REFL之间流动。在第七水平周期7-H期间，第七感测信号SEN7和第八感测信号SEN8是导通电压，因此，电流在第七像素P7和第八像素P8的第二节点Ns与参考电压线REFL之间流动。在第八水平周期8-H期间，第八感测信号SEN是导通电压，因此，电流在第八像素P8的第二节点Ns和参考电压线REFL之间流动。
[0127] 理想的是，当像素的第二节点Ns和参考电压线REFL电连接时，第二节点Ns被设置为参考电压Vref。然而，第二节点Ns的电压根据IR偏差而变化。例如，在第六水平周期6-H中在第六像素P6的第二节点Ns处，以及在第七水平周期7-H中在第七像素P7的第二节点Ns处，与“2I×R”成比例地发生电压变化。同时，在第八水平周期8-H中在第八像素P8的第二节点Ns处，与“IR”成比例地发生电压变化。因此，尽管将相同的数据电压施加到第六像素P6到第八像素P8，但是与第六像素P6和第七像素P7相比，在第八水平周期8-H中编程的第八像素P8呈现不同的亮度。
[0128] 图26是例示根据本发明的从选通时钟发生器输出的感测时钟和基于感测时钟由移位寄存器产生的感测信号的视图。
[0129] 参考图26，选通时钟发生器400将在BDI区间之后的第一感测时钟SEN(例如，第九感测时钟SECLK9)的上升时间提前，使得第九感测时钟SECLK9与第八感测时钟SECLK8的下降时间重叠。结果，第九感测信号SEN9与第八感测信号SEN8重叠，并且第八像素P8的第二节点Ns与其他像素的第二节点Ns具有相同的IR偏差。
[0130] 作为调整第九感测时钟SECLK9的上升时间的方法，可以使用上面参考图2和图3描述的实施例。
[0131] 由于根据本发明的选通时钟发生器可以单独控制选通时钟，所以其可以应用于各种选通驱动方法。
[0132] 在本发明中，由于选通时钟的定时是逐行调整的，所以可以扩展施加到特定行的选通脉冲的脉冲宽度。另外，可以在不改变移位寄存器的情况下改变选通脉冲的输出顺序。
[0133] 相关申请的交叉引用
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