技术领域
[0001] 本
发明涉及电路技术领域，尤其涉及一种无源晶振共用电路。
背景技术
[0002] 在具有多个芯片的
电路板中，为了保证各个芯片之间的信息传输的准确性和可靠性，每个芯片都需要专
门的晶振来提供相同
频率的时钟
信号，因此现在技术中的每个芯片都需要设置独立的晶振，从而导致成本增加。
[0003] 为了解决上述问题，
现有技术中提供了一种24M的通用晶振振荡电路，如图1所示，即2个以上的芯片共用一个有源晶振，并通过有源晶振的较强的驱
动能力实现多个芯片共用一个有源晶振，但是上述技术方案采用了成本较高的有源晶振，因此现有技术的加工成本及物料成本较高。
发明内容
[0004] 针对现有技术中存在的上述问题，现提供一种旨在保证了系统级芯片和集成芯片的
时钟信号的频率一致，并降低成本的无源晶振共用电路。
[0005] 具体技术方案如下：
[0006] 一种无源晶振共用电路，其中，包括：
[0007] 晶振电路，用于输出时钟信号；
[0008] 系统级芯片，系统级芯片的晶振输入引脚和晶振输出引脚均连接晶振电路，用于接收时钟信号；
[0009] 集成芯片，集成芯片的晶振输入引脚通过无源
滤波器选择与系统级芯片的晶振输入引脚和晶振输出引脚中的一个连接，以接收时钟信号。
[0010] 优选的，无源晶振共用电路，其中，晶振电路包括：
[0011] 晶振芯片，晶振芯片用于生成时钟信号，晶振芯片的第一端和第三端分别通过第一电容和第二电容与接地端连接，晶振芯片的第三端还与系统级芯片的晶振输入引脚连接，晶振芯片的第二端和第四端与接地端连接；
[0012] 第二
电阻，设置在晶振芯片的第一端和第三端之间；
[0013] 第三电阻，设置在系统级芯片的晶振输出引脚和晶振芯片的第一端之间。
[0014] 优选的，无源晶振共用电路，其中，
[0015]
无源滤波器通过第一电阻选择与系统级芯片的晶振输入引脚和晶振输出引脚中的一个连接；
[0016] 无源滤波器包括依次
串联的第四电阻、第三电容和第五电阻；
[0017] 第四电阻与第一电阻连接；
[0018] 第五电阻与集成芯片的晶振输入引脚连接。
[0019] 优选的，无源晶振共用电路，其中，第四电阻的阻值在200Ω到2000Ω之间，第三电容的电容值为1nF，第五电阻的阻值为0Ω。
[0020] 优选的，无源晶振共用电路，其中，
[0021] 无源滤波器通过一第一电阻选择与系统级芯片的晶振输入引脚和晶振输出引脚中的一个连接；
[0022] 无源滤波器包括：
[0023] 第四电容，与第一电阻连接；
[0024] 第五电容，与第四电容连接；
[0025] 电感，设置在第五电容和集成芯片的晶振输入引脚之间；
[0026] 第六电容，设置在第五电容与接地端之间；和/或
[0027] 第七电容，设置在第四电容与接地端之间。
[0028] 优选的，无源晶振共用电路，其中，第四电容的电容值为10nF，第五电容的电容值为18pF，第六电容的电容值为4.7pF，电感的电感值为270nH。
[0029] 优选的，无源晶振共用电路，其中，电感为线圈电感或
磁珠。
[0030] 优选的，无源晶振共用电路，其中，集成芯片的数量大于或等于一个；
[0031] 集成芯片于集成芯片的数量大于一个时，包括一个主集成芯片和至少一个从集成芯片；
[0032] 主集成芯片的晶振输入引脚通过无源滤波器选择系统级芯片的晶振输入引脚和晶振输出引脚中的一个连接，以接收时钟信号；
[0033] 每个从集成芯片的晶振输入引脚通过无源滤波器与被主集成芯片选择的系统级芯片的晶振输入引脚和晶振输出引脚中的一个连接，以接收时钟信号；或[0034] 每个从集成芯片的晶振输入引脚通过无源滤波器与主集成芯片的晶振输出引脚连接，以接收时钟信号。
[0035] 优选的，无源晶振共用电路，其中，
[0036] 无源滤波器通过第一电阻选择与系统级芯片的晶振输入引脚和晶振输出引脚中的一个连接；
[0037] 无源滤波器包括依次串联的第四电阻、第三电容和第五电阻；
[0038] 第四电阻于无源滤波器设置在第一电阻和主集成芯片之间时，与第一电阻连接；
[0039] 第四电阻于无源滤波器设置在第一电阻和从集成芯片之间时，与第一电阻连接，或
[0040] 第四电阻于无源滤波器设置在主集成芯片和从集成芯片之间时，与主集成芯片的晶振输出引脚连接；
[0041] 第五电阻于无源滤波器设置在第一电阻和主集成芯片之间时，与主集成芯片的晶振输入引脚连接；
[0042] 第五电阻于无源滤波器设置在第一电阻和从集成芯片之间时，与从集成芯片的晶振输入引脚连接，或
[0043] 第五电阻于无源滤波器设置在主集成芯片和从集成芯片之间时，与从集成芯片的晶振输入引脚连接。
[0044] 优选的，无源晶振共用电路，其中，
[0045] 无源滤波器包括：
[0046] 第四电容于无源滤波器设置在第一电阻和主集成芯片之间时，与第一电阻连接；
[0047] 第四电阻于无源滤波器设置在第一电阻和从集成芯片之间时，与第一电阻连接，或
[0048] 第四电容于无源滤波器设置在主集成芯片和从集成芯片之间时，与主集成芯片的晶振输出引脚连接；
[0049] 第五电容，与第四电容连接；
[0050] 电感于无源滤波器设置在第一电阻和主集成芯片之间时，设置在第五电容和主集成芯片的晶振输入引脚之间；
[0051] 电感于无源滤波器设置在第一电阻和从集成芯片之间时，设置在第五电容和从集成芯片的晶振输入引脚之间，或
[0052] 电感于无源滤波器设置在主集成芯片和从集成芯片之间时，设置在第五电容和从集成芯片的晶振输入引脚之间；
[0053] 第六电容，设置在第五电容与接地端之间；和/或
[0054] 第七电容，设置在第四电容与接地端之间。
[0055] 上述技术方案具有如下优点或有益效果：通过无源滤波器减少干扰，使得系统级芯片和集成芯片的时钟信号的频率一致，减少了晶振数量；并且在有多个集成芯片时，可以使得系统级芯片和多个从集成芯片接收到的时钟信号同步，进而保证了系统级芯片和多个从集成芯片的时钟信号的频率一致，并且上述
实施例减少了晶振数量，有效节省了空间，同时降低了电路成本。
附图说明
[0056] 参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0057] 图1为本发明现有技术的原理图；
[0058] 图2为本发明无源晶振共用电路实施例的结构示意图一；
[0059] 图3为本发明无源晶振共用电路实施例的结构示意图二；
[0060] 图4为本发明无源晶振共用电路实施例的晶振电路与系统级芯片之间的结构示意图一；
[0061] 图5为本发明无源晶振共用电路实施例的晶振电路与系统级芯片之间的结构示意图二；
[0062] 图6为本发明无源晶振共用电路实施例的无源滤波器的结构示意图一；
[0063] 图7为本发明无源晶振共用电路实施例的无源滤波器的结构示意图二；
[0064] 图8为本发明无源晶振共用电路实施例的无源滤波器的结构示意图三；
[0065] 图9为本发明无源晶振共用电路实施例一的结构示意图一；
[0066] 图10为本发明无源晶振共用电路实施例一的结构示意图二；
[0067] 图11为本发明无源晶振共用电路实施例二的结构示意图一；
[0068] 图12为本发明无源晶振共用电路实施例二的结构示意图二。
具体实施方式
[0069] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0070] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
[0071] 下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0072] 本发明提供一种无源晶振共用电路，如图2-3所示，包括：
[0073] 晶振电路10，用于输出时钟信号CLK；
[0074] 系统级芯片11，系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT均连接晶振电路10，用于接收时钟信号CLK；
[0075] 集成芯片12，集成芯片12的晶振输入引脚OSC_IN通过无源滤波器41选择与系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT中的一个连接，以接收时钟信号CLK。
[0076] 在上述实施例中，可以实线系统级芯片11和集成芯片12共用一个晶振电路10，以及集成芯片12的晶振输入引脚OSC_IN通过无源滤波器41选择与系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT中的一个连接，从而减少集成芯片12接收时钟信号CLK的过程中受到的干扰情况，以使得系统级芯片11和集成芯片12接收到的时钟信号CLK同步，进而保证了系统级芯片11和集成芯片12的时钟信号CLK的频率一致，并且上述实施例减少了晶振数量，有效节省了空间，同时降低了电路成本。
[0077] 进一步地，在上述实施例中，晶振电路10输出的时钟信号CLK的频率可以为24MHz。
[0078] 进一步地，在上述实施例中，当集成芯片12需求高电平的时钟信号CLK时，集成芯片12的晶振输入引脚OSC_IN连接系统级芯片11的晶振输入引脚OSC_IN，以接收晶振电路10输出的高电平的时钟信号CLK；
[0079] 例如，如图2所示，当集成芯片12需求高电平的时钟信号CLK时，集成芯片12的晶振输入引脚OSC_IN通过无源滤波器41选择与系统级芯片11的晶振输入引脚OSC_IN连接，以接收晶振电路10输出的高电平的时钟信号CLK。
[0080] 进一步地，在上述实施例中，当集成芯片12需求低电平的时钟信号CLK时，集成芯片12的晶振输入引脚OSC_IN连接系统级芯片11的晶振输出引脚OSC_OUT，以接收晶振电路10输出的低电平的时钟信号CLK；
[0081] 例如，如图3所示，当集成芯片12需求低电平的时钟信号CLK时，集成芯片12的晶振输入引脚OSC_IN通过无源滤波器41选择与系统级芯片11的晶振输出引脚OSC_OUT连接，以接收晶振电路10输出的高电平的时钟信号CLK。
[0082] 进一步地，在上述实施例中，如图4-5所示，晶振电路10包括：
[0083] 晶振芯片51，晶振芯片51用于生成时钟信号CLK，晶振芯片51的第一端1和第三端3分别通过第一电容C1和第二电容C2与接地端GND连接，晶振芯片51的第三端3还与系统级芯片11的晶振输入引脚OSC_IN连接，晶振芯片51的第二端2和第四端4与接地端GND连接；
[0084] 第二电阻R2，设置在晶振芯片51的第一端1和第三端3之间；
[0085] 第三电阻R3，设置在系统级芯片11的晶振输出引脚OSC_OUT和晶振芯片51的第一端1之间。
[0086] 进一步地，作为优选的实施方式，当集成芯片12会受到外围干扰时，如图6所示，无源滤波器41可以包括依次串联的第四电阻R4、第三电容C3和第五电阻R5；
[0087] 第四电阻R4与第一电阻R1连接；
[0088] 第五电阻R5与集成芯片12的晶振输入引脚OSC_IN连接。
[0089] 在上述实施方式中，可以通过依次串联的第四电阻R4、第三电容C3和第五电阻R5去除外围干扰，上述第三电容C3可以为1nF的隔直电容，可以实现去除
直流分量和滤除低频干扰的作用。
[0090] 其中，第四电阻R4的阻值可以在200Ω到2000Ω之间，第三电容C3的电容值可以为1nF，第五电阻R5的阻值可以为0Ω。
[0091] 进一步地，作为优选的实施方式，当无源滤波器41处于过长的走线中时，例如集成芯片12和系统级芯片11之间的走线过长，如图7所示，无源滤波器41可以包括：
[0092] 第四电容C4，与第一电阻R1连接；
[0093] 第五电容C5，与第四电容C4连接；
[0094] 电感L，设置在第五电容C5和集成芯片12的晶振输入引脚OSC_IN之间；
[0095] 第六电容C6，设置在第五电容C5与接地端GND之间。
[0096] 通过上述无源滤波器41可以去除走线上的干扰，从而使得集成芯片12和系统级芯片11的时钟信号CLK的频率一致。
[0097] 需要说明的是，如图8所示，可以根据实际需求在上述无源滤波器41的第四电容C4与接地端GND之间可以设置有第七电容C7。
[0098] 其中，上述无源滤波器41中的第四电容C4的电容值可以为10nF，第五电容C5的电容值可以为18pF，第六电容C6的电容值可以为4.7pF，电感L的电感L值可以为270nH。
[0099] 进一步地，作为优选的实施方式，无源滤波器41中的电感L可以为线圈电感L或磁珠。
[0100] 进一步地，在上述实施例中，如图9-12所示，集成芯片12的数量可以大于或等于一个。
[0101] 进一步地，在上述实施例中，如图9-12所示，当集成芯片12于集成芯片12的数量大于一个时，集成芯片12可以包括一个主集成芯片21和至少一个从集成芯片31。
[0102] 作为优选的实施例一，如图9-10所示，一种无源晶振共用电路，可以包括：
[0103] 晶振电路10，用于输出时钟信号CLK；
[0104] 系统级芯片11，系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT均连接晶振电路10，用于接收时钟信号CLK；
[0105] 主集成芯片21的晶振输入引脚OSC_IN通过无源滤波器41选择系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT中的一个连接，以接收时钟信号CLK；
[0106] 每个从集成芯片31的晶振输入引脚OSC_IN通过无源滤波器41与被主集成芯片21选择的系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT中的一个连接，以接收时钟信号CLK。
[0107] 在上述实施例一中，主集成芯片21的晶振输入引脚OSC_IN和每个从集成芯片31的晶振输入引脚OSC_IN均选择系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT中的同一个连接。
[0108] 在上述实施例一中，可以通过将主集成芯片21和每个从集成芯片31均通过无源滤波器41与系统级芯片11连接，使得系统级芯片11主集成芯片21和每个从集成芯片31均接收晶振电路10输出的时钟信号CLK，从而减少干扰，使得系统级芯片11、主集成芯片21和每个从集成芯片31接收到的时钟信号CLK同步，进而保证了系统级芯片11、主集成芯片21和每个从集成芯片31的时钟信号CLK的频率一致，并且上述实施例减少了晶振数量，有效节省了空间，同时降低了电路成本。
[0109] 进一步地，在上述实施例一中，作为优选的实施方式，当主集成芯片21和从集成芯片31中的任何一个会受到外围干扰时，无源滤波器41可以包括依次串联的第四电阻R4、第三电容C3和第五电阻R5；
[0110] 当无源滤波器41设置在第一电阻R1和主集成芯片21之间时，无源滤波器41中的第四电阻R4与第一电阻R1连接，第五电阻R5与主集成芯片21的晶振输入引脚OSC_IN连接；
[0111] 当无源滤波器41设置在第一电阻R1和从集成芯片31之间时，无源滤波器41中的第四电阻R4与第一电阻R1连接，第五电阻R5与从集成芯片31的晶振输入引脚OSC_IN连接。
[0112] 通过上述实施方式去除外围干扰，以及去除直流分量和滤除低频干扰。
[0113] 其中，上述无源滤波器41中的第四电阻R4的阻值可以在200Ω到2000Ω之间，第三电容C3的电容值可以为1nF，第五电阻R5的阻值可以为0Ω。
[0114] 进一步地，在上述实施例一中，作为优选的实施方式，当无源滤波器41处于过长的走线中时；
[0115] 例如系统级芯片11和主集成芯片21之间的走线过长，即无源滤波器41设置在第一电阻R1和主集成芯片21之间时，无源滤波器41包括：
[0116] 第四电容C4，与第一电阻R1连接；
[0117] 第五电容C5，与第四电容C4连接；
[0118] 电感L，设置在第五电容C5和主集成芯片21的晶振输入引脚OSC_IN之间；
[0119] 第六电容C6，设置在第五电容C5与接地端GND之间。
[0120] 通过上述无源滤波器41可以去除走线上的干扰，从而使得主集成芯片21和系统级芯片11的时钟信号CLK的频率一致。
[0121] 例如系统级芯片11和从集成芯片31之间的走线过长，即无源滤波器41设置在第一电阻R1和从集成芯片31之间时，无源滤波器41包括：
[0122] 第四电容C4，与第一电阻R1连接；
[0123] 第五电容C5，与第四电容C4连接；
[0124] 电感L，设置在第五电容C5和从集成芯片31的晶振输入引脚OSC_IN之间；
[0125] 第六电容C6，设置在第五电容C5与接地端GND之间。
[0126] 通过上述无源滤波器41可以去除走线上的干扰，从而使得从集成芯片31和系统级芯片11的时钟信号CLK的频率一致。
[0127] 需要说明的是，可以根据实际需求在上述无源滤波器41的第四电容C4与接地端GND之间可以设置有第七电容C7。
[0128] 其中，实施例一中的无源滤波器41中的第四电容C4的电容值可以为10nF，第五电容C5的电容值可以为18pF，第六电容C6的电容值可以为4.7pF，电感L的电感L值可以为270nH。
[0129] 作为优选的实施例二，当主集成芯片21设置有晶振输出引脚OSC_OUT时，一种无源晶振共用电路，如图11-12所示，可以包括：
[0130] 晶振电路10，用于输出时钟信号CLK；
[0131] 系统级芯片11，系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT均连接晶振电路10，用于接收时钟信号CLK；
[0132] 主集成芯片21的晶振输入引脚OSC_IN通过无源滤波器41选择系统级芯片11的晶振输入引脚OSC_IN和晶振输出引脚OSC_OUT中的一个连接，以接收时钟信号CLK；
[0133] 每个从集成芯片31的晶振输入引脚OSC_IN通过无源滤波器41与主集成芯片21的晶振输出引脚OSC_OUT连接，以接收时钟信号CLK。
[0134] 在上述实施例二中，可以通过将主集成芯片21通过无源滤波器41与系统级芯片11连接，以及每个从集成芯片31均通过无源滤波器41与主集成芯片21连接，使得系统级芯片11和主集成芯片21接收晶振电路10输出的时钟信号CLK、以及每个从集成芯片31均接收主集成芯片21输出的时钟信号CLK，从而通过无源滤波器41来减少干扰，使得系统级芯片11、主集成芯片21和每个从集成芯片31接收到的时钟信号CLK同步，进而保证了系统级芯片11、主集成芯片21和每个从集成芯片31的时钟信号CLK的频率一致，并且上述实施例减少了晶振数量，有效节省了空间，同时降低了电路成本。
[0135] 进一步地，在上述实施例二中，作为优选的实施方式，当主集成芯片21和从集成芯片31中的任何一个会受到外围干扰时，无源滤波器41包括依次串联的第四电阻R4、第三电容C3和第五电阻R5；
[0136] 当无源滤波器41设置在第一电阻R1和主集成芯片21之间时，第四电阻R4与第一电阻R1连接，第五电阻R5与主集成芯片21的晶振输入引脚OSC_IN连接；
[0137] 当无源滤波器41设置在主集成芯片21和从集成芯片31之间时，第四电阻R4与主集成芯片21的晶振输出引脚OSC_OUT连接，第五电阻R5与从集成芯片31的晶振输入引脚OSC_IN连接。
[0138] 通过上述实施方式去除外围干扰，以及去除直流分量和滤除低频干扰。
[0139] 其中，上述无源滤波器41中的第四电阻R4的阻值可以选择在200Ω到2000Ω之间，第三电容C3的电容值可以为1nF，第五电阻R5的阻值可以为0Ω。
[0140] 进一步地，在上述实施例二中，作为优选的实施方式，当无源滤波器41处于过长的走线中时；
[0141] 例如系统级芯片11和主集成芯片21之间的走线过长，即无源滤波器41设置在第一电阻R1和主集成芯片21之间时，无源滤波器41包括：
[0142] 第四电容C4，与第一电阻R1连接；
[0143] 第五电容C5，与第四电容C4连接；
[0144] 电感L，设置在第五电容C5和主集成芯片21的晶振输入引脚OSC_IN之间；
[0145] 第六电容C6，设置在第五电容C5与接地端GND之间。
[0146] 通过上述无源滤波器41可以去除走线上的干扰，从而使得上述主集成芯片21和系统级芯片11的时钟信号CLK的频率一致。
[0147] 例如主集成芯片21和从集成芯片31之间的走线过长，即无源滤波器41设置在主集成芯片21和从集成芯片31之间时，无源滤波器41包括：
[0148] 第四电容C4，与主集成芯片21的晶振输出引脚OSC_OUT连接；
[0149] 第五电容C5，与第四电容C4连接；
[0150] 电感L，设置在第五电容C5和从集成芯片31的晶振输入引脚OSC_IN之间；
[0151] 第六电容C6，设置在第五电容C5与接地端GND之间；
[0152] 通过上述无源滤波器41可以去除走线上的干扰，从而使得主集成芯片21和从集成芯片31的时钟信号CLK的频率一致。
[0153] 其中，实施例二中的无源滤波器41中的第四电容C4的电容值可以为10nF，第五电容C5的电容值可以为18pF，第六电容C6的电容值可以为4.7pF，电感L的电感L值可以为270nH。
[0154] 需要说明的是，可以根据实际需求在上述无源滤波器41的第四电容C4与接地端GND之间可以设置有第七电容C7。
[0155] 以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明
说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
