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数字至模拟转换器

阅读：1033发布：2020-05-28

专利汇可以提供数字至模拟转换器专利检索，专利查询，专利分析的服务。并且本发明提供的DAC具有低失真，可用于高动态范围(HDR)、极高动态范围(EHDR)和其它的合适应用。一些实施例涉及一种DAC，该DAC被配置为经由强加路径和感测路径耦接至放大器。例如，DAC经由强加路径向放大器提供输出电流，以及，DAC经由感测路径感测放大器的输入电压。因此，可以减少或消除强加路径和/或感测路径中来自寄生阻抗的诸如谐波失真和/或增益偏移的失真。一些实施例涉及一种DAC，其包括参考电压产生器，被配置为补偿DAC的阻抗变化，诸如因半导体工艺变化造成的。因此，可以减少或消除因DAC的阻抗变化造成的DAC输出中的失真。，下面是数字至模拟转换器专利的具体信息内容。

权利要求

1.一种数字至模拟转换器(DAC)，其特征在于，包括：
第一输出电流产生器，被配置为基于第一参考电压产生第一输出电流；以及，第一开关单元，耦接于该第一输出电流产生器，该第一开关单元被配置为通过感测路径耦接至放大器的输入且被配置为通过强加路径耦接至该放大器的输出；
其中，该DAC被配置为通过该感测路径感测该放大器的该输入上的电压；以及，该第一开关单元被配置为通过该强加路径提供该第一输出电流至该放大器的该输出。
2.根据权利要求1所述的DAC，其特征在于，该第一输出电流产生器包括第一电阻，该第一电阻具有耦接该第一开关单元的第一端和用于耦接该第一参考电压的第二端。
3.根据权利要求1所述的DAC，其特征在于，该第一输出电流产生器包括第一电容，该第一电容被配置为经由该第一开关单元耦接于该第一参考电压。
4.根据权利要求1所述的DAC，其特征在于，该第一输出电流产生器包括电流源，该电流源具有被配置为由该第一参考电压偏置的控制端以及耦接于该第一开关单元的沟道端，且被配置为向该第一开关单元提供该第一输出电流。
5.根据权利要求1所述的DAC，其特征在于，该感测路径具有第一阻抗，该第一阻抗包括该放大器的输入阻抗；以及，该强加路径具有第二阻抗，该第二阻抗包括耦接在该第一开关单元和该放大器的该输出之间的电阻；其中，该第一阻抗大于该第二阻抗。
6.根据权利要求5所述的DAC，其特征在于，该DAC还包括一个或多个半导体晶粒和该放大器，其中，该第一输出电流产生器和该第一开关单元被形成在该一个或多个半导体晶粒上，以及，该放大器位于该一个或多个半导体晶粒的外部，且通过该强加路径和该感测路径耦接于该一个或多个半导体晶粒。
7.根据权利要求1所述的DAC，其特征在于，该强加路径和该感测路径中的第一部分被配置成星形结构，以及，该强加路径和该感测路径中的第二部分被配置成树形结构，以及，该第一部分位于该第一开关单元和该第二部分之间。
8.根据权利要求7所述的DAC，其特征在于，该DAC还包括：
第二输出电流产生器，被配置为基于第二参考电压产生第二输出电流；以及，第二开关单元，耦接于该第二输出电流产生器，该第二开关单元被配置为通过该感测路径耦接于该放大器的该输入并且被配置为通过该强加路径耦接于该放大器的该输出；
其中，该第一部分将该第一开关单元耦接至该第二开关单元，以及，该第二部分被配置为将该第一部分耦接至该放大器。
9.根据权利要求8所述的DAC，其特征在于，该第一开关单元和该第二开关单元中的每一个均耦接于求和点，该求和点被配置为向该放大器的该输出提供组合输出电流，该组合输出电流包括该第一输出电流和该第二输出电流。
10.根据权利要求8所述的DAC，其特征在于，该DAC被配置为将多个位转换为模拟信号，该第一输出电流被配置为表示该多个位中的第一位，以及，该第二输出电流被配置为表示该多个位中的第二位。
11.根据权利要求9所述的DAC，其特征在于，该DAC还包括：
第三输出电流产生器，被配置为基于第三参考电压产生第三输出电流；
第四输出电流产生器，被配置为基于第四参考电压产生第四输出电流；
第三开关单元，耦接于该第三输出电流产生器；以及，
第四开关单元，耦接于该第四输出电流产生器；
其中，该第三开关单元和该第四开关单元均耦接于该求和点，且被配置成使得该组合输出电流还包括该第三输出电流和该第四输出电流。
12.一种数字至模拟转换器(DAC)，其特征在于，包括：
第一输出电流产生器，被配置为基于第一参考电压产生第一输出电流；以及，第一参考电压产生器，被配置为产生并调整该第一参考电压，以补偿该第一输出电流产生器的阻抗。
13.根据权利要求12所述的DAC，其特征在于，该DAC还包括一个或多个半导体晶粒，其中，该第一输出电流产生器和该第一参考电压产生器被形成在该一个或多个半导体晶粒上，以及，该第一参考电压产生器被配置为调整该第一参考电压，以补偿由于该一个或多个半导体晶粒的工艺变化造成的阻抗变化。
14.根据权利要求13所述的DAC，其特征在于，该DAC还包括位于该一个或多个半导体晶粒外部的第二阻抗元件，且被配置为设置该第一参考电压。
15.根据权利要求14所述的DAC，其特征在于，该第二阻抗元件包括电阻或电容。
16.根据权利要求12所述的DAC，其特征在于，该DAC还包括多个输出电流产生器和多个参考电压产生器，该多个输出电流产生器包括该第一输出电流产生器和第二输出电流产生器，该第二输出电流产生器被配置为基于第二参考电压产生第二输出电流；以及，该多个参考电压产生器包括该第一参考电压产生器和第二参考电压产生器，该第二参考电压产生器被配置为产生并调整该第二参考电压，以补偿该第二输出电流产生器的阻抗。
17.根据权利要求16所述的DAC，其特征在于，该多个输出电流产生器包括多个一元加权电阻，每个一元加权电阻具有耦接于多个参考电压中的至少一个的第一端，该多个参考电压包括该第一参考电压和该第二参考电压，以及，该多个参考电压产生器被配置为是基于该多个参考电压进行温度计编码的。
18.根据权利要求17所述的DAC，其特征在于，该DAC还包括多个开关单元，连接在该多个一元加权电阻和求和点之间，该求和点被配置用于耦接至放大器，以便向该放大器提供组合输出电流，其中，该组合输出电流包括该第一输出电流和该第二输出电流。
19.根据权利要求12所述的DAC，其特征在于，该DAC还包括电流镜，该电流镜包括：
其上具有该第一参考电压产生器的第一侧，该第一参考电压产生器被配置为在该第一侧产生该第一参考电压；以及，
其上具有该第一输出电流产生器的第二侧，其中，该电流镜被配置为在该第二侧为该第一输出电流产生器复制该第一参考电压。

说明书全文

数字至模拟转换器

技术领域

[0001] 本发明涉及一种数字至模拟转换技术，以及更特别地，涉及一种具有求和点开关(summing junction switches)的数字至模拟转换器(digital to analog converter，DAC)。

背景技术

[0002] 数字至模拟转换器(DAC)是熟知的用于将数字信号转换为模拟信号的电子装置。数字信号通常被编码为离散位，以在时钟频率处被周期性处理，而模拟信号在时间上连续。
诸如音频记录之类的媒体(media)通常以数字格式进行存储和/或处理，并以模拟格式提供给扬声器以转换为声波。因此，在将媒体输出到扬声器之前，会采用数字至模拟转换器(DAC)将媒体转换为模拟格式。然而，现有的数字至模拟转换器(DAC)的失真大。

发明内容

[0003] 有鉴于此，本发明的目的之一在于提供一种数字至模拟转换器(DAC)，以解决上述问题。

[0004] 本发明的一些实施例涉及一种数字至模拟转换器(DAC)，包括第一输出电流产生器和第一开关单元。第一输出电流产生器被配置为基于第一参考电压产生第一输出电流；以及，第一开关单元耦接于该第一输出电流产生器。其中，该第一开关单元被配置为通过感测路径耦接至放大器的输入且被配置为通过强加路径耦接至该放大器的输出。其中，该DAC被配置为通过该感测路径感测该放大器的该输入上的电压；以及，该第一开关单元被配置为通过该强加路径提供该第一输出电流至该放大器的该输出。

[0005] 在一些实施例中，该第一输出电流产生器包括第一电阻，该第一电阻具有耦接该第一开关单元的第一端和用于耦接该第一参考电压的第二端。

[0006] 在一些实施例中，该第一输出电流产生器包括第一电容，该第一电容被配置为经由该第一开关单元耦接于该第一参考电压。

[0007] 在一些实施例中，该第一输出电流产生器包括电流源，该电流源具有被配置为由该第一参考电压偏置的控制端以及耦接于该第一开关单元的沟道端，且被配置为向该第一开关单元提供该第一输出电流。

[0008] 在一些实施例中，该感测路径具有第一阻抗，该第一阻抗包括该放大器的输入阻抗；以及，该强加路径具有第二阻抗，该第二阻抗包括耦接在该第一开关单元和该放大器的该输出之间的电阻；其中，该第一阻抗大于该第二阻抗。

[0009] 在一些实施例中，该DAC还包括一个或多个半导体晶粒和该放大器，其中，该第一输出电流产生器和该第一开关单元被形成在该一个或多个半导体晶粒上，以及，该放大器位于该一个或多个半导体晶粒的外部，且通过该强加路径和该感测路径耦接于该一个或多个半导体晶粒。

[0010] 在一些实施例中，该强加路径和该感测路径中的第一部分被配置成星形结构，以及，该强加路径和该感测路径中的第二部分被配置成树形结构，以及，该第一部分位于该第一开关单元和该第二部分之间。

[0011] 在一些实施例中，该DAC还包括第二输出电流产生器和第二开关单元。第二输出电流产生器被配置为基于第二参考电压产生第二输出电流；以及，第二开关单元耦接于该第二输出电流产生器，其中，该第二开关单元被配置为通过该感测路径耦接于该放大器的该输入并且被配置为通过该强加路径耦接于该放大器的该输出；其中，该第一部分将该第一开关单元耦接至该第二开关单元，以及，该第二部分被配置为将该第一部分耦接至该放大器。

[0012] 在一些实施例中，该第一开关单元和该第二开关单元中的每一个均耦接于求和点，该求和点被配置为向该放大器的该输出提供组合输出电流，该组合输出电流包括该第一输出电流和该第二输出电流。

[0013] 在一些实施例中，该DAC被配置为将多个位转换为模拟信号，该第一输出电流被配置为表示该多个位中的第一位，以及，该第二输出电流被配置为表示该多个位中的第二位。

[0014] 在一些实施例中，该DAC还包括第三输出电流产生器、第四输出电流产生器、第三开关单元和第四开关单元。第三输出电流产生器被配置为基于第三参考电压产生第三输出电流；第四输出电流产生器被配置为基于第四参考电压产生第四输出电流；第三开关单元耦接于该第三输出电流产生器；以及，第四开关单元耦接于该第四输出电流产生器。其中，该第三开关单元和该第四开关单元均耦接于该求和点，且被配置成使得该组合输出电流还包括该第三输出电流和该第四输出电流。

[0015] 本发明的一些实施例涉及一种数字至模拟转换器(DAC)，包括第一输出电流产生器和第一参考电压产生器，第一输出电流产生器，被配置为基于第一参考电压产生第一输出电流；以及，第一参考电压产生器，被配置为产生并调整该第一参考电压，以补偿该第一输出电流产生器的阻抗。

[0016] 在一些实施例中，该DAC还包括一个或多个半导体晶粒，其中，该第一输出电流产生器和该第一参考电压产生器被形成在该一个或多个半导体晶粒上，以及，该第一参考电压产生器被配置为调整该第一参考电压，以补偿由于该一个或多个半导体晶粒的工艺变化造成的阻抗变化。

[0017] 在一些实施例中，该DAC还包括位于该一个或多个半导体晶粒外部的第二阻抗元件，且被配置为设置该第一参考电压。

[0018] 在一些实施例中，该第二阻抗元件包括电阻。

[0019] 在一些实施例中，该第二阻抗元件包括电容。

[0020] 在一些实施例中，该DAC还包括多个输出电流产生器和多个参考电压产生器。该多个输出电流产生器包括第一输出电流产生器和第二输出电流产生器，第二输出电流产生器被配置为基于第二参考电压产生第二输出电流。该多个参考电压产生器包括第一参考电压产生器和第二参考电压产生器，第二参考电压产生器被配置为产生并调整该第二参考电压，以补偿该第二输出电流产生器的阻抗。

[0021] 在一些实施例中，该多个输出电流产生器包括多个一元加权电阻，每个电阻具有耦接于多个参考电压中的至少一个的第一端，该多个参考电压包括该第一参考电压和该第二参考电压，以及，该多个参考电压产生器被配置为是基于该多个参考电压进行温度计编码的。

[0022] 在一些实施例中，该DAC还包括多个开关单元，连接在该多个一元加权电阻和求和点之间，该求和点被配置用于耦接至放大器，以便向该放大器提供组合输出电流，其中，该组合输出电流包括该第一输出电流和该第二输出电流。

[0023] 在一些实施例中，该DAC还包括电流镜，该电流镜包括：其上具有该第一参考电压产生器的第一侧，该第一参考电压产生器被配置为在该第一侧产生该第一参考电压；以及，其上具有该第一输出电流产生器的第二侧，其中，该电流镜被配置为在该第二侧为该第一输出电流产生器复制该第一参考电压。

[0024] 本申请描述的DAC包括分开的强加路径和感测路径，从而使得感测路径中的寄生阻抗对DAC的感测能力影响很小或者几乎没有影响，进而输出电压中的失真很少或者几乎不失真。

[0025] 本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。

附图说明

[0026] 图1是根据一些实施例示出的包括DAC和放大器的示例性系统的框图。

[0027] 图2是根据一些实施例说明图1的DAC和放大器的方框图。

[0028] 图3A是根据一些实施例示出的包括电阻性输出电流产生器及一个或多个开关的DAC的电路图。

[0029] 图3B是根据一些实施例示出的包括多个电位电阻性输出电流产生器及一个或多个开关的DAC的电路图。

[0030] 图3C是根据一些实施例示出的包括差分电阻性输出电流产生器及一个或多个开关的DAC的电路图。

[0031] 图3D是根据一些实施例示出的包括基于电流的输出电流产生器及一个或多个开关的DAC的电路图。

[0032] 图3E是根据一些实施例示出的包括基于电容的输出电流产生器及一个或多个开关的DAC的电路图。

[0033] 图4是根据一些实施例示出的具有低失真输出路由配置的DAC的电路图。

[0034] 图5是根据一些实施例说明DAC和放大器的框图。

[0035] 图6是根据一些实施例说明图5的DAC的电路图。

[0036] 在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。

具体实施方式

[0037] 以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。

[0038] 其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。

[0039] 文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。

[0040] 期望DAC具有高动态范围(high dynamic range，HDR)。动态范围是系统用于处理的最高功率电位(level)与系统用于处理的最低功率电位之间的比率。例如，具有90分贝(decibel，dB)的动态范围的系统可以处理功率电位高达其最低可接受功率电位的十亿倍的信号。系统动态范围之外的信号受来自系统的失真或噪声的影响，进而损害信号的完整性并导致错误。这种错误包括在音频系统的输出中削波(clipping)。例如，在一些音频应用中，音频信号的高频和低频分量(例如，低音和高音分量)具有完全不同的功率电位(例如，低音功率电位比高音功率电位高几个数量级)，因此，动态范围不足的音频系统会扭曲(例如，剪掉)位于系统动态范围之外的音频信号的某些分量。其它这样的系统被配置为忽略这些对系统来说功率电位太高或太低的信号，从而导致收听者听不到被忽略的信号。因此，希望系统能够容纳宽范围功率电位上的信号的分量而不扭曲任何分量。具有>120dB的动态范围的系统通常被称为极高动态范围(extremely high dynamic range，EHDR)系统。

[0041] 申请人提出一种具有低失真的数字至模拟转换器(DAC)，其能够适用于高动态范围(HDR)和/或极高动态范围(EHDR)应用。一些实施例涉及一种包括数字至模拟转换器(DAC)的装置，该DAC经由独立的强加路径(force path)和感测路径(sense path)耦接于放大器。申请人发现，如果输出电流通过合并的单条路径被提供给放大器，则该路径中的寄生阻抗会使放大器的输出处的所得输出电压失真。为了解决此问题，本申请描述的DAC包括不受影响的两条路径，即分开的(separate)强加路径和感测路径，从而使得感测路径中的寄生阻抗对DAC的感测能力影响很小或者几乎没有影响，进而输出电压中的失真很少或者几乎不失真。因此，可以减少或消除强加路径和/或感测路径中来自寄生阻抗的诸如谐波失真和/或增益偏移的失真。一些实施例涉及一种DAC，该DAC包括参考电压产生器，其被配置为补偿该DAC的阻抗变化，如由于半导体工艺变化导致的阻抗变化。例如，电压参考产生器使DAC的片上阻抗(on-chip impedance)与耦接于该DAC的放大器的片外阻抗(off-chip impedance)同步。因此，可减少或消除由于DAC的阻抗变化造成的DAC输出中的失真。应当理解的是，本申请描述的技术可以被单独实现或组合实现。此外，本申请描述的技术可以在除HDR或EHDR应用之外的应用中实现，诸如在低噪声射频(radio frequency，RF)传输系统或其它合适的应用中，本发明对此不做任何限制。

[0042] 图1和图2示出了包括DAC 120和放大器150的系统100的概述。应当说明的是，本发明附图是仅为便于说明与理解示出的示例性实施例，例如，在一些实施例中，可以将DAC 120和放大器150一起统称为数字至模拟转换器或者称为包括数字至模拟转换器的装置，除此以外，还可以将后续实施例中描述的一个或多个半导体晶粒涵盖在该数字至模拟转换器。本发明为便于理解，将其分开论述，但并不应当作为本发明的限制。

[0043] 图1是根据一些实施例示出的包括DAC 120和放大器150的示例性系统100的框图。DAC 120被配置为接收输入信号VIN,1和VIN,2并将其转换为输出电流IOUT,1和IOUT,2。在一些实施例中，输入信号VIN,1和VIN,2包括数字位(digital bit)。放大器150(在图1中以跨阻抗放大器(trans-impedance amplifier，TIA)示出)被配置为接收输出电流IOUT,1和IOUT,2的总和(a sum of output currents IOUT,1and IOUT,2)，并基于输出电流IOUT,1和IOUT,2的总和产生模拟输出电压VOUT。例如，输出电流IOUT,1和IOUT,2通过DAC 120的强加路径流到放大器150的反馈阻抗，诸如反馈电阻，以及，通过该反馈阻抗后流到放大器150的输出，以在输出端产生VOUT。
放大器150向DAC 120提供感测电压VS。例如，DAC 120经由感测路径通过感测放大器150的输入处的电压来接收感测电压VS。

[0044] 在一些实施例中，系统100可以是极高动态范围(EHDR)系统，如高性能音频系统。举例来说，系统100还可以包括调制器(例如，Δ-Σ调制器)和/或数据加权平均(data weighted averaging，DWA)模块，其耦接于DAC 120且被配置为产生输入电压VIN,1和VIN,2。因此，DAC 120和放大器150将从VIN,1和VIN,2表示的数字音频比特流生成模拟音频信号。例如，放大器150基于IOUT,1和IOUT,2的总和向扬声器提供VOUT，以产生对应于模拟音频信号的声波。
或者，在一些实施例中，系统100可以是传输系统。例如，可以提供数据分组作为输入电压VIN,1和VIN,2，以及，DAC 120和放大器150将表示该数据分组的模拟信号提供给混频器和/或功率放大器，以通过天线发送。

[0045] 应了解，DAC 120可被配置为接收任何数目的输入电压VIN并产生任何合适数目的输出电流IOUT。

[0046] 图2是根据一些实施例说明图1的DAC 120和放大器150的框图。在图2的说明性实施例中，DAC 120包括输出电流产生器(output current generator)230以及开关单元(例如，该开关单元可包括一个或多个开关)240。放大器150包括运算放大器(operational amplifier，Op-Amp)260和反馈电路(feedback circuitry，FB)270。

[0047] 在系统100的操作期间，输出电流产生器230基于至少一个参考电压VREF产生一个或多个输出电流IOUT。参考电压VREF可以是系统100的另一元件提供给DAC 120的。或者，在一些实施例中，DAC 120还包括参考电压产生器，其被配置为产生一个或多个参考电压VREF，如本申请(包括参考图5和图6)中进一步描述的。

[0048] 开关单元240根据输入电压VIN的二进制状态提供输出电流IOUT给放大器150。例如，输入电压VIN接通或断开开关单元240中的一个或多个开关，以使一个或多个输出电流IOUT流到或不流到放大器150。反馈电路270将一个或多个输出电流IOUT转换为模拟输出电压VOUT。举例来说，反馈电路270包括阻抗元件，该阻抗元件响应于流过该阻抗元件的一个或多个输出电流IOUT而在运算放大器260的输出处产生输出电压VOUT。运算放大器260的输入可以提供感测电压VS，以用于输出电压VOUT的反馈控制。例如，感测电压VS控制跨(across)反馈电路
270的电压，从而影响从一个或多个输出电流IOUT产生的输出电压VOUT的值。

[0049] 在图2的说明性实施例中，DAC 120形成在一个或多个半导体晶粒(semiconductor die)202上，而放大器150位于该一个或多个半导体晶粒202的外部。例如，放大器150可形成在一个或多个不同的半导体晶粒上。应当理解，在一些实施例中，DAC 120和放大器150可形成在相同的半导体晶粒上或多个公共的半导体晶粒上，具体地，本发明实施例不做限制。

[0050] 图3A至图3E是说明DAC 120和放大器150的各种实施例的电路图。在图3A至图3E中，DAC 120经由分开的强加路径和感测路径耦接于放大器150。

[0051] 图3A是根据一些实施例说明的包括电阻性(resistive)输出电流产生器230a和开关单元240a(例如，在图3A中的开关单元240a以包括两个开关344和342为例进行示出)的DAC 120a的电路图。

[0052] 在图3A中，输出电流产生器230a包括电阻R1，电阻R1耦接在参考电压VREF和开关单元240a之间。通过设置参考电压VREF的值和/或基于电阻R1的选择(如通过选择具有不同电阻值的电阻)来控制输出电流产生器230a产生的输出电流IOUT的值。

[0053] 在图3A中，开关单元240a包括开关342和开关344，开关342耦接在电阻R1和放大器150a之间，以及，开关344耦接在电阻R1和地(ground)之间。在一些实施例中，开关342和344可包括晶体管，或者，开关342和344可由晶体管来实现，如n沟道金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)。开关342的控制端耦接于输入电压VIN，而开关344的控制端耦接于输入电压VIN的反相VIN。举例来说，在图
3A所示的示例中，当输入电压VIN为高时(如逻辑1)，开关342被接通而开关344被断开，从而，电阻R1耦接于放大器150a(即电阻R1与放大器150a连通)，以及，输出电流IOUT通过开关342流到放大器150a，以基于输出电流IOUT产生输出电压VOUT。或者，当输入电压VIN为低时(如逻辑
0)，开关342被断开而开关344被接通，从而，电阻R1耦接于地，以及，因断开的开关342与放大器150a未连通，以及，输出电流IOUT通过开关344流到地。因此，当输入电压VIN为低时，输出电压VOUT为零。

[0054] 应当理解，开关单元240a可替代地或附加地包括任何数量的p沟道和/或n沟道MOSFET，和/或其它类型的晶体管，诸如双极结型晶体管(bipolar junction transistor，BJT)、异质结双极晶体管(heterojunction bipolar transistor，HBT)、高电子迁移率晶体管(high electron mobility transistor，HEMT)和/或其它合适的晶体管，本发明实施例对此不做限制。

[0055] 在图3A的示例中，运算放大器260的负输入端给DAC 120a提供感测电压VS。例如，由于运算放大器260的正输入端耦接于地，故运算放大器260的负输入端非常接近地(例如，+/-几微伏)。因此，电压VS将开关单元240a和放大器150a之间的电压保持为接近地。

[0056] 反馈电路270包括反馈电阻RFB和反馈电容CFB。反馈电阻RFB可将输出电流IOUT转换为输出电压VOUT，以及，反馈电容CFB阻止输出电流IOUT的高频开关成分进入运算放大器260的输出。

[0057] 在图3A中，DAC 120a经由强加路径304a和感测路径304b耦接于放大器150a。如图3A所示，强加路径304a位于DAC 120a(更具体地，DAC 120a中的开关单元240a)和放大器
150a的输出端之间，以及，感测路径304b位于DAC120a(更具体地，DAC 120a中的开关单元
240a)和放大器150a的负输入端之间。强加路径304a包括寄生阻抗(parasitic impedance)ZP1。感测路径304b包括寄生阻抗ZP2。寄生阻抗ZP1和ZP2可包括DAC 120a和放大器150a之间的连接导线(例如，键合线和/或电缆线)中的阻抗，且可包括电阻、电感和/或电容组件。在本发明实施例中，感测路径具有第一阻抗，该第一阻抗包括放大器的输入阻抗，以及，强加路径具有第二阻抗，该第二阻抗包括耦接在开关单元和放大器的输出之间的电阻；其中，该第一阻抗大于该第二阻抗。

[0058] 申请人发现，通过经由分离的强加路径304a和感测路径304b将DAC 120a耦接于放大器150a，可以减少或消除沿感测路径304b的寄生阻抗ZP2造成的失真。如图3A所示，在没有强加路径304a的情况下，输出电流I1经过单个路径从开关240a流到反馈电路270。例如，输出电流I1沿着虚线经过寄生阻抗ZP2流到反馈电路270。因此，输出电流I1在经过寄生阻抗ZP2流到反馈电路270时会造成失真。例如，输出电流I1造成跨寄生阻抗ZP2的电压降，从而造成输出电压VOUT中的变化并导致谐波失真。然而，本发明实施例通过实施单独的强加路径304a和感测路径304b，基本上所有的输出电流IOUT流经强加路径304a，即经由寄生阻抗ZP1流到反馈电路270，几乎没有电流流过感测路径304b中的寄生阻抗ZP2。在一些实施例中，DAC 120a和放大器150a被配置为使得强加路径304a的阻抗低于感测路径304b的阻抗。例如，感测路径304b包括运算放大器260的输入阻抗，其输入阻抗是高的(例如，高于反馈电阻RFB和/或反馈电容CFB)。因此，在本发明实施例中，通过单独的强加路径304a和感测路径304b的设计，跨寄生阻抗ZP2的电压被降低，与先前的DAC相比，输出电压VOUT的失真更小。

[0059] 图3B是根据一些实施例说明的包括多种电位(multi-level)的电阻性输出电流产生器230b(或可分开描述为第一输出电流产生器和第二输出电流产生器，本发明实施例对输出电流产生器的数量不做限制，其可以是一个或多个)和开关单元240b(或可分开描述为第一开关单元和第二开关单元，本发明实施例对开关单元的数量不做限制，其可以是一个或多个)的DAC 120b的电路图。如图3B所示，DAC 120b经由强加路径304a和感测路径304b耦接于放大器150b。放大器150b以结合图3A为放大器150a描述的方式进行配置。DAC 120b中的输出电流产生器230b被配置为产生输出电流IOUT,1和IOUT,2，使得放大器150b基于输出电流IOUT,1和IOUT,2的总和产生输出电压VOUT。

[0060] 在图3B中，输出电流产生器230b包括电阻R1和R2，电阻R1耦接于参考电压VREF,1，以及，电阻R2耦接于VREF,2。另外，如图3B所示，开关单元240b包括开关342、344、346和348。在一些实施例中，电阻R1和R2可以是一元加权(unary-weighted)的(例如，具有基本相等的电阻值)。在一些实施例中，DAC 120被配置为使得参考电压VREF,1和VREF,2具有不同的电压值。例如，参考电压VREF,1和VREF,2可以是温度计编码(thermometer-encoded)的，其中，VREF,1具有高电压(如5V)，而VREF,2具有低电压(如0V)。电阻R1耦接于第一开关单元(如开关342和344)，以及，电阻R2耦接于第二开关单元(如开关346和348)。

[0061] 开关单元240b被配置为选择(select)和/或合并(add)输出电流产生器230b产生的输出电流IOUT,1和IOUT,2，以提供组合输出电流(combined output current)给放大器150b，其中，该组合输出电流具有多个幅度电位中的其中一个电位。根据输入电压VIN,1和VIN,2的状态，提供给放大器150b的输出电流IOUT具有至少两个幅度电位中的其中一个电位。
例如，如果输入电压VIN,1为高(例如，逻辑1)以及输入电压VIN,2为低(例如，逻辑0)，则输出电流IOUT具有利用参考电压VREF,1产生的第一幅度电位(IOUT,1)并通过开关342提供给放大器
150b。如果输入电压VIN,1为低以及输入电压VIN,2为高，则输出电流IOUT具有利用参考电压VREF,2产生的第二幅度电位(IOUT,2)并通过开关346提供给放大器150b。在一些实施例中，第二幅度电位可以是零，从而向放大器150b提供很小的电流或不提供电流。组合输出电流IOUT可包括输出电流IOUT,1和IOUT,2的总和，例如，若输入电压VIN,1和VIN,2均为高(例如，逻辑1)，组合输出电流IOUT＝IOUT,1+IOUT,2。

[0062] 应了解，根据各种实施例，DAC 120b可被配置用于任何数目的幅度电位的输出电流IOUT。例如，第三电阻可耦接在参考电压VREF,1和附加开关之间。附加开关可以被配置为接收第三输入电压VIN,3以产生可与输出电流IOUT,1和/或IOUT,2组合的输出电流。在一示例性实施例中，输出电流产生器230b是温度计编码的，例如，其中一个参考电压处于低电压(例如，0V)，而另一个参考电压处于高电压(例如，5V)。应了解，本发明实施例可使用任何合适的高和/或低参考电压，以及，本发明实施例对此不做限制。

[0063] 图3C是根据一些实施例说明的包括差分电阻性输出电流产生器230c和开关单元240c的DAC 120c的电路图。DAC 120c被配置为接收差分输入电压分量VIN,+和VIN,-并将其转换为差分输出电流分量IOUT,-和IOUT,+。DAC 120c经由对应于差分信号分量的正强加路径
304a(+)、负强加路径304a(-)以及正感测路径304b(+)、负感测路径和304b(-)耦接于放大器150c。

[0064] 输出电流产生器230c包括电阻R1+和R1-，电阻R1+耦接于参考电压VREF,+，以及，电阻R1-耦接于参考电压VREF,-。在图3C中，开关单元240c包括开关342(+)、342(-)、344(+)和344(-)，开关342(+)和342(-)被配置为向相应的运算放大器260(+)和260(-)提供输出电流分量IOUT,+和IOUT,-。开关344(+)和344(-)被配置为通过向相应的运算放大器260(-)和260(+)提供输出电流分量IOUT,+和IOUT,-来改变输出电压VOUT的极性。应当理解，在一些实施例中，开关344(+)和344(-)可以被配置为阻止输出电流分量IOUT,+和IOUT,-到达放大器150c，使得当开关344(+)和344(-)是接通的(on)而开关342(+)和342(-)是断开的(off)时输出电压VOUT为零。

[0065] 放大器150c包括运算放大器260(+)、260(-)以及反馈电路270(+)、270(-)，用于基于来自DAC 120c的输出电流分量IOUT,+和IOUT,-产生输出电压VOUT的正信号分量和负信号分量。

[0066] 在图3C中，DAC 120c经由正强加路径304a(+)和负强加路径304a(-)耦接于放大器150c，且还经由正感测路径304b(+)和负感测路径304b(-)耦接于放大器150c。正强加路径
304a(+)包括寄生阻抗ZP1+和正反馈电路270(+)，以及，负强加路径304a(-)包括寄生阻抗ZP1-和负反馈电路270(-)。类似地，正感测路径304b(+)包括寄生阻抗ZP2+和运算放大器260(+)的负输入，以及，负感测路径304b(-)包括寄生阻抗ZP2-和运算放大器260(-)的负输入。

[0067] 应当理解，在一些实施例中，DAC 120c被配置用于多个幅度电位的输出电流IOUT，例如具有多个正和负参考电压以及用于为每个幅度电位产生差分输出电流分量的合适电阻。替代地或另外地，在一些实施例中，输出电流产生器230c可以是温度计编码的。

[0068] 图3D是根据一些实施例说明的包括基于电流的输出电流产生器230d和开关单元240d的DAC 120d的电路图。如图3D所示，DAC 120d经由强加路径304a和感测路径304b耦接于放大器150d。放大器150d可以以结合图3A为放大器150a描述的方式进行配置。

[0069] 输出电流产生器230d包括电流源(current source)CS1，电流源CS1被配置为产生输出电流IOUT。在一些实施例中，电流源CS1可以包括晶体管或由晶体管来实现，该晶体管具有耦接于参考电压VREF的控制端，以及，分别耦接于电源电压VDD和开关单元240d的沟道端(channel terminal)。例如，在图3D中，电流源CS1是p沟道MOSFET，其栅极(gate)被参考电压VREF偏置，源极(source)耦接于电源电压VDD，漏极(drain)耦接于开关240d。然而，应当理解，CS1可以替代地或另外地包括任何数量的p沟道和/或n沟道MOSFET，和/或其它类型的晶体管，例如双极结型晶体管(BJT)、异质结双极晶体管(HBT)、高电子迁移率晶体管(HEMT)和/或用于产生输出电流IOUT的其它合适的晶体管，本发明实施例对此不做限制。

[0070] 应了解，在一些实施例中，DAC 120d可被配置用于多个幅度电位的输出电流IOUT。例如，DAC 120d可以包括多个电流源，其被配置为针对每个幅度电位生成合适的输出电流。
可选地或另外地，在一些实施例中，输出电流产生器230d是温度计编码的。替代地或另外地，在一些实施例中，DAC 120d可被配置用于差分输入和差分输出。例如，DAC 120d可以包括被配置为产生差分输出电流分量的电流源。

[0071] 图3E是根据一些实施例说明的包括基于电容的输出电流产生器230e和开关单元240e的DAC 120e的电路图。如图3E所示，DAC 120e经由强加路径304a和感测路径304b耦接于放大器150e。放大器150e可以以结合图3A为放大器150a描述的方式进行配置。

[0072] 输出电流产生器230e包括电容C1，电容C1通过开关单元240e耦接于参考电压VREF。电容C1被配置为产生输出电流IOUT。例如，当输入电压VIN为低时，电容C1耦接于地，从而电容C1两端的电荷基本上为零。或者，当输入电压VIN为高时，C1耦接于参考电压VREF，从而，电容C1两端的电荷对应于电容C1两端的电压。在输入电压VIN从高到低(或反之亦然)的转变期间，电荷在电容C1两端增强(或衰减)，电荷流入或流出电容C1使得输出电流IOUT流到放大器
150e。

[0073] 应当理解，在一些实施例中，DAC 120e可被配置用于多个幅度电位的输出电流IOUT。在一些实施例中，输出电流产生器230e可以是温度计编码的。例如，输出电流产生器230e包括多个电容，该多个电容耦接于多个参考电压，以适应不同数量的幅度电位的输出电流IOUT。替代地或另外地，在一些实施例中，DAC120e可以被配置用于差分输入和差分输出。例如，DAC 120e可以包括用于产生差分输出电流分量的电容。

[0074] 图4根据一些实施例示出了DAC 120具有低失真的输出路由结构的示意图。在该低失真的输出路由结构中，强加路径和感测路径中的第一部分被配置成星形结构(star configuration)，强加路径和感测路径中的第二部分被配置成树形结构，以及，该第一部分位于该开关单元和该第二部分之间。在图4中，DAC 120包括分段(segment)480和490。分段480包括组件(element)482,484和486，以及，分段490包括组件492,494和496。在一些实施例中，分段480和490包括多个电位的输出电流产生器和开关单元，例如，在说明书中描述的包括参考图3B给出的输出电流产生器230b和开关单元240b。例如，组件482可以包括电阻R1和第一开关单元(例如，包括开关342、344)，以及，组件484可以包括电阻R2和第二开关单元(例如，包括开关346、348)，其中，所述第一部分将该第一开关单元耦接至该第二开关单元，以及，所述第二部分被配置为将该第一部分耦接至该放大器。在一些实施例中，组件482,
484和486可以是温度计编码的。在一些实施例中，分段490可以以针对分段480描述的方式进行配置。在一些实施例中，该第一开关单元和该第二开关单元中的每一个均耦接于求和点(summing junction)，该求和点被配置为向该放大器的该输出提供组合输出电流，该组合输出电流包括该第一输出电流和该第二输出电流，例如，该组合输出电流等于第一输出电流和第二输出电流之和。

[0075] 在图4中，DAC 120配置成低失真的输出路由结构，该低失真的输出路由结构包括星形结构406和树形结构408，星形结构406连接分段480内的组件482、484、486以及分段490内的组件492、494、496。树形结构(tree configuration)408将分段480和490耦接至一起。申请人发现，在每个分段具有许多(例如，64个)组件的多个(例如，16个)分段的实施例中，路由输出电流IOUT到放大器150中的寄生阻抗上的电压降造成的失真的组合影响会影响DAC的性能。为了解决这个问题，每个分段480和490内的强加路径304a和感测路径304b被配置成星形配置406，其中，强加路径304a和感测路径304b被路由到公共会合点(meeting point)而不存在其它任何的连接路径路由到该公共会和点。例如，在星形配置406中，每个输出电流IOUT分量仅流过一个寄生阻抗ZSTAR。申请人还发现，当将分段480和490耦接至放大器150时，树形结构408在半导体晶粒上占用很小的空间。因此，分段480和490的强加路径
304a和感测路径304b连接成树形结构408。

[0076] 图5至图6根据一些实施例示出了包括参考电压产生器550的DAC 520。参考电压产生器550被配置为产生一个或多个参考电压VREF，其可用于补偿DAC 520的元件中(诸如输出电流产生器230)的变化。

[0077] 图5是说明DAC 520和放大器150的框图。DAC 520包括输出电流产生器230和开关单元240(开关单元240包括一个或多个开关)，以及，还包括参考电压产生器550，其耦接于阻抗元件552。DAC 520耦接于放大器150，其可以参考本说明书描述的(包括参考图1至图4描述的)方式进行配置。DAC 520的输出电流产生器230和开关单元240可以参考图2至图4描述的方式进行配置。参考电压产生器550可以被配置为利用阻抗元件552产生参考电压VREF。在一些实施例中，阻抗元件552可以包括电阻、电容和/或电感。

[0078] 申请人发现：一个或多个半导体晶粒202中的变化(例如，工艺变化)，诸如在其上形成的无源或有源组件，会造成参考电压VREF的相应变化，而这会导致输出电压VOUT的失真。例如，多个半导体晶粒202上的输出电流产生器230可能包括略微不同的组件，例如，电阻具有略微不同的电阻值，电容具有略微不同的电容值，和/或电流源晶体管具有略微不同的操作特性(例如，阈值电压，控制端电容等)。为了解决此问题，半导体晶粒202上的参考电压产生器550可用于补偿半导体晶粒202之间的差异。例如，在一些实施例中，参考电压产生器
550可提供与一个或多个半导体晶粒202上的组件变化无关的参考电压，使得DAC 520能够提供很少或完全不受该变化影响的输出电流IOUT。在一些实施例中，阻抗元件552位于半导体晶粒202的外部，使得阻抗元件552不受半导体晶粒202的变化的影响。可选地或另外地，在一些实施例中，可以选择阻抗元件552来补偿半导体晶粒202中的变化。在一些实施例中，参考电压产生器550包括电流和/或电压缓冲器。应了解，在一些实施例中，阻抗552可被形成于半导体晶粒202上。

[0079] 图6是根据一些实施例说明的DAC 520(包括参考电压产生器550和放大器150)的电路图。输出电流产生器230a和开关单元240a可以以本说明书描述的方式进行配置，如包括参考图3A所描述的方式。放大器150可以以本说明书描述的方式进行配置，如包括参考图1至图4所描述的方式。

[0080] 在图6中，参考电压产生器550包括电压缓冲器(voltage buffer)554和电流镜(current mirror)，该电流镜包括晶体管556和558。电压缓冲器554被配置为在阻抗元件552上产生参考电压VREF，以被输出电流产生器230a的电流镜复制。例如，在图6中，电压缓冲器554包括运算放大器(Op-Amp)，该运算放大器的负输入端耦接于基准电压VGEN，该运算放大器的正输入端耦接于阻抗元件552和晶体管556的沟道端(channel terminal)，以及，该运算放大器的输出端被配置为向晶体管556和558的控制端提供控制电压VCTRL。因此，电压缓冲器554被配置为在阻抗元件552上产生参考电压VREF，使得参考电压VREF被设置为基准电压VGEN。保持电容CHOLD被配置为稳定用于输出电流产生器230a的参考电压VREF。

[0081] 在一些实施例中，晶体管556和558被配置为镜像流过阻抗元件552的电流，使得期望的电流流过输出电流产生器230a的电阻R1。例如，晶体管556和558具有相同的尺寸，使得相等的电流流过阻抗元件552和电阻R1。或者，晶体管556和558基于阻抗元件552和电阻R1的电阻的比率尺寸化，使得参考电压VREF等于电流镜的两侧的电压，但流过晶体管556和558的电流不同。

[0082] 在一些实施例中，可基于补偿半导体晶粒202中的变化来设置基准电压VGEN。可选地或另外地，在一些实施例中，可基于从电流镜看向输出电流产生器230a的期望阻抗来确定和/或选择阻抗元件552。

[0083] 应当理解，DAC 520可以被配置用于多个幅度电位的输出电流IOUT，例如包括多个参考电压产生器。在一些实施例中，参考电压产生器可以被配置为对参考电压进行温度计编码。替代地或另外地，在一些实施例中，DAC 520可以被配置用于差分输入和差分输出。例如，DAC 520可以包括用于产生差分输出电流分量的参考电压产生器。替代地或另外地，DAC 520可以被配置为基于电流的DAC或基于电容的DAC，例如包括一个或多个电容或电流源，以产生输出电流IOUT。

[0084] 在上面的详细描述中，为了说明的目的阐述了许多具体细节，以便所属技术领域中具有通常知识者能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例或不同实施例中披露的不同特征可根据需求相结合，而并不应当仅限于附图所列举的实施例。

[0085] 应当理解，上述晶体管可以以各种方式中的任何一种来实现。例如，一个或多个晶体管可以实现为双极结型晶体管或场效应晶体管(field-effect transistor，FET)，诸如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、异质结构场效应晶体管(HFET)、异质结双极晶体管(HBT)和高电子迁移率晶体管(HEMT)。在本说明书描述的一个或多个晶体管实现为BJT的情况下，上述用于这种晶体管的栅极、源极和漏极端可以分别是基极、发射极和集电极。

[0086] 虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现，而并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

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