专利汇可以提供基于FPGA的SRIO数据传输系统专利检索,专利查询,专利分析的服务。并且本 发明 公开的一种基于FPGA的SRIO数据传输系统,旨在提供一种传输效率高,可靠性高,可移植性强,能够并行处理的数据传输系统。本发明包括MSG数据模 块 ,DMA数据模块, 门 铃数据模块,发送控 制模 块, 信号 复用模块,响应 控制模块 ,读取控制模块和Srio 接口 模块。发送时,用户逻辑发送数据控制信息,接受数据控制反馈信息,发送不同数据到不同数据模块对应的发送缓存区。发送控制模块调度不同数据模块,不同数据模块发送数据给信号复用模块。信号复用模块归并信号并输出数据信号给Srio接口。接收时,Srio接口将数据信号传给读取控制模块。读取控制模块对数据信号解析判定后传给不同数据模块的接受缓存区递交给用户逻辑接收。发送接收全过程中,响应控制模块完成响应信号的发送、接收、分析以及反馈功能。,下面是基于FPGA的SRIO数据传输系统专利的具体信息内容。
1.一种基于FPGA的SRIO数据传输系统,包括:与用户逻辑层相连的发送控制模块和数据模块,以及与数据模块和发送控制模块互连的信号复用模块、响应控制模块和读取控制模块,与信号复用模块、响应控制模块和读取控制模块相连的SRIO接口模块,其特征在于:
在SRIO数据传输系统的发送端:用户逻辑层将消息事务类型数据MSG数据、内存访问事务类型DMA数据和门铃事务类型数据发送到对应数据模块的发送缓存区中,发送控制模块接受用户逻辑层的不同数据控制信号并存储到自身不同数据控制信号的缓存区中;发送控制模块调度不同数据模块,接收不同数据模块的反馈信号,通过数据控制反馈信号反馈给用户逻辑层信息,不同数据模块接受发送控制模块的调度,发送数据到信号复用模块,然后进入等待态,等待接受响应控制模块的响应信号;信号复用模块接受来自不同数据模块的数据,将多个数据模块的输出信号归并成一路信号,输出给SRIO接口模块,通过SRIO高速总线将数据发送出去,传给接收端。
2.如权利要求1所述的基于FPGA的SRIO数据传输系统,其特征在于:接收端读取控制模块接收SRIO接口模块传来的数据信号,解析判定后将数据传给对应数据模块的接受缓存区,将解析结果传给响应控制模块,对应数据模块将接收到的数据发给用户逻辑层,响应控制模块将解析结果打包成响应信号输出给SRIO接口模块,通过SRIO高速总线将数据发送回去,传给发送端。
3.如权利要求2所述基于FPGA的SRIO数据传输系统,其特征在于:发送端通过SRIO高速总线将收到的响应信号给响应控制模块解析,响应控制模块将响应信号解析结果传给对应数据模块,等待态的数据模块接收到响应控制模块传来的响应信号,然后判定决定重发或者反馈给发送调度模块发送成功信号,如果重发达到指定次数,则反馈给发送调度模块发送失败信号,发送调度模块收到发送成功或失败信号后,通过数据控制反馈信号告知用户,然后继续调度。
4.如权利要求1所述基于FPGA的SRIO数据传输系统,其特征在于:SRIO数据传输系统包括通过SRIO高速总线相连RapidIO协议网络的第一用户、第二用户…第N用户,一个RapidIO交换机,两条SRIO高速总线和两个SRIO数据传输系统模块,两个用户分别通过两个SRIO数据传输系统模块和两条SRIO高速总线相连,两条SRIO高速总线又与RapidIO交换机相连;第一用户、第二用户…第N用户通过各自的SRIO数据传输系统模块和SRIO高速总线与RapidIO协议网络中的RapidIO交换机进行通信。
5.如权利要求4所述基于FPGA的SRIO数据传输系统,其特征在于:第一用户通过用户逻辑层发送直接存储访问DMA数据到DMA数据模块的发送缓存区数据存储器RAM中,然后第一用户通过用户逻辑层发出DMA数据控制信号给发送控制模块,其中,发送的数据控制信号包括自身ID和第二用户的ID,传输数据的起始地址和准备传输数据的数据量大小。
6.如权利要求4所述的基于FPGA的SRIO数据传输系统,其特征在于:发送控制模块接受到该数据控制信号后,将其归并为一项,传入自身的DMA数据控制信号的先入先出队列FIFO,此时DMA数据控制信号的先入先出队列FIFO为非空,发送控制模块通过该先入先出队列FIFO非空信号,通过使能信号调度DMA数据模块,使DMA数据模块开始运行;DMA数据模块将数据按SRIO协议DMA包格式打包发送数据到信号复用模块,然后进入等待态;信号复用模块接受来自DMA数据模块的信号,将该信号归并后输出给SRIO接口模块,通过SRIO高速总线将DMA数据信号发送出去。
7.如权利要求6所述基于FPGA的SRIO数据传输系统,其特征在于:SRIO高速总线将第一用户的DMA数据信号传给RapidIO交换机,然后RapidIO交换机将DMA数据信号通过SRIO高速总线传给第二用户的SRIO数据传输系统模块。
8.如权利要求7所述基于FPGA的SRIO数据传输系统,其特征在于:第二用户读取控制模块收到DMA数据信号后,首先对包头进行ID判定:目的ID是否等于第二用户的ID,如果是则解包接受,如果不是则忽略,然后解析包类型、包头字段和信号标志位,最后进行数据的校验,标志位的校验,解析校验通过后,读取控制模块发给响应控制模块的解析结果包括:接受包的Tid、源地址以及校验正确信号。
9.如权利要求3所述基于FPGA的SRIO数据传输系统,其特征在于:DMA数据模块内置超时计数器和失败计数器,当SRIO高速总线传输过程中出现掉包或DMA数据出现错误时,第一用户DMA数据模块等待超时或收到响应信号解析结果信号后,不释放发送缓存区RAM的相应空间,从等待态进入重新发送态,重复发送过程,DMA数据模块多次重发未成功,达到失败计数器次数后,才按照正常流程运行最后发送控制模块通过数据控制反馈信号,反馈给用户DMA数据发送失败;第二用户的读取控制模块对DMA数据信号解析判定后将数据舍弃,其他过程和正常流程一致。
10.如权利要求1所述基于FPGA的SRIO数据传输系统,其特征在于:发送控制模块调度数据模块采用短作业优先算法,按照门铃数据优先,DMA数据其次,消息数据最后的优先级顺序。
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