技术领域
[0001] 本
发明涉及
锁相环，具体涉及用于
锁相环的双模式
电荷泵电路和模式选择电路及采样逻辑容差电路。
背景技术
[0002] 锁相环广泛应用于模拟、数字及射频芯片中，用于提供时钟
频率或
本振频率。锁相环分为模拟锁相环和
全数字锁相环两大类，其中模拟锁相环按分频比
覆盖范围，又分整数分频锁相环和小数分频锁相环，小数分频锁相环具有高频率
分辨率和高鉴相频率等特点，是目前锁相环产品的重点发展方向。
[0003] 典型小数
分频器锁相环组成单元包括：参考
缓冲器、参考分频器、鉴频鉴相器、电荷泵、环路
滤波器、压控
振荡器、反馈分频器及Sigma-delta
调制器等单元，如图1所示。在传统小数分频锁相环中，反馈分频器的输出
信号与参考
输出信号经过鉴频鉴相器和电荷泵后，转换为充电
电流和放电电流，再通过
环路滤波器转换为
电压信号，在此过程中，由于Sigma-delta调制器作用，在不同周期的上升沿时刻，反馈分频器输出信号
相位相比参考分频器输出信号相位会出现超前或滞后现象。
[0004] 传统电荷泵电路具有非线性特性，容易将Sigma-delta调制器的高频处噪声折叠到环路带宽内，恶化锁相环闭环带内
相位噪声，特别在宽环路带宽下，恶化尤为明显。为解决这一问题，目前主流的做法是在电荷泵输出端增加恒定偏差电流，来实现电荷泵的线性化特性，当锁相环中环路滤波器外置时，这种线性化电荷泵产生大
输出电压波动，可以通过环路滤波器来抑制；如果锁相环环路滤波器为全集成，由于环路滤波器元器件值不可能选择较大值，导致这种线性化电荷泵产生的大输出电压波动很难抑制，这会极大恶化锁相环输出信号的杂散特性，严重影响了其在全集成环路滤波器中的应用。
发明内容
[0005] 本发明所要解决的技术问题在于提供用于锁相环的双模式电荷泵电路和模式选择电路及采样逻辑容差电路，以实现采样保持逻辑与电荷泵核心电路充放速率的匹配，解决逻辑偏差带来的脉冲杂散问题，具有较好的逻辑容差功能，并同时支持外置环路滤波器和内置环路滤波器两种典型应用。
[0006] 本发明的第一个技术方案是，一种双模式电荷泵电路，包括模式选择电路和充放电核心电路，其特征在于：
[0007] 所述模式选择电路用于给电荷泵提供控制逻辑。
[0008] 所述充放电核心电路受外部寄存器和模式选择电路控制，用于给环路滤波器提供充电电流和放电电流。
[0009] 所述模式选择电路内设置有D触发器、采样逻辑容差电路、采样逻辑容差延时匹配电路、逻辑处理电路、互补信号产生电路和输出信号产生电路。
[0010] D触发器分别接收鉴频鉴相器输出的充电
控制信号和放电控制信号，输出到输出信号产生电路。
[0011] 采样逻辑容差电路将参考
时钟信号进行逻辑容差处理，输出采样逻辑容差时钟信号到逻辑处理电路。
[0012] 采样逻辑容差延时匹配电路对鉴频鉴相器输出的充电控制信号进行逻辑容差延时处理后输出到逻辑处理电路。
[0013] 逻辑处理电路分别接收外部寄存器输出的模式控制信号、鉴频鉴相器输出的充电控制信号和放电控制信号、采样逻辑容差电路输出的时钟信号以及采样逻辑容差延时匹配电路输出的控制信号，进行逻辑处理后，分别输出控制信号到互补信号产生电路和输出信号产生电路。
[0014] 互补信号产生电路受逻辑处理电路的控制，产生互补信号一、二、三输出到充放电核心电路。
[0015] 输出信号产生电路分别接收D触发器输出的信号、鉴频鉴相器输出的放电控制信号和逻辑处理电路输出的控制信号，产生控制信号输出到充放电核心电路。
[0016] 本发明提出的应用于锁相环的双模式电荷泵电路，可在线性化电荷泵或采样保持电荷泵两种工作模式间切换，可支持锁相环工作在内置环路滤波器和外置环路滤波器中，应用方式灵活；本发明电荷泵电路应用于锁相环系统时，若工作在采样保持线性化模式，相较传统线性化电荷泵电路，可极大优化锁相环输出信号的鉴相漏杂散；本发明具有噪声低、杂散低等特点，很好的解决了传统线性化电荷泵带来的高杂散问题，以及采样保持逻辑与电荷泵核心电路充放速率不匹配带来的杂散问题，具有了采样逻辑容差功能，可更大限度的容忍如工艺模型或充放电驱动不一致带来的杂散问题。
[0017] 根据本发明所述的双模式电荷泵电路的优选方案，所述电路充放电核心电路，包括充电电流源电路、放电电流源电路、偏差电流源电路、采样保持电路、传输
门、电流互换电路、第一、第二充电控制管、第一、第二放电控制管和
开关管。
[0018] 第一、第二充电控制管的栅极分别接收模式选择电路输出的互补信号一；第一、第二放电控制管的栅极分别接收模式选择电路输出的互补信号三；第一、第二充电控制管的源极同时连接充电电流源电路；第一、第二放电控制管的源极同时连接电流互换电路的第一输入端；第一、第二放电控制管的漏极分别连接第一、第二充电控制管的漏极；并且第二充电控制管的漏极同时连接传输门的输入端和开关管的漏极以及采样保持电路；开关管的栅极接收模式选择电路输出的控制信号。
[0019] 电流互换电路的第二输入端同时连接开关管的源极和传输门的输出端。
[0020] 电流互换电路的第一输出端与放电电流源电路连接；电流互换电路的第二输出端与偏差电流源电路连接。
[0021] 根据本发明所述的双模式电荷泵电路的优选方案，所述采样保持电路包括第一、第二控制管、第一、第二电容和开关；第一、第二控制管的栅极分别接收模式选择电路输出的互补信号二；第一、第二控制管的漏极同时连接第二充电控制管的漏极，并通过第一开关和第一电容接地；第一、第二控制管的源极同时连接充放
电信号输出端，并通过第二开关和第二电容接地。
[0022] 根据本发明所述的双模式电荷泵电路的优选方案，所述电流互换电路包括第一、第二、第三、第四传输门；第一、第二传输门的输入端相连，为电流互换电路的第一输入端；第三、第四传输门输入端相连，为电流互换电路的第二输入端；第一、第三传输门的输出端相连，为电流互换电路的第一输出端；第二、第四传输门的输出端相连，为电流互换电路的第二输出端。
[0023] 本发明的第二个技术方案是，一种构成双模式线性化电荷泵电路的模式选择电路，包括D触发器、采样逻辑容差电路、采样逻辑容差延时匹配电路、逻辑处理电路、互补信号产生电路和输出信号产生电路；其特征在于：
[0024] D触发器分别接收鉴频鉴相器输出的充电控制信号和放电控制信号，输出到输出信号产生电路。
[0025] 采样逻辑容差电路将参考时钟信号进行逻辑容差处理，输出采样逻辑容差时钟信号到逻辑处理电路。
[0026] 采样逻辑容差延时匹配电路对鉴频鉴相器输出的充电控制信号进行逻辑容差延时处理后输出到逻辑处理电路。
[0027] 逻辑处理电路分别接收使能信号、外部寄存器输出的模式控制信号、鉴频鉴相器输出的充电控制信号和放电控制信号、采样逻辑容差电路输出的时钟信号以及采样逻辑容差延时匹配电路输出的控制信号，进行逻辑处理后，分别输出控制信号到互补信号产生电路和输出信号产生电路。
[0028] 互补信号产生电路受逻辑处理电路的控制，产生互补信号输出到充放电核心电路。
[0029] 输出信号产生电路分别接收D触发器输出的信号、鉴频鉴相器输出的放电控制信号和逻辑处理电路输出的控制信号，产生控制信号输出到充放电核心电路。
[0030] 根据本发明所述的构成双模式电荷泵电路的模式选择电路的优选方案，采样逻辑容差电路包括延时电路、第一、第二、第三反向器和与非门；参考时钟信号同时接入延时电路和第二与非门的一端，延时电路将参考时钟信号进行延时处理后输出到第一反向器，第一反向器对收到的信号进行反向处理后输出到第一与非门的一端；第一与非门的另一个输入端与第二与非门的输出端连接，第二与非门的另一个输入端与第一与非门的输出端连接；第一与非门与第二与非门分别将信号输出到第二反向器和第三反向器，第二反向器和第三反向器输出一对采样逻辑容差时钟信号到逻辑处理电路。
[0031] 根据本发明所述的构成双模式电荷泵电路的模式选择电路的优选方案，所述采样逻辑容差延时匹配电路包括第二延时电路、第二延时电路将鉴频鉴相器输出的充电控制信号进行延时处理后输出到逻辑处理电路。
[0032] 根据本发明所述的构成双模式电荷泵电路的模式选择电路的优选方案，所述逻辑处理电路包括与非门和第一、第二、第三二选一选择器；所述与非门同时接收使能信号和外部寄存器输出的模式控制信号，进行与非运算后输出到输出信号产生电路；第一、第二、第三二选一选择器的控制端均连接模式选择端，接收外部寄存器输出的模式控制信号；第一二选一选择器的二个输入端分别接收鉴频鉴相器输出的充电控制信号和采样逻辑容差延时匹配电路输出的信号；第二二选一选择器和第三二选一选择器的其中一个输入端分别接收采样逻辑容差电路的输出信号，第二二选一选择器的另一个输入端接收逻辑“0”电平信号；第三二选一选择器的另一个输入端接收鉴频鉴相器输出的放电控制信号；第一、第二、第三二选一选择器对收到的信号进行逻辑处理后，分别输出控制信号到互补信号产生电路。
[0033] 根据本发明所述的构成双模式电荷泵电路的模式选择电路的优选方案，所述互补信号产生电路包括第一、第二、第三互补信号产生电路，第一、第二、第三互补信号产生电路的输入端分别接收第一、第二、第三二选一选择器的输出信号，进行处理后输出互补信号到充放电核心电路。
[0034] 第一、第二、第三互补信号产生电路均由反向器、延迟单元和数字缓冲器构成；反向器和延迟单元的输入端均接收二选一选择器的输出信号；反向器对收到的信号进行反向处理后，再通过第二数字缓冲器进行缓冲处理后输出；延迟单元对收到的信号进行延迟处理后，再通过第三数字缓冲器进行缓冲处理后输出。
[0035] 本发明的第三个技术方案是，一种用于双模式电荷泵电路的采样逻辑容差电路，包括延时电路、第一、第二、第三反向器和与非门；其特征在于：参考时钟信号同时接入延时电路和第二与非门的一端，延时电路将参考时钟信号进行延时处理后输出到第一反向器，第一反向器对收到的信号进行反向处理后输出到第一与非门的一端；第一与非门的另一个输入端与第二与非门的输出端连接，第二与非门的另一个输入端与第一与非门的输出端连接；第一与非门与第二与非门分别将信号输出到第二反向器和第三反向器，第二反向器和第三反向器的输出为一对采样逻辑容差时钟信号。
[0036] 本发明提出的采样逻辑容差电路，很好的解决了传统线性化电荷泵带来的高杂散问题，以及采样保持逻辑与电荷泵核心电路充放速率不匹配带来的杂散问题，解决逻辑偏差带来的脉冲杂散问题，具有了采样逻辑容差功能，可更大限度的容忍如工艺模型或充放电驱动不一致带来的杂散问题。
[0037] 本发明所述的双模式电荷泵电路和模式选择电路及采样逻辑容差电路的有益效果是：本发明提出的双模式电荷泵电路，可在线性化电荷泵或采样保持电荷泵两种工作模式间切换，可支持锁相环工作在内置环路滤波器和外置环路滤波器中，应用方式灵活；本发明电荷泵电路应用于锁相环系统时，若工作在采样保持线性化模式，相较传统线性化电荷泵电路，可极大优化锁相环输出信号的鉴相漏杂散，很好的解决了传统线性化电荷泵带来的高杂散问题；利用采样逻辑容差电路和采样逻辑容差延时匹配电路，解决了采样保持逻辑与电荷泵核心电路充放速率不匹配带来的杂散问题，具有了采样逻辑容差功能，可更大限度的容忍如工艺模型或充放电驱动不一致带来的杂散问题；本发明具有噪声低、杂散低等特点，可广泛应用于全集成环路滤波器等射频锁相环系统中。
附图说明
[0039] 图2是本发明所述的用于锁相环的双模式线性化电荷泵电路原理图。
[0040] 图3是模式选择电路原理图。
[0041] 图4是充放电核心电路原理图。
[0042] 图5是互补信号产生电路原理图。
[0043] 图6是电荷泵模式切换信号输出图。
[0044] 图7a是传统线性化电荷泵在VCO控制端产生的电压波动图。
[0045] 图7b是采样保持线性化电荷泵在VCO控制端产生的电压波动图。
具体实施方式
[0046]
实施例1.参见图2至图5，一种双模式电荷泵电路，包括模式选择电路1和充放电核心电路2。
[0047] 所述模式选择电路1用于给电荷泵提供控制逻辑；模式选择电路的模式选择端Sel为逻辑高电平时，产生传统线性化电荷泵的控制逻辑；模式选择电路模式选择端Sel为逻辑低电平时，产生采样保持电荷泵的控制逻辑。
[0048] 所述充放电核心电路2受外部寄存器和模式选择电路1控制，用于给环路滤波器提供充电电流和放电电流；当锁相环锁定时，充电电荷和放电电荷达到平衡；通过对充放电核心电路的模式控制端进行设置，可实现线性化电荷泵或采样保持电荷泵两种工作模式的切换。
[0049] 所述模式选择电路1内设置有D触发器、采样逻辑容差电路9、采样逻辑容差延时匹配电路10、逻辑处理电路5、互补信号产生电路6和输出信号产生电路4。
[0050] D触发器分别接收鉴频鉴相器3输出的充电控制信号和放电控制信号，输出到输出信号产生电路4。
[0051] 采样逻辑容差电路9将参考时钟信号进行逻辑容差处理，输出采样逻辑容差时钟信号到逻辑处理电路5；由于锁相环充放电电流的导通和关断在同一时刻，会在电荷泵输出产生较大纹波，因而采用了采样逻辑容差电路和充放电核心电路2配合，生成的逻辑控制信号，使得充电电流和放电电流导通时，采样保持电路14处于关断状态，纹波转换为电荷存储，待充放电完成后，采样保持电路14才打开，将电荷传输到电荷泵输出，可减小充放电过程中引起的杂散。
[0052] 采样逻辑容差延时匹配电路10对鉴频鉴相器3输出的充电控制信号进行逻辑容差延时匹配处理后输出到逻辑处理电路5。
[0053] 逻辑处理电路5分别接收使能信号、外部寄存器输出的模式控制信号、鉴频鉴相器3输出的充电控制信号和放电控制信号、采样逻辑容差电路9输出的时钟信号以及采样逻辑容差延时匹配电路10输出的控制信号，进行逻辑处理后，分别输出控制信号到互补信号产生电路6和输出信号产生电路4；使能信号为
高电平信号。
[0054] 互补信号产生电路6受逻辑处理电路5的控制，产生互补信号一、二、三输出到充放电核心电路2。
[0055] 输出信号产生电路4分别接收D触发器输出的信号、鉴频鉴相器3输出的放电控制信号和逻辑处理电路5输出的控制信号，产生控制信号输出到充放电核心电路2。
[0056] 当模式控制信号为逻辑“1”电平时，本发明电荷泵工作在传统线性化模式，输出信号产生电路4输出逻辑低电平开关信号到充放电核心电路2；第一、第二互补信号输出端cp_up、cp_upn输出的互补信号一由鉴频鉴相器3输出的充电控制信号进行控制；第三、第四互补信号输出端cp_ref、cp_refn输出的互补信号二由鉴频鉴相器3输出的放电控制信号进行控制；第五、第六互补信号输出端cp_dnn、cp_dn输出的互补信号三由逻辑“0”电平进行控制。
[0057] 当模式控制信号为逻辑“0”电平时，当模式选择端Sel收到的模式控制信号为逻辑“0”电平时，本发明电荷泵工作在采样保持模式，通过将放电过程的时间控制在约半个参考周期，强制性将锁相环锁定后充放电工作的区域平移到线性区充放电区域，减小小数分频器模式下远端噪声折叠到带内的噪声量，优化带内相位噪声；采样和保持两个阶段持续时间分别约为半个参考时钟周期。若前半个周期电荷泵的充电电流和放电电流打开，则采样保持电路中MN4、MP4管处于关断状态，充放电瞬间产生的大冲击电压不会输出到环路滤波器，以电荷的形式储存在采样保持电路的电容CL上，后半个周期，根据电荷守恒，再重新将电荷分配到采样保持电路的电容CL和CR上，这样可减小电荷泵输出到环路滤波器线路上的电压波动，从而降低杂散；互补信号一由鉴频鉴相器3输出的充电控制信号进行控制；互补信号二和互补信号三均由参考时钟信号进行控制。具体信号输出见图6。
[0058] 其中，所述电路充放电核心电路，包括充电电流源电路11、放电电流源电路12、偏差电流源电路13、采样保持电路14、传输门15、电流互换电路I_swap、第一、第二充电控制管MP1、MP2、第一、第二放电控制管MN1、MN2和开关管MN3。
[0059] 第一、第二充电控制管MP1、MP2的栅极分别接收模式选择电路1输出的互补信号一；第一、第二放电控制管MN1、MN2的栅极分别接收模式选择电路1输出的互补信号三；第一、第二充电控制管MP1、MP2的源极同时连接充电电流源电路11；第一、第二放电控制管MN1、MN2的源极同时连接电流互换电路I_swap的第一输入端Icm；第一、第二放电控制管MN1、MN2的漏极分别连接第一、第二充电控制管MP1、MP2的漏极；并且第二充电控制管MP2的漏极同时连接传输门15的输入端和开关管MN3的漏极以及采样保持电路14；开关管MN3的栅极接收模式选择电路1输出的控制信号；开关管MN3只在采样保持线性化模式下，锁相环锁相过程中才会导通，用于实现锁相过程中的充放电电荷泵稳定，当锁相环锁定后，MN3管断开。
[0060] 电流互换电路I_swap的第二输入端Idn同时连接开关管MN3的源极和传输门15的输出端；电流互换电路I_swap的第一输出端Inorm与放电电流源电路12连接；电流互换电路I_swap的第二输出端Ioffset与偏差电流源电路13连接。电流互换电路I_swap用于提供放电电流源和放电控制，当MN1、MN2栅极电压为高电平时放电；当MP1、MP2栅极电压为低电平时不放电。
[0061] 当模式控制信号为逻辑“1”电平时，本发明电荷泵工作在传统线性化模式，通过设置偏差电流源，强制性将锁相环锁定后充放电工作的区域平移到线性区充放电区域，减小小数分频器模式下远端噪声折叠到带内的噪声量，优化带内相位噪声。具体信号输出图见图6。
[0062] 所述电流互换电路I_swap包括第一、第二、第三、第四传输门；第一、第二传输门的输入端相连，为电流互换电路I_swap的第一输入端Icm；第三、第四传输门输入端相连，为电流互换电路I_swap的第二输入端Idn；第一、第三传输门的输出端相连，为电流互换电路I_swap的第一输出端Inorm；第二、第四传输门的输出端相连，为电流互换电路I_swap的第二输出端Ioffset。控制端p_ctrl接收mod_n控制信号，控制端n_ctrl接收mod_p控制信号；mod_n为模式控制信号的反向信号；mod_p为mod_n的反向信号。
[0063] 所述采样保持电路14包括第一、第二控制管MN4、MP4、第一、第二电容CL、CR和开关；第一、第二控制管MN4、MP4的栅极分别接收模式选择电路1输出的互补信号二；第一、第二控制管MN4、MP4的漏极同时连接第二充电控制管MP2的漏极，并通过第一开关K1和第一电容CL接地；第一、第二控制管MN4、MP4的源极同时连接充放电信号输出端cp_out，并通过第二开关K2和第二电容CR接地。
[0064] 所述电流互换电路I_swap包括第一、第二、第三、第四传输门；第一、第二传输门的输入端相连，为电流互换电路I_swap的第一输入端Icm；第三、第四传输门输入端相连，为电流互换电路I_swap的第二输入端Idn；第一、第三传输门的输出端相连，为电流互换电路I_swap的第一输出端Inorm；第二、第四传输门的输出端相连，为电流互换电路I_swap的第二输出端Ioffset。电流互换电路I_swap受端口p_ctrl和n_ctrl控制，对内部开关进行关断或导通，实现Inorm端口与Icm端口或Idn端口连通；或者实现Ioffset端口与Icm端口或Idn端口连通。
[0065] 当模式控制信号为逻辑“1”电平时，传输门15处于闭合状态，电流互换电路I_swap的第二输出端输出的电流与第二输入端的电流相等，电流互换电路I_swap的第一输出端输出的电流与第一输入端的电流相等；当模式控制信号为逻辑“0”电平时，传输门15处于断开状态，电流互换电路I_swap的第二输出端输出的电流与第一输入端的电流相等，电流互换电路I_swap的第一输出端输出的电流与第二输入端的电流相等。
[0066] 采样保持电路14用于实现电荷泵的充电和放电连接，同时在一个参考周期内实现采样和保持两个过程；充电电流源电路11用于提供充电电流源和充电控制，当MP1、MP2栅极电压为高电平时，不充电；当MP1、MP2栅极电压为低电平时进行充电；在传统线性化模式下，通过控制mod_n和mod_p,实现传输门15导通；在采样保持线性化模式下，通过控制mod_n和mod_p传输门15端口断开。在采样保持线性化模式下，mod_n控制信号为高，两个开关闭合；传统线性化模式下，mod_n控制信号为低，两个开关断开。
[0067] 充电电流源电路、放电电流源电路及偏差电流源电路的电流可以通过开关的断开和闭合来进行选择，均具有可编程配置特点。传输门15在采样保持线性化模式下，处于断开状态；在传统线性化模式下，处于闭合状态。
[0068] 充放电核心电路的控制端cp_ui<1:0>、cp_di<1:0>、cp_offset<1:0>均受寄存器控制，充放电核心电路的控制端cp_mod与模式选择电路的Sel端相接，受寄存器控制；充放电核心电路的充放电信号输出端cp_out通过连出线CP_OUT与环路滤波器相连。
[0069] 本实施例采用模式选择电路1和充放电核心电路2相结合，实现了传统线性化电荷泵和采样保持线性化电荷泵两种工作模式的切换。
[0070] 本实施例的电荷泵电路工作在采样保持线性化模式下时，若锁相环处于锁定状态，前半个参考时钟周期内，MP2、MN2分别发生充电和放电过程，且充电电荷和发电电荷会储存在电容CL正端；后半个参考周期时钟内，MP2和MN2不发生充发电过程，电容CL正端电荷会平衡分布在CL和CR正端。采用这种做法，可显著降低充放电时刻CPOUT端产生的电压冲击，极大优化整个锁相环的输出鉴相漏杂散，杂散优化效果可以通过对比PLL闭环锁定后VCO压控电压端的电压波动得到，本发明
专利电荷泵在采样保持线性化模式下，相比传统线性化电荷泵，杂散优化效果对比见图7a、图7b所示。
[0071] 实施例2.参见图3，一种构成双模式电荷泵电路的模式选择电路，包括D触发器、采样逻辑容差电路9、采样逻辑容差延时匹配电路10、逻辑处理电路5、互补信号产生电路6和输出信号产生电路4。
[0072] 所述D触发器分别接收鉴频鉴相器3输出的充电控制信号和放电控制信号，输出到输出信号产生电路4。
[0073] 采样逻辑容差电路9将参考时钟信号进行逻辑容差处理，输出采样逻辑容差时钟信号到逻辑处理电路5。
[0074] 采样逻辑容差延时匹配电路10对鉴频鉴相器3输出的充电控制信号进行逻辑容差延时匹配处理后输出到逻辑处理电路5。
[0075] 逻辑处理电路5分别接收使能信号、外部寄存器输出的模式控制信号、鉴频鉴相器3输出的充电控制信号和放电控制信号、采样逻辑容差电路9输出的时钟信号以及采样逻辑容差延时匹配电路10输出的控制信号，进行逻辑处理后，分别输出控制信号到互补信号产生电路6和输出信号产生电路4。使能信号为一高电平信号。
[0076] 互补信号产生电路6受逻辑处理电路5的控制，产生互补信号输出到充放电核心电路2。
[0077] 输出信号产生电路4分别接收D触发器输出的信号、鉴频鉴相器3输出的放电控制信号和逻辑处理电路5输出的控制信号，产生控制信号输出到充放电核心电路2。
[0078] 其中，采样逻辑容差电路9包括延时电路DLY1、第一、第二、第三反向器和与非门；参考时钟信号同时接入延时电路DLY1和第二与非门NAND2的一端，延时电路DLY1将参考时钟信号进行延时处理后输出到第一反向器INV1，第一反向器INV1对收到的信号进行反向处理后输出到第一与非门NAND1的一端；第一与非门NAND1的另一个输入端与第二与非门NAND2的输出端连接，第二与非门NAND2的另一个输入端与第一与非门NAND1的输出端连接；
第一与非门NAND1与第二与非门NAND2分别将信号输出到第二反向器INV2和第三反向器INV3，第二反向器INV2和第三反向器INV3输出一对采样逻辑容差时钟信号到逻辑处理电路
11。
[0079] 所述采样逻辑容差延时匹配电路10包括第二延时电路DLY2、第二延时电路DLY2将鉴频鉴相器3输出的充电控制信号进行延时匹配处理后输出到逻辑处理电路11。采样逻辑容差延时匹配电路10的作用是将第二延时电路DLY2对应的第一互补信号产生电路61输出端cp_up信号的下降沿调整到与第三互补信号产生电路输出端cp_dn信号的上升沿一致。
[0080] 所述逻辑处理电路5包括与非门NAND和第一、第二、第三二选一选择器MUX1、MUX2、MUX3；所述与非门NAND同时接收使能信号和外部寄存器输出的模式控制信号，进行与非运算后输出到输出信号产生电路4；第一、第二、第三二选一选择器MUX1、MUX2、MUX3的控制端均连接模式选择端Sel，接收外部寄存器输出的模式控制信号；第一二选一选择器MUX1的二个输入端分别接收鉴频鉴相器3输出的充电控制信号和采样逻辑容差延时匹配电路10输出的信号；第二二选一选择器MUX2和第三二选一选择器MUX3的其中一个输入端分别接收采样逻辑容差电路9的输出信号，第二二选一选择器MUX2的另一个输入端接收逻辑“0”电平信号；第三二选一选择器MUX3的另一个输入端接收鉴频鉴相器3输出的放电控制信号；第一、第二、第三二选一选择器MUX1、MUX2、MUX3对收到的信号进行逻辑处理后，分别输出控制信号到互补信号产生电路6。
[0081] 所述互补信号产生电路6包括第一、第二、第三互补信号产生电路61、62、63，第一、第二、第三互补信号产生电路的输入端分别接收第一、第二、第三二选一选择器MUX1、MUX2、MUX3的输出信号，进行处理后输出互补信号到充放电核心电路2。
[0082] 第一、第二、第三互补信号产生电路均由反向器INV、延迟单元8和数字缓冲器构成；反向器INV和延迟单元的输入端均接收二选一选择器的输出信号；反向器INV对收到的信号进行反向处理后，再通过第二数字缓冲器BUF2进行缓冲处理后输出；延迟单元8对收到的信号进行延迟处理后，再通过第三数字缓冲器BUF3进行缓冲处理后输出。
[0083] 实施例3：参见图3，一种采样逻辑容差电路，包括延时电路DLY1、第一、第二、第三反向器和与非门；参考时钟信号同时接入延时电路DLY1和第二与非门NAND2的一端，延时电路DLY1将参考时钟信号进行延时处理后输出到第一反向器INV1，第一反向器INV1对收到的信号进行反向处理后输出到第一与非门NAND1的一端；第一与非门NAND1的另一个输入端与第二与非门NAND2的输出端连接，第二与非门NAND2的另一个输入端与第一与非门NAND1的输出端连接；第一与非门NAND1与第二与非门NAND2分别将信号输出到第二反向器INV2和第三反向器INV3，第二反向器INV2和第三反向器INV3的输出为一对采样逻辑容差时钟信号。
[0084] 采样逻辑容差电路9的工作原理是：Fr信号进入逻辑容差电路9后，分为两个支路，一条支路通过延时电路DLY1和反向器INV1后，进入与非门NAND1的一个输入端，另外一条支路直接进入与非门NAND2的一个输入端。从
波形看，INV1输出波形下降沿滞后Fr信号上升沿，INV1输出波形上升沿滞后Fr信号下降沿，NAND1输出的下降沿由NAND2输出的上升沿决定，NAND2输出的上升沿由NAND1的下降沿决定，形成反馈，这样NAND1和NAND2两个与非门输出的信号有一个边沿基本对齐，即NAND1的上升沿与NAND2的下降沿基本对齐，NAND1输出的下降沿由INV1输出的上升沿确定，NAND2输出的上升沿由Fr信号的下降沿确定，延迟电路DLY1和INV1使得INV1输出的上升沿滞后于Fr的下降沿，对应考虑NAND1输出信号的下降沿和NAND2输出信号的上升沿，明显NAND1输出高电平持续时间要长于NAND2输出低电平持续时间，即实现了非交叠时钟。引入逻辑容差电路9后，可以抑制充放电控制信号些许不对称引起的杂散恶化问题。
