[0002] 本申请要求2016年9月26日提交的、题为“Master-Slave Field-Effect Transistor Configurations for Radio Frequency Applications(用于射频应用的主从场效应晶体管配置)”的美国临时申请第62/399,635号的优先权，该申请出于所有目的作为整体通过引用明确地并入本文。
技术领域
[0003] 本公开一般涉及用于无线通信的晶体管和
开关配置。
背景技术
[0004] 在
电子应用中，场效应晶体管(Field-Effect Transistor，FET)可以用作开关并且用在
放大器中。例如，开关可以允许无线设备中射频(Radio-frequency，RF)
信号的路由。开关和其他
电路中的FET会至少部分由于FET生成的谐波而将失真引入信号中。
发明内容
[0005] 根据许多实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件具有包含与辅路径并联的主路径的分支(branch)、连接到主路径的第一栅极偏置网络和连接到辅路径的第二栅极偏置网络，该第二栅极偏置网络被配置为改进切换功能的线性度(linearity)。
[0006] 在一些
实施例中，电路组件还包含耦接到主路径的体极偏置网络。在一些实施例中，体极偏置网络还耦接到辅路径。
[0007] 在一些实施例中，主路径包括多个场效应晶体管。在一些实施例中，辅路径包括多个场效应晶体管。
[0008] 在一些实施例中，该分支以分路(shunt)配置耦接在
串联臂(series arm)和参考电位
节点之间。在一些实施例中，第二栅极偏置网络被配置为减小切换功能的电容非线性度。
[0009] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转(inversion)区域中，并且第二栅极偏置网络被配置为将辅路径偏置在弱反转区域中。在一些实施例中，电路组件还包含偏置反馈模
块，该偏置反馈模块被配置为至少部分基于到该分支的
输入信号的功率或
频率来调节第二栅极偏置网络的偏置。在一些实施例中，第二栅极偏置网络被配置为偏置辅路径，以生成与由主路径生成的三阶谐波或三阶互调产物
相位相反的三阶谐波或三阶互调产物。
[0010] 根据多个实施方式，本公开涉及一种射频(RF)切换配置，包含：输入节点，被配置为接收输入信号；
输出节点，被配置为提供与输入信号相关的
输出信号；主辅(main-auxiliary)分支，耦接在输入节点和输出节点之间，该主辅分支包含具有主场效应晶体管(FET)的主路径和具有辅FET的辅路径，主路径与辅路径并联耦接；主栅极偏置网络，被配置为向主FET提供主栅极偏置
电压；以及辅栅极偏置网络，被配置为向辅FET提供辅偏置电压，使得辅路径生成与由主路径生成的失真相位相反的失真，以减小通过主辅分支的失真。
[0011] 在一些实施例中，主FET被配置为响应于主偏置电压而在强反转区域中操作。在一些实施例中，辅FET被配置为响应于辅偏置电压而在弱反转区域中操作。
[0012] 在一些实施例中，主栅极偏置电压大于辅栅极偏置电压。在一些实施例中，主路径还包含第二主FET。在一些实施例中，主栅极偏置网络还被配置为向第二主FET提供主栅极偏置电压。
[0013] 在一些实施例中，辅路径还包含第二辅FET。在一些实施例中，辅栅极偏置网络还被配置为向第二辅FET提供辅栅极偏置电压。在一些实施例中，RF切换配置还包含第二辅栅极偏置网络，该第二辅栅极偏置网络被配置为向第二辅FET提供第二辅栅极偏置电压。在一些实施例中，第二辅栅极偏置电压不同于该辅栅极偏置电压。在一些实施例中，主栅极偏置网络还被配置为向第二辅FET提供该主栅极偏置电压。
[0014] 在一些实施例中，RF切换配置还包含体极偏置网络，该体极偏置网络被配置为向主FET和向辅FET提供体极偏置电压。在一些实施例中，主栅极偏置网络被配置为向主FET提供对应于导通和关断状态的两个静态电压。在一些实施例中，辅栅极偏置网络被配置为向辅FET提供动态电压。在一些实施例中，辅栅极偏置网络被配置为响应于输入节点处的输入信号的功率来生成辅栅极偏置电压。在一些实施例中，辅栅极偏置网络被配置为响应于输入节点处的输入信号的频率来生成辅栅极偏置电压。
[0015] 根据多个实施方式，本公开涉及一种射频(RF)模块，包含：封装
基板，被配置为容纳多个器件；以及安装在封装基板上的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支、连接到主路径的第一栅极偏置网络以及连接到辅路径的第二栅极偏置网络，该第二栅极偏置网络被配置为改进切换功能的线性度。
[0016] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径偏置在弱反转区域中。
[0017] 根据多个实施方式，本公开涉及一种无线设备，包含：收发器，被配置为处理射频(RF)信号；与收发器通信的RF模块，该RF模块包含电路组件，该电路组件包含：包含与辅路径并联的主路径的分支、连接到主路径的第一栅极偏置网络和连接到辅路径的第二栅极偏置网络，该第二栅极偏置网络被配置为改进切换功能的线性度；以及与RF模块通信的天线，该天线被配置为便于RF信号的发送和/或接收。
[0018] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径偏置在弱反转区域中。
[0019] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与辅路径串联的主路径的分支；连接到主路径的第一栅极偏置网络；以及连接到辅路径的第二栅极偏置网络，第二栅极偏置网络被配置为改进切换功能的线性度。
[0020] 在一些实施例中，电路组件还包含耦接到主路径的体极偏置网络。在一些实施例中，体极偏置网络还耦接到辅路径。
[0021] 在一些实施例中，主路径包括多个场效应晶体管。在一些实施例中，辅路径包括多个场效应晶体管。
[0022] 在一些实施例中，该分支以分路配置耦接在串联臂和参考电位节点之间。在一些实施例中，第二栅极偏置网络被配置为减小切换功能的电容非线性度。
[0023] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径偏置在弱反转区域中。在一些实施例中，电路组件还包含偏置反馈模块，该偏置反馈模块被配置为至少部分基于到该分支的输入信号的功率或频率来调节第二栅极偏置网络的偏置。在一些实施例中，第二栅极偏置网络被配置为偏置辅路径，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。
[0024] 根据多个实施方式，本公开涉及一种射频(RF)切换配置，包含：输入节点，被配置为接收输入信号；输出节点，被配置为提供与输入信号相关的输出信号；主辅分支，耦接在输入节点和输出节点之间，该主辅分支包含具有主场效应晶体管(FET)的主路径和具有辅FET的辅路径，主路径与辅路径串联耦接；主栅极偏置网络，被配置为向主FET提供主栅极偏置电压；以及辅栅极偏置网络，被配置为向辅FET提供辅偏置电压，使得辅路径生成与由主路径生成的失真相位相反的失真，以减小通过主辅分支的失真。
[0025] 在一些实施例中，主FET被配置为响应于主偏置电压而在强反转区域中操作。在一些实施例中，辅FET被配置为响应于辅偏置电压而在弱反转区域中操作。
[0026] 在一些实施例中，主栅极偏置电压大于辅栅极偏置电压。在一些实施例中，主路径还包含第二主FET。在一些实施例中，主栅极偏置网络还被配置为向第二主FET提供主栅极偏置电压。
[0027] 在一些实施例中，辅路径还包含第二辅FET。在一些实施例中，辅栅极偏置网络还被配置为向第二辅FET提供辅栅极偏置电压。在一些实施例中，电路组件还包含第二辅栅极偏置网络，该第二辅栅极偏置网络被配置为向第二辅FET提供第二辅栅极偏置电压。在一些实施例中，第二辅栅极偏置电压不同于该辅栅极偏置电压。在一些实施例中，主栅极偏置网络还被配置为向第二辅FET提供该主栅极偏置电压。
[0028] 在一些实施例中，电路组件还包含体极偏置网络，该体极偏置网络被配置为向主FET和向辅FET提供体极偏置电压。在一些实施例中，主栅极偏置网络被配置为向主FET提供对应于导通和关断状态的两个静态电压。在一些实施例中，辅栅极偏置网络被配置为向辅FET提供动态电压。在一些实施例中，辅栅极偏置网络被配置为响应于输入节点处的输入信号的功率来生成辅栅极偏置电压。在一些实施例中，辅栅极偏置网络被配置为响应于输入节点处的输入信号的频率来生成辅栅极偏置电压。
[0029] 根据多个实施方式，本公开涉及一种射频(RF)模块，包含：封装基板，被配置为容纳多个器件；以及安装在封装基板上的电路组件，该电路组件包含：包含与辅路径串联的主路径的分支、连接到主路径的第一栅极偏置网络以及连接到辅路径的第二栅极偏置网络，该第二栅极偏置网络被配置为改进切换功能的线性度。
[0030] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径偏置在弱反转区域中。
[0031] 根据多个实施方式，本公开涉及一种无线设备，该无线设备包含：收发器，被配置为处理射频(RF)信号；与收发器通信的RF模块，该RF模块包含电路组件，该电路组件包含：包含与辅路径串联的主路径的分支、连接到主路径的第一栅极偏置网络和连接到辅路径的第二栅极偏置网络，该第二栅极偏置网络被配置为改进切换功能的线性度；以及与RF模块通信的天线，该天线被配置为便于
射频信号的发送和/或接收。
[0032] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径偏置在弱反转区域中。
[0033] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支；以及连接到主路径和辅路径的栅极偏置网络，该主路径和辅路径各自具有被配置为改进切换功能的线性度的不同的结构。
[0034] 在一些实施例中，栅极偏置网络被配置为将主路径偏置在强反转区域中，并将辅路径偏置在弱反转区域中。在一些实施例中，栅极偏置网络被配置为偏置辅路径，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。
[0035] 在一些实施例中，不同的结构包含不同的阱注入(well implant)。在一些实施例中，不同的结构包含不同的晕环注入(halo implant)。在一些实施例中，不同的结构包含不同的器件几何形状。在一些实施例中，不同的结构包含不同的栅极
氧化物厚度。在一些实施例中，不同的结构包含不同的掩埋氧化物(buried oxide，BOX)层厚度。在一些实施例中，不同的结构包含不同的
硅厚度。
[0036] 在一些实施例中，电路组件还包含连接到主路径和辅路径两者的体极偏置网络。在一些实施例中，主路径和辅路径是多叉指器件(multi-finger device)的一部分。
[0037] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与辅路径串联的主路径的分支；以及连接到主路径和辅路径的栅极偏置网络，该主路径和辅路径各自具有被配置为改进切换功能的线性度的不同的结构。
[0038] 在一些实施例中，栅极偏置网络被配置为将主路径偏置在强反转区域中，并将辅路径偏置在弱反转区域中。在一些实施例中，栅极偏置网络被配置为偏置辅路径，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。在一些实施例中，该分支还包含与主路径和辅路径串联的第二辅路径。
[0039] 在一些实施例中，辅路径包含多个场效应晶体管。在一些实施例中，主路径包含多个场效应晶体管。在一些实施例中，辅路径的多个场效应晶体管的第一子集耦接到该分支的输入，辅路径的多个场效应晶体管的第二子集耦接到该分支的输出，并且主路径的多个场效应晶体管耦接在辅路径的多个场效应晶体管的第一子集和第二子集之间。
[0040] 在一些实施例中，电路组件还包含连接到主路径和辅路径的体极偏置网络。
[0041] 在一些实施例中，不同的结构包含不同的阱注入、晕环注入、器件几何形状、栅极氧化物厚度、掩埋氧化物层厚度或硅厚度中的至少一种。在一些实施例中，主路径和辅路径是多叉指器件的一部分。
[0042] 在一些实施例中，该分支以分路配置耦接在串联臂和参考电位节点之间。在一些实施例中，第二栅极偏置网络被配置为减小切换功能的电容非线性度。
[0043] 根据多个实施方式，本公开涉及一种射频(RF)模块，其包含：封装基板，被配置为容纳多个器件；以及安装在封装基板上的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支、以及连接到主路径和辅路径的栅极偏置网络，该主路径和辅路径各自具有被配置为改进切换功能的线性度的不同的结构。
[0044] 在一些实施例中，栅极偏置网络被配置为将主路径偏置在强反转区域中，并将辅路径偏置在弱反转区域中。在一些实施例中，电路组件在多极多掷开关的串联臂中实施。
[0045] 根据多个实施方式，本公开涉及一种无线设备，该无线设备包括：收发器，被配置为处理射频(RF)信号；与收发器通信的RF模块，该RF模块包含电路组件，该电路组件包含：包含与辅路径串联的主路径的分支、连接到主路径的第一栅极偏置网络和连接到辅路径的第二栅极偏置网络，该第二栅极偏置网络被配置为改进切换功能的线性度；以及与RF模块通信的天线，该天线被配置为便于RF信号的发送和/或接收。
[0046] 在一些实施例中，栅极偏置网络被配置为将主路径偏置在强反转区域中，并将辅路径偏置在弱反转区域中。在一些实施例中，电路组件被实施为将信号切换到天线和从天线切换信号。在一些实施例中，电路组件在多极多掷开关的串联臂中实施。
[0047] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络可独立配置以改进切换功能的线性度。
[0048] 在一些实施例中，第三栅极偏置网络被配置为使用第一电压来偏置多个FET的第二子集。在一些实施例中，第二栅极偏置网络被配置为使用不同于第一电压的第二电压来偏置多个FET的第三子集。在一些实施例中，第二栅极偏置网络被配置为使用等于第一电压的第二电压来偏置多个FET的第三子集。
[0049] 在一些实施例中，第三栅极偏置网络被配置为关断辅路径的多个FET的第二子集，以改进切换功能的线性度。在一些实施例中，辅路径的多个FET的第二子集包含比辅路径的多个FET的第一子集更多数量的FET。在一些实施例中，辅路径的多个FET的第二子集包括与辅路径的多个FET的第一子集相同数量的FET。
[0050] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中，并且第三栅极偏置网络被配置为将辅路径的多个FET的第二子集偏置在弱反转区域中。
[0051] 在一些实施例中，第二栅极偏置网络被配置为偏置辅路径的多个FET的第一子集，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。在一些实施例中，第三栅极偏置网络被配置为偏置辅路径的多个FET的第二子集，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。
[0052] 在一些实施例中，该分支以分路配置耦接在串联臂和参考电位节点之间。在一些实施例中，第二栅极偏置网络和第三栅极偏置网络被配置为减小切换功能的电容非线性度。
[0053] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与辅路径串联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络可独立配置以改进切换功能的线性度。
[0054] 在一些实施例中，第三栅极偏置网络被配置为使用第一电压来偏置多个FET的第二子集。在一些实施例中，第二栅极偏置网络被配置为使用不同于第一电压的第二电压来偏置多个FET的第三子集。在一些实施例中，第二栅极偏置网络被配置为使用等于第一电压的第二电压来偏置多个FET的第三子集。
[0055] 在一些实施例中，第三栅极偏置网络被配置为关断辅路径的多个FET的第二子集，以改进切换功能的线性度。在一些实施例中，辅路径的多个FET的第二子集包含比辅路径的多个FET的第一子集更多数量的FET。在一些实施例中，辅路径的多个FET的第二子集包含与辅路径的多个FET的第一子集相同数量的FET。在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中，并且第三栅极偏置网络被配置为将辅路径的多个FET的第二子集偏置在弱反转区域中。
[0056] 在一些实施例中，第二栅极偏置网络被配置为偏置辅路径的多个FET的第一子集，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。在一些实施例中，第三栅极偏置网络被配置为偏置辅路径的多个FET的第二子集，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。
[0057] 在一些实施例中，该分支以分路配置耦接在串联臂和参考电位节点之间。在一些实施例中，第二栅极偏置网络和第三栅极偏置网络被配置为减小切换功能的电容非线性度。
[0058] 在一些实施例中，辅路径的多个FET的第一子集耦接到该分支的输入，辅路径的多个场效应晶体管的第二子集耦接到该分支的输出，并且主路径的多个场效应晶体管耦接在辅路径的多个场效应晶体管的第一子集和第二子集之间。
[0059] 根据多个实施方式，本公开涉及一种射频(RF)模块，其包含：封装基板，被配置为容纳多个器件；以及安装在封装基板上的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络可独立配置以改进切换功能的线性度。
[0060] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中，并且第三栅极偏置网络被配置为将辅路径的多个FET的第二子集偏置在弱反转区域中。
[0061] 根据多个实施方式，本公开涉及一种无线设备，该无线设备包含：收发器，被配置为处理射频(RF)信号；与收发器通信的RF模块，该RF模块包含电路组件，该电路组件包含：包含与辅路径并联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络可独立配置以改进切换功能的线性度；以及与RF模块通信的天线，该天线被配置为便于RF信号的发送和/或接收。
[0062] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中，并且第三栅极偏置网络被配置为将辅路径的多个FET的第二子集偏置在弱反转区域中。在一些实施例中，电路组件在多极多掷开关的串联臂中实施。
[0063] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，使得第三栅极偏置网络在主路径导通时接通辅路径用于非线性抵消，并且在主路径断开时切断辅路径以使该分支能够承受最大电压摆动。
[0064] 根据
权利要求1所述的电路组件，其中第三栅极偏置网络响应于所述主路径性能的性能足以实现目标线性度而断开所述辅路径。在一些实施例中，第三栅极偏置网络被配置为使用第一电压来偏置多个FET的第二子集。在一些实施例中，第二栅极偏置网络被配置为使用不同于第一电压的第二电压来偏置多个FET的第三子集。在一些实施例中，第二栅极偏置网络被配置为使用等于第一电压的第二电压来偏置多个FET的第三子集。
[0065] 在一些实施例中，第三栅极偏置网络被配置为关断辅路径的多个FET的第二子集，以改进切换功能的线性度。在一些实施例中，辅路径的多个FET的第二子集包含比辅路径的多个FET的第一子集更多数量的FET。在一些实施例中，辅路径的多个FET的第二子集包含与辅路径的多个FET的第一子集相同数量的FET。在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中。
[0066] 在一些实施例中，第二栅极偏置网络被配置为偏置辅路径的多个FET的第一子集，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。在一些实施例中，第三栅极偏置网络被配置为偏置辅路径的多个FET的第二子集，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。
[0067] 在一些实施例中，该分支以分路配置耦接在串联臂和参考电位节点之间。在一些实施例中，第二栅极偏置网络和第三栅极偏置网络被配置为减小切换功能的电容非线性度。
[0068] 在一些实施例中，辅路径的多个FET的第二子集连接到该分支的输入，并且辅路径的多个FET的第一子集连接到该分支的输出。在一些实施例中，辅路径的多个FET的第二子集连接到该分支的输出，并且辅路径的多个FET的第一子集连接到该分支的输入。在一些实施例中，辅路径的多个FET的第二子集连接到该分支的输入和该分支的输出，并且辅路径的多个FET的第一子集与辅路径的多个FET的第二子集串联连接。
[0069] 根据多个实施方式，本公开涉及一种射频(RF)模块，其包含：封装基板，被配置为容纳多个器件；以及安装在封装基板上的电路组件，该电路组件包含：包含与辅路径并联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，使得第三栅极偏置网络在主路径导通时接通辅路径用于非线性抵消，并且在主路径断开时切断辅路径以使该分支能够承受最大电压摆动。
[0070] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中。
[0071] 根据多个实施方式，本公开涉及一种无线设备，该无线设备包含：收发器，被配置为处理射频(RF)信号；与收发器通信的RF模块，该RF模块包含电路组件，该电路组件包含：包含与辅路径并联的主路径的分支，该主路径和辅路径均具有多个场效应晶体管；连接到主路径的第一栅极偏置网络；连接到辅路径的多个FET的第一子集的第二栅极偏置网络；以及连接到辅路径的多个FET的第二子集的第三栅极偏置网络，使得第三栅极偏置网络在主路径导通时接通辅路径用于非线性抵消，并且在主路径断开时切断辅路径以使该分支能够承受最大电压摆动；以及与RF模块通信的天线，该天线被配置为便于RF信号的发送和/或接收。
[0072] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，并且第二栅极偏置网络被配置为将辅路径的多个FET的第一子集偏置在弱反转区域中。
[0073] 根据多个实施方式，本公开涉及一种用于执行切换功能的电路组件，该电路组件包含：包含与第一辅路径并联的主路径的分支，并且该主路径与第二辅路径串联；连接到主路径的第一栅极偏置网络；连接到第一辅路径的第二栅极偏置网络；以及连接到第二辅路径的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络被配置为改进切换功能的线性度。
[0074] 在一些实施例中，电路组件还包含耦接到主路径的体极偏置网络。在一些实施例中，体极偏置网络还耦接到第一辅路径和第二辅路径。
[0075] 在一些实施例中，主路径包括多个场效应晶体管。在一些实施例中，第一辅路径包括多个场效应晶体管，并且第二辅路径包括多个场效应晶体管。
[0076] 在一些实施例中，该分支以分路配置耦接在串联臂和参考电位节点之间。在一些实施例中，第二栅极偏置网络和第三栅极偏置网络被配置为减小切换功能的电容非线性度。
[0077] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将第一辅路径偏置在弱反转区域中，并且第三栅极偏置网络被配置为将辅路径偏置在弱反转区域中。在一些实施例中，电路组件还包含偏置反馈模块，该偏置反馈模块被配置为至少部分基于到该分支的输入信号的功率或频率来调节第二栅极偏置网络的偏置。在一些实施例中，第二栅极偏置网络被配置为偏置第一辅路径，以生成与由主路径生成的三阶谐波或三阶互调产物相位相反的三阶谐波或三阶互调产物。
[0078] 根据多个实施方式，本公开涉及一种射频(RF)切换配置，包含：输入节点，被配置为接收输入信号；输出节点，被配置为提供与输入信号相关的输出信号；主辅分支，耦接在输入节点和输出节点之间，该主辅分支包含具有主场效应晶体管(FET)的主路径、具有第一辅FET的第一辅路径和具有第二辅FET的第二辅路径，该主路径与第一辅路径并联耦接并且与第二辅路径串联耦接；主栅极偏置网络，被配置为向主FET提供主栅极偏置电压；第一辅栅极偏置网络，被配置为向第一辅FET提供第一辅偏置电压，使得第一辅路径生成与由主路径生成的失真相位相反的失真，以减小通过主辅分支的失真；以及第二辅栅极偏置网络，被配置为向第二辅FET提供第二辅偏置电压，使得第二辅路径生成与由主路径生成的失真相位相反的失真，以减小通过主辅分支的失真。
[0079] 在一些实施例中，主FET被配置为响应于主偏置电压而在强反转区域中操作。在一些实施例中，第一辅FET被配置为响应于第一辅偏置电压而在弱反转区域中操作，并且第二辅FET被配置为响应于第二辅偏置电压而在弱反转区域中操作。
[0080] 在一些实施例中，主栅极偏置电压大于第一辅栅极偏置电压和第二辅栅极偏置电压。在一些实施例中，主路径还包含第二主FET。在一些实施例中，主栅极偏置网络还被配置为向第二主FET提供主栅极偏置电压。
[0081] 在一些实施例中，第一辅路径还包含第三辅FET。在一些实施例中，第一辅栅极偏置网络还被配置为向第三辅FET提供第一辅栅极偏置电压。在一些实施例中，RF切换配置还包含第三辅栅极偏置网络，该第三辅栅极偏置网络被配置为向第三辅FET提供第三辅栅极偏置电压。在一些实施例中，第三辅栅极偏置电压不同于第一辅栅极偏置电压和第二辅栅极偏置电压。在一些实施例中，主栅极偏置网络还被配置为向第三辅FET提供主栅极偏置电压。
[0082] 在一些实施例中，RF切换配置还包含体极偏置网络，该体极偏置网络被配置为向主FET、向第一辅FET和向第二辅FET提供体极偏置电压。在一些实施例中，主栅极偏置网络被配置为向主FET提供对应于导通和关断状态的两个静态电压。在一些实施例中，第一辅栅极偏置网络被配置为向第一辅FET提供动态电压。在一些实施例中，第一辅栅极偏置网络被配置为响应于输入节点处的输入信号的功率来生成第一辅栅极偏置电压。在一些实施例中，第二辅栅极偏置网络被配置为响应于输入节点处的输入信号的频率来生成第二辅栅极偏置电压。
[0083] 根据多个实施方式，本公开涉及一种射频(RF)模块，其包含：封装基板，被配置为容纳多个器件；以及安装在封装基板上的电路组件，该电路组件包含：包含与第一辅路径并联的主路径的分支，并且该主路径与第二辅路径串联；连接到主路径的第一栅极偏置网络；连接到第一辅路径的第二栅极偏置网络；以及连接到第二辅路径的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络被配置为改进切换功能的线性度。
[0084] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将第一辅路径偏置在弱反转区域中，并且第三栅极偏置网络被配置为将第二辅路径偏置在弱反转区域中。
[0085] 根据多个实施方式，本公开涉及一种无线设备，该无线设备包含：收发器，被配置为处理射频(RF)信号；与收发器通信的RF模块，该RF模块包含电路组件，该电路组件包含：包含与第一辅路径并联的主路径的分支，并且该主路径与第二辅路径串联；连接到主路径的第一栅极偏置网络；连接到第一辅路径的第二栅极偏置网络；以及连接到第二辅路径的第三栅极偏置网络，该第二栅极偏置网络和第三栅极偏置网络被配置为改进切换功能的线性度；以及与RF模块通信的天线，该天线被配置为便于RF信号的发送和/或接收。
[0086] 在一些实施例中，第一栅极偏置网络被配置为将主路径偏置在强反转区域中，第二栅极偏置网络被配置为将第一辅路径偏置在弱反转区域中，并且第三栅极偏置网络被配置为将第二辅路径偏置在弱反转区域中。
[0087] 出于总结本公开的目的，本文描述了某些方面、优点和新颖特征。应当理解，根据任何特定实施例，并不必可以实现全部这些优点。因此，所公开的实施例可以以实现或优化本文教导的一个优点或一组优点的方式来执行，而不必实现本文教导或建议的其他优点。
附图说明
[0088] 图1示出了具有在基板上实施的有源(active)FET的FET器件的示例。
[0089] 图2示出了具有在基板上实施的有源FET的FET器件的示例，该FET器件包含在基板上实施的上层(upper layer)。
[0090] 图3示出了具有在基板上实施的有源FET的FET器件的示例，该FET器件包含下层(lower layer)和上层。
[0091] 图4示出了实施为个别SOI单元的示例FET器件。
[0092] 图5示出了在晶片上实施的多个个别SOI器件。
[0093] 图6A示出了具有第一晶片和位于第一晶片上的第二晶片的示例晶片组件。
[0094] 图6B示出了图6A的示例晶片组件的第一和第二晶片的未组装视图。
[0095] 图7A示出了具有与栅极、源极、漏极、体极和基板相关联的节点的SOI FET的
端子表示。
[0096] 图7B示出了具有与栅极、源极、漏极和体极相关联的节点的SOI FET的端子表示。
[0097] 图8A、8B、8C和8D示出了对于其基板具有可选节点和栅极端子的变型的示例SOI FET器件的侧截面图和平面图。
[0098] 图9A示出了包含偏置配置的SOI FET器件，在该偏置配置中，SOI FET器件的栅极和体极分别由栅极偏置网络和体极偏置网络偏置。
[0099] 图9B示出了包含偏置配置的SOI FET器件，在该偏置配置中，栅极由栅极偏置网络偏置并且体极端子保持未连接或浮置。
[0100] 图10A、10B、10C和10D示出了实施具有本文所述的特征的一个或多个主辅分支的切换应用。
[0101] 图11A-1示出了具有并联连接的主路径和辅路径的主辅分支。
[0102] 图11A-2示出了分路配置中的图11A-1的主辅分支。
[0103] 图11B-1示出了具有并联连接的主路径和辅路径的主辅分支，辅路径包含多个FET。
[0104] 图11B-2示出了分路配置中的图11B-1的主辅分支。
[0105] 图11C-1示出了具有并联连接的主路径和辅路径的主辅分支，主路径包含多个FET。
[0106] 图11C-2示出了分路配置中的图11C-1的主辅分支。
[0107] 图11D-1示出了具有并联连接的主路径和辅路径的主辅分支，主路径和辅路径均包含多个FET。
[0108] 图11D-2示出了分路配置中的图11D-1的主辅分支。
[0109] 图11E-1示出了具有主路径和多个辅路径的主辅分支，每个路径并联连接。
[0110] 图11E-2示出了分路配置中的图11E-1的主辅分支。
[0111] 图11F-1示出了具有多个主路径和辅路径的主辅分支，每个路径并联连接。
[0112] 图11F-2示出了分路配置中的图11F-1的主辅分支。
[0113] 图11G-1示出了具有多个主路径和多个辅路径的主辅分支，每个路径并联连接。
[0114] 图11G-2示出了分路配置中的图11G-1的主辅分支。
[0115] 图11H-1示出了具有串联连接的主路径和辅路径的主辅分支。
[0116] 图11H-2示出了分路配置中的图11H-1的主辅分支。
[0117] 图11I-1示出了具有串联连接的主路径和辅路径的主辅分支，辅路径包含多个FET。
[0118] 图11I-2示出了分路配置中的图11I-1的主辅分支。
[0119] 图11J-1示出了具有串联连接的主路径和辅路径的主辅分支，主路径包含多个FET。
[0120] 图11J-2示出了分路配置中的图11J-1的主辅分支。
[0121] 图11K-1示出了具有串联连接的主路径和辅路径的主辅分支，主路径和辅路径均包含多个FET。
[0122] 图11K-2示出了分路配置中的图11K-1的主辅分支。
[0123] 图11L-1示出了具有主路径和多个并联辅路径的主辅分支，主路径串联连接到多个并联辅路径。
[0124] 图11L-2示出了分路配置中的图11L-1的主辅分支。
[0125] 图11M-1示出了具有与辅路径串联连接的多个并联主路径的主辅分支。
[0126] 图11M-2示出了分路配置中的图11M-1的主辅分支。
[0127] 图11N-1示出了具有与多个并联辅路径串联连接的多个并联主路径的主辅分支。
[0128] 图11N-2示出了分路配置中的图11N-1的主辅分支。
[0129] 图11O-1示出了具有与第一多个并联辅路径和第二多个并联辅路径串联连接的多个并联主路径的主辅分支。
[0130] 图11O-2示出了分路配置中的图11O-1的主辅分支。
[0131] 图11P-1示出了具有与第一多个并联主路径和第二多个并联主路径串联连接的多个并联辅路径的主辅分支。
[0132] 图11P-2示出了分路配置中的图11P-1的主辅分支。
[0133] 图12A示出了具有偏置网络的主辅分支，该偏置网络被配置为选择性地向辅FET的栅极提供定制(tailored)的栅极偏置电压，以改进主辅分支的性能。
[0134] 图12B示出了没有源极偏置网络或漏极偏置网络的图12A的主辅分支。
[0135] 图12C示出了没有体极偏置网络、源极偏置网络或漏极偏置网络的图12A的主辅分支。
[0136] 图12D示出了没有体极偏置网络的图12A的主辅分支。
[0137] 图12E示出了没有漏极偏置网络的图12A的主辅分支。
[0138] 图12F示出了没有源极偏置网络的图12A的主辅分支。
[0139] 图13A、13B和13C示出了具有与主FET或主路径并联的辅FET或辅路径的主辅器件的示例实施例。
[0140] 图14A示出了具有与主FET或主路径串联的辅FET或辅路径的示例主辅器件。
[0141] 图14B示出了具有在主FET的两侧与主FET串联的第一辅FET和第二辅FET的示例主辅器件。
[0142] 图15A示出了包含与主FET或主路径串联的两个辅FET或辅路径以及与主FET并联的第三辅FET或辅路径的示例主辅器件。
[0143] 图15B示出了包含主FET堆叠(stack)或主路径以及辅FET或辅路径的示例主辅器件。
[0144] 图15C示出了包含主FET或主路径以及辅FET堆叠或辅路径的示例主辅器件。
[0145] 图15D示出了其中辅路径耦接到主FET堆叠或主路径的底部和顶部FET的源极和漏极节点的示例主辅器件。
[0146] 图15E示出了其中主路径耦接到辅FET堆叠或辅路径的底部和顶部FET的源极和漏极节点的示例主辅器件。
[0147] 图16示出了具有类似于图15A-图15E的器件的配置的示例主辅器件，其中独立地偏置器件中的各个FET的体极。
[0148] 图17示出了示例主辅器件，其中使用栅极偏置网络来偏置各个FET的体极。
[0149] 图18示出了示例主辅器件，其中使用栅极偏置网络来偏置串联耦接的辅FET和主FET的体极，并且使用体极偏置网络独立地偏置与主FET并联耦接的辅FET的体极。
[0150] 图19示出了具有一系列串联耦接的主辅并联FET或
配对的示例主辅器件。
[0151] 图20A示出了包含辅FET堆叠和主FET堆叠的示例主辅分支，其中各个堆叠中的FET能够独立控制。
[0152] 图20B示出了图20A的主辅分支的变型，其中使用主FET堆叠中的FET的栅极偏置网络来偏置辅FET堆叠中的FET的栅极。
[0153] 图20C示出了图20A的主辅分支的变型，其中使用主FET堆叠中的FET的栅极偏置网络来偏置辅FET堆叠中的FET中的两个或更多个FET的栅极。
[0154] 图20D示出了图20A的主辅分支的变型，其中使用主FET堆叠中的两个或更多个FET的栅极偏置网络来偏置辅FET堆叠中的两个或更多个FET的栅极。
[0155] 图20E示出了图20A的主辅分支的变型，其中使用主FET堆叠中两个或更多个FET的栅极偏置网络来偏置辅FET堆叠中的FET的栅极。
[0156] 图21A示出了具有与主FET堆叠或主路径串联耦接的第一辅FET或辅路径的示例主辅器件，该主FET堆叠或主路径进而与第二辅FET或辅路径串联耦接，所述辅路径和主路径由单个栅极偏置网络控制。
[0157] 图21B示出了具有并联耦接到主FET堆叠或主路径的辅FET或辅路径的示例主辅器件，所述辅路径和主路径由单个栅极偏置网络控制。
[0158] 图22A和22B示出了演示主辅器件的改进的线性度的模拟。
[0159] 图23A示出了示例主辅器件，其中主路径包含使用主栅极偏置来偏置的多个FET，并且辅路径包含使用独立于主栅极偏置的辅栅极偏置来偏置的多个FET。
[0160] 图23B示出了具有被配置为调节由辅栅极偏置提供的偏置的反馈回路的图23A的主辅器件。
[0161] 图24A示出了具有主FET堆叠或主路径以及辅FET堆叠或辅路径的示例主辅器件，辅路径包含FET的第一子集、FET的第二子集和FET的第三子集，其中使用第一辅栅极偏置来偏置FET的第一和第三子集，并且使用第二辅栅极偏置来偏置FET的第二子集，FET的第一和第三子集控制对辅路径的接入。
[0162] 图24B示出了移除辅路径中的FET的第三子集的图24A的主辅器件。
[0163] 图24C示出了移除辅路径中的FET的第一子集的图24A的主辅器件。
[0164] 图25示出了
[0165] 图26A示出了
[0166] 图26B示出了
[0167] 图27A示出了
[0168] 图27B示出了
[0169] 图28A、28B、28C和28D示出了在一个或多个
半导体裸芯(die)上实施的
偏置电路和具有主辅分支的开关的非限制性示例。
[0170] 图29A和29B分别示出了包含偏置电路和具有主辅分支的开关的封装模块的非限制性示例的平面图和侧视图。
[0171] 图30示出了可以在图29A和图29B的封装模块中实施的示例切换配置的示意图。
[0172] 图31示出了具有本文描述的一个或多个有利特征的示例无线设备。
具体实施方式
[0173] 本文提供的标题(如果有的话)仅仅是为了方便，不一定影响要求保护的发明的范围或含义。
[0174] 引言
[0175] 在电子应用中，场效应晶体管(FET)可以用作开关。这种开关可以允许例如无线设备中的射频(RF)信号的路由。高性能开关可以是包含蜂窝智能手机、WLAN前端模块和RF/
微波测试仪器的各种RF系统中的重要元件。这些类型的系统中开关的线性度直接影响整体系统性能。绝缘体上硅(Silicon-on-insulator，SOI)开关已经变得流行，至少部分是由于易于集成、低成本等。然而，典型的SOI开关的线性度并不像其某些同类开关(counterpart)那样具有竞争
力。因此，对于包含宽RF应用的高性能切换系统，改进SOI开关的线性度将是有利的。
[0176] 场效应晶体管(FET)是典型切换电路中最重要的有源器件之一，并且其特性可以大大影响电路性能。FET的特性很大程度上由施加在其端子(例如，源极、漏极、栅极、体极或源极、漏极、栅极、体极和基板)上的信号/偏置而确定。端子偏置的智能控制可以改进器件性能。
[0177] 为了进一步改进器件性能，本文公开了实施主辅分支设计的有源FET。这种设计包含至少两个FET：提供辅路径的辅FET和提供主路径的主FET。可以通过在辅路径中生成的失真，来减小在主路径中生成的失真，诸如三阶谐波和/或
互调失真。这可以通过以下来实现：向辅路径施加定制的栅极偏置，使得辅路径生成具有相对于主路径中的信号的失真幅度相似但相位相反的失真的信号。因此，通过减小这些失真或非线性度，有源FET中的整体性能得到改进。举例来说，可以配置辅路径(例如，通过FET(或多个FET)的物理设计和/或通过施加的偏置信号)，使得在辅路径中生成抵消(cancel)谐波。在一些实施例中，这减小了有源FET的整体非线性度。
[0178] 在一些实施例中，可以智能地施加栅极、体极、源极、漏极和/或基板偏置电压，以改进包含主辅分支的有源FET的性能。例如，主路径的FET(或多个FET)可以被偏置在强反转区域中(例如，栅极处的电压远大于
阈值电压，或者Vgs>>Vth)，而辅路径的FET(或多个FET)可以被偏置在亚阈值(subthreshold)或弱反转区域中。其中FET的
电流和电压特性可以描述为：
[0179] I＝g1V+g2V2+g3V3
[0180] 如果FET被偏置在亚阈值或弱反转区域中，g3通常为正(g3>0)，而如果FET被偏置在强反转区域中，g3为负(g3<0)。因此，因为主路径通常被偏置在强反转区域中，所以所公开的主辅分支有利地将辅路径偏置在亚阈值或弱反转区域中，以实现失真的至少部分抵消或减小。
[0181] 作为一个具体的示例，并且不旨在局限于特定的实施例，其中，主路径被以基本上高于阈值(例如，大约3V)的栅极电压偏置，主路径的FET(或多个FET)被偏置在强反转区域上，并且g3为负。为了改进具有主辅分支的开关或其他这样的电路的性能，辅路径可以被偏置在亚阈值或弱反转区域中，使得g3为正，并且第三谐波与由主路径生成的信号相位相差约180度。三阶谐波的幅度也是栅极偏置的函数，并且本文公开的主辅分支可以被配置为调整(tune)或定制(tailor)辅路径的栅极偏置，以生成与主路径幅度相似的三阶谐波。这可以导致三阶谐波被基本抵消或减小的信号，从而改进器件的整体性能(例如，通过减小三阶谐波失真和/或三阶互调失真)。在一些实施例中，辅路径上的栅极电压小于或等于约1.5V、小于或等于约1.2V、小于或等于约0.6V、或小于或等于约0.5V。
[0182] 此外，在辅路径包含多个FET或多个FET堆叠的情况下，多个栅极偏置可以被施加到个别FET或FET的组。这样做可以进一步精细调整失真抵消和/或进一步改进主辅分支的信号特性。
[0183] 作为改进通过主辅分支的信号的另一示例，主FET的栅极偏置可以被偏置在一个区域中，使得实现低Ron和/或Coff，而辅FET的栅极偏置可以被调整以改进辅FET和主FET的组合的线性度。所公开的主辅分支配置和采用这种分支配置的开关可以通过减小非线性度、谐波、互调失真(intermodulation distortion，IMD)、交叉产物(cross product)、插入损耗、Ron、Coff和/或这些或其他类似特性的任意组合，来实现改进的性能。
[0184] 本文公开的主辅分支提供了多种有利特征。例如，可以独立地设计主路径、辅路径和/或主混合路径(例如，组合了主FET和辅FET的路径)，以改进主辅FET器件的性能。在一些实施方式中，辅FET的特性可以被定制以提供与主FET的三阶互调(third-order intermodulation，IM3)具有相似幅度和相反相位的IM3，从而改进主辅FET器件的线性度。除了调整辅路径的栅极偏置信号，还可以调整辅FET的特性以改进性能。例如，可以被定制的特性包含，例如但不限于，氧化物厚度(Tox)、器件几何形状、
沟道长度、
栅极长度、栅极宽度、掩埋氧化物(BOX)层厚度、硅厚度、沟道掺杂(包含阱掺杂和/或晕环掺杂)、栅极
功函数(gate work function)等。可以定制辅FET(或多个辅FET)的特性，使得施加的栅极偏置可以产生减小由主FET(或多个主FET)生成的失真的目标信号属性。
[0185] 另一有利特征是，相对于使用基板偏置来实现改进的性能的SOI FET而言，实现更高线性度的辅FET的栅极电压减小了。这可能至少部分归因于在一些主辅FET配置中使用的下栅极氧化物(lower gate oxide)。这种下栅极氧化物使得更容易使用电荷
泵生成目标电压。
[0186] 另一有利特征是，IM3取决于辅FET的栅极电压的变化可以得到更好的控制，这至少部分归因于相对于使用基板偏置来实现改进的性能的FET设计而言使用的下栅极氧化物。例如，栅极氧化物越薄，由沟道掺杂引起的随机掺杂
波动生成的变化越小。
[0187] 在一些实施方式中，独立的辅FET可以与主FET串联使用和与主FET并联使用。有利的是，这允许独立地调整不同的器件参数(例如Ron和Coff、线性度)，从而改进导通分支和断开分支两者的线性度。
[0188] 在一些实施例中，本文公开的主辅FET器件可以使用具有多达7个端子(或对于SOI FET多达8个端子)的控制端子来实施，用于精细调整FET特性以改进切换和/或RF性能。这与具有4个端子(或对于SOI FET来说5个端子)的典型FET器件形成对比。这种附加控制可以改进实施所公开的主辅配置的器件的性能。这样，主FET的特性或性能可以通过施加到辅FET的端子的信号来控制。
[0189] 因此，本文公开了FET器件，其中施加到第一FET或FET堆叠(辅FET或辅路径)的有源信号影响第二FET或FET堆叠(主FET或主路径)的操作，以改进第二FET或FET堆叠的性能。例如，这种改进可以是改进的线性度。所公开的主辅FET器件可以被替换到使用块体FET(bulk FET)或SOI FET的任何电路中。施加到第一FET的栅极偏置被定制以实现目标信号属性。施加到第一FET的栅极偏置信号可以不同于施加到第二FET的栅极偏置信号。在一些实施例中，施加到第一FET的栅极信号可以是动态的，并且可以至少部分取决于输入信号特性。在一些实施例中，施加到第二FET的栅极信号是静态的，而施加到第一FET的栅极信号是动态的。施加到第一FET的栅极信号可以被配置为使得第一FET处于弱反转区域，并且施加到第二FET的栅极信号可以被配置为使得第二FET处于强反转区域。
[0190] 在一些实施例中，辅FET可以被实施为晶体管堆叠。类似地，主FET可以被实施为晶体管堆叠。在某些实施例中，辅FET和/或主FET中的一个或两者可以被实施为晶体管堆叠。附加的非线性元件也可以与所公开的主辅FET设计相结合，用于FET特性的附加调整。例如，这样做可以实现更好的RF性能。因此，除非另有明确
声明，否则本文公开的引用主FET和/或辅FET的实施例应该理解为包含其中主FET被实施为晶体管堆叠和/或其中辅FET被实施为晶体管堆叠的实施例。
[0191] 本文公开了具有用于有源FET部分的主辅FET配置的场效应晶体管(FET)器件的各种示例，辅FET被配置为以相对于没有辅FET的配置而言改进主FET的性能的方式操作。这样做是为了给有源FET提供期望的操作条件。在这些不同的示例中，诸如FET器件、有源FET部分和FET的术语有时可以互换使用，彼此互换使用，或者互换使用它们的某种组合。因此，术语的这种可互换使用应该在适当的上下文中被理解。
[0192] 图1示出了具有在基板103上实施的有源FET 101的FET器件100的示例。如本文所述，有源FET 101可以包含主辅FET配置。基板103可以包含一个或多个层，这些层被配置为便于例如有源FET的操作功能、用于有源FET的制造和
支撑的工艺功能等。例如，如果FET器件100被实施为绝缘体上硅(SOI)器件，则基板103可以包含绝缘层，诸如掩埋氧化物(BOX)层、界
面层(interface layer)和操作晶
片层(handle wafer layer)。
[0193] 图1进一步示出了在一些实施例中，有源FET 101下方的区域105可以被配置为包含一个或多个特征，以提供有源FET 101的一个或多个期望的操作功能。为了描述的目的，应该理解，上方和下方的相对
位置是在有源FET101如图所示被定向在基板103上方的示例上下文中。因此，区域105的部分或全部可以在基板103内实施。此外，应当理解，当从上方观察时(例如，在平面图中)，区域105可以或可以不与有源FET 101重叠。
[0194] 图2示出了具有在基板103上实施的有源FET 101的FET器件100的示例。如本文所述，有源FET 101可以包含主辅FET配置。基板103可以包含一个或多个层，这些层被配置为便于例如有源FET 100的操作功能、用于有源FET 100的制造和支撑的工艺功能等。例如，如果FET器件100被实施为绝缘体上硅(SOI)器件，则基板103可以包含绝缘层，诸如掩埋氧化物(BOX)层、界面层和操作晶片层。
[0195] 在图2的示例中，FET器件100被示出为进一步包含在基板103上实施的上层107。在一些实施例中，这种上层可以包含例如多个金属路由特征层和介电层，以便于例如有源FET 100的连接功能。
[0196] 图2进一步示出了在一些实施例中，有源FET 101上方的区域109可以被配置为包含一个或多个特征，以提供有源FET 101的一个或多个期望的操作功能。因此，区域109的部分或全部可以在上层107中实施。此外，应当理解，当从上方观察时(例如，在平面图中)，区域109可以或可以不与有源FET 101重叠。
[0197] 图3示出了具有在基板103上实施的有源FET 101、并且还具有上层107的FET器件100的示例。在一些实施例中，基板103可以包含类似于图1的示例的区域105，并且上层107可以包含类似于图2的示例的区域109。
[0198] 本文更详细地描述了与图1-图3的一些或所有配置相关的示例。
[0199] 在图1-图3的示例中，FET器件100被示出为个别(individual)单元(例如，作为半导体裸芯)。图4-图6示出了在一些实施例中，具有如本文所述的一个或多个特征的多个FET器件可以部分或全部以晶片形式制造，然后被单个化(singulate)以提供这种个别单元。
[0200] 例如，图4示出了被实施为个别SOI单元的示例FET器件100。这种个别SOI器件可以包含被实施在诸如BOX层104的绝缘体上的一个或多个有源FET 101，该BOX层104本身被实施在诸如硅(Si)基板操作晶片106的操作层上。在图4的示例中，BOX层104和Si基板操作晶片106可以共同形成图1-图3的示例的基板103，具有或不具有相应的区域105。
[0201] 在图4的示例中，个别SOI器件100被示出为进一步包含上层107。在一些实施例中，这种上层可以是图2和图3的上层107，具有或不具有相应的区域109。
[0202] 图5示出了在一些实施例中，类似于图4的示例SOI器件100的多个个别SOI器件可以在晶片200上实施。如图所示，这种晶片可以包含晶片基板103，该晶片基板103包含如参考图4所述的BOX层104和Si操作晶片层106。如本文所述，一个或多个有源FET可以在这样的晶片基板上实施。
[0203] 在图5的示例中，SOI器件100被示出为没有上层(图4中的107)。应当理解，这种层可以形成在晶片基板103上，可以是第二晶片的一部分，或者它们的任意组合。
[0204] 图6A示出了具有第一晶片200和位于第一晶片200上的第二晶片202的示例晶片组件204。图6B示出了图6A的示例的第一和第二晶片200、202的未组装视图。
[0205] 在一些实施例中，第一晶片200可以类似于图5的晶片200。因此，第一晶片200可以包含多个SOI器件100，诸如图4的示例。在一些实施例中，第二晶片202可以被配置为例如在每个SOI器件100的FET上提供区域(例如，图2和图3中的109)，和/或为涉及第一晶片200的工艺步骤提供临时或永久操作晶片功能。
[0206] FET器件的SOI实施方式的示例
[0207] 绝缘体上硅(SOI)工艺技术被用于许多切换电路，尤其是射频(RF)切换电路，包含涉及高性能、低损耗、高线性度开关的那些电路。在这种切换电路中，性能优势通常来自于在硅中构建晶体管，该晶体管位于诸如绝缘掩埋氧化物(BOX)的绝缘体上。BOX通常位于操作晶片上，通常是硅，但也可以是玻璃、
硼硅玻璃、熔融
石英、蓝
宝石、
碳化硅或任何其他电绝缘材料。如本文所述，主辅晶体管配置可以被实施为SOI器件。这些配置也可以更广泛地被实施为带有各个晶体管的主辅FET器件，所述各个晶体管具有栅极、源极、漏极和体极端子。在一些实施方式中，主辅FET器件可以被实施为具有源极端子和漏极端子、辅栅极端子、主栅极端子、辅体极端子和主体极端子的器件。在一些实施方式中，可以包含辅FET和主FET的基板端子。在具有多个辅FET和/或主FET的某些实施方式中，FET中的一个或多个可以具有用于栅极和/或体极连接的专用端子。
[0208] 通常，SOI晶体管被视为具有栅极、漏极、源极和体极端子的4端子场效应晶体管(FET)器件。然而，SOI FET可以被表示为5端子器件，增加了基板节点。这种基板节点可以被偏置和/或被耦接到晶体管的一个或多个其他节点，以例如改进晶体管的线性度和损耗性能两者。尽管在RF开关的上下文中描述了各种示例，但是应当理解，本公开的一个或多个特征也可以在涉及FET的其他应用中实施。
[0209] 图7A示出了具有与栅极、源极、漏极、体极和基板相关联的节点的SOI FET 100a的端子表示。图7B示出了具有与栅极、源极、漏极和体极极相关联的节点的SOI FET 100b的端子表示。应当理解，在一些实施例中，对于SOI FET 100a、100b，源极和漏极可以颠倒。这种FET 100a、100b可用于构建本文公开的主辅FET配置。
[0210] 图8A和8B示出了对于其基板108具有可选节点的示例SOI FET器件100的侧截面图和平面图。基板108可以是例如与操作晶片106相关联的硅基板。尽管在操作晶片106的上下文中进行了描述，但是应当理解，基板108不一定需要具有与操作晶片相关联的功能。
[0211] 诸如BOX层104的绝缘层被示出为形成在操作晶片106上，并且FET结构被示出为基于BOX层104上的有源硅器件102形成。FET结构可以被配置为NPN或PNP器件。
[0212] 在图8A和8B的示例中，栅极、源极、漏极和体极的端子被示出为被配置和被提供以允许FET的操作。如本文更详细描述的，这些端子可以耦接到另一FET结构，以形成主辅FET配置。基板端子被示出为通过延伸穿过BOX层104的导电特征108电连接到基板(例如，操作晶片)106。这种导电特征可以包含例如一个或多个导电通孔、一个或多个导电沟槽(trench)或其任意组合。图8C和图8D示出了栅极端子的不同配置。图8C示出了作为“T型栅极”端子的栅极，图8D示出了作为“H型栅极”端子的栅极。栅极端子的其他配置和形状也可以被实施，并且将被考虑在本公开的范围内。
[0213] 在一些实施例中，基板连接可以连接到地，例如，以避免与基板相关联的电浮置条件。这种用于接地的基板连接通常包含在给定裸芯的最外周处实施的密封环。在2016年3月30日提交的题为“SUBSTRATE BIAS FOR FIELD-EFFECT TRANSISTOR DEVICES(场效应晶体管器件的基板偏置)”的第15/085,980号美国
专利申请(作为附录包含在此)提供了对基板连接的示例实施方式和相关优点的进一步描述，该专利出于所有目的作为整体通过引用并入本文，以形成本申请的一部分。
[0214] 图9A示出了具有如本文所描述的特征的、包含偏置配置150的SOI FET器件100，在该偏置配置150中，SOI FET器件100的栅极和体极分别由栅极偏置网络156和体极偏置网络154偏置。图9B示出了具有如本文所描述的特征的、包含偏置配置150的SOI FET器件100，在该偏置配置150中，栅极由栅极偏置网络156偏置并且体极端子保持不连接或浮置的。与栅极和体极偏置网络相关的更多细节和示例可以在题为“CIRCUITS,DEVICES,METHODS AND COMBINATIONS RELATED TO SILICON-ON-INSULATOR BASED RADIO-FREQUENCY SWITCHES(与基于绝缘体上硅的射频开关相关的电路、设备、方法和组合)”的PCT公开号WO 2014/
011510中找到，该公开出于所有目的作为整体通过引用并入本文。在一些实施例中，图9A和图9B的SOI FET器件100和具有如本文所描述的一个或多个特征的其他器件可以使其基板节点由基板偏置网络152偏置。
[0215] 图10A示出了，在一些实施例中，具有如本文描述的一个或多个特征的主辅分支(例如，主辅FET配置)或M-A分支可以在切换应用(例如，RF切换应用)中实施。图10A示出了具有RF核心162和
能量管理(energy management，EM)核心164的RF切换配置160的示例。关于这种RF和EM核心的更多细节可以在上面引用的PCT公开号WO 2014/011510中找到。图10A的示例RF核心162被示出为单极双掷(single-pole-double-throw，SPDT)配置，其中晶体管100a、100b的串联臂分别被布置在极与第一和第二掷之间。掷1耦接到主辅分支100a，并且掷2耦接到FET器件100b。主辅分支100a包含主路径或主混合(hybrid)路径中的一个或多个有源器件以及辅路径中的一个或多个有源器件，如本文更详细描述的。与第一和第二掷相关联的节点被示出为通过它们各自的FET 100c、100d的分路臂耦接到参考电位节点(例如，地)。应当理解，其它切换配置也可以用具有本文描述的一个或多个特征的主辅分支配置来实施。例如，可以实施单极单掷(single pole single throw，SPST)开关、可以实施单极多掷(single pole multiple throw，SPNT)开关、可以实施多极单掷(multiple pole single throw，MPST)开关、可以实施多极多掷(multiple pole multiple throw，MPNT)开关等。
[0216] 图10A-图10D示出了有源器件100a-100d中的一个、一些或全部可以被实施为主辅分支配置中的FET器件的堆叠，本文描述了其示例。主辅分支(M-A分支)可被实施为在切换应用中改进信号特性。例如但不限于，主辅分支100a、100b、100c和/或100d可以被配置为改进线性度、减小谐波、减小互调失真、减小交叉产物、减小插入损耗、实现低Ron、实现低Coff和/或减小栅极偏置电压。主辅分支100c和100d中的每一个都以分路配置实施。
[0217] 出于描述的目的，主辅分支中的每个FET可以被称为FET，FET的堆叠可以被统称为FET，或者它们的某种组合也可以被称为FET。此外，堆叠中的每个FET可以用单独的栅极、体极和/或基板偏置网络来偏置；堆叠中的多个FET可以用公共栅极、体极和/或基板偏置网络来偏置；或者可以用它们的任意组合来偏置。
[0218] 涉及单极(single pole，SP)的其它切换配置可以利用具有如本文描述的一个或多个特征的一个或多个主辅配置来实施。因此，应当理解，具有SPNT的开关可以利用如本文描述的一个或多个主辅配置来实施，其中数量N是正整数。此外，应当理解，具有多个极和多个掷(MPNT)的开关可以利用如本文描述的一个或多个主辅配置来实施，其中数量M和N是独立的正整数。例如，在许多应用中，具有多个极和多个掷的切换配置可以在如何可以通过其路由RF信号的方面，提供增加的灵活性。
[0219] 注意，在本文描述的各种切换配置示例中，为了切换配置的简化视图，未示出可切换分路路径。因此，应当理解，在这种切换配置中的一些或所有可切换路径可以或可以不与可切换分路路径相关联(例如，类似于图10A-图10D的示例)。
[0220] 示例主辅分支配置
[0221] 图11A-1至11P-2示出了各种示例主辅分支配置。主辅分支配置可以被配置为充当开关。类似地，主辅分支配置可以被配置为分路(shunt)。在某些实施方式中，诸如当该配置充当开关或者是开关电路中串联臂的一部分时，主辅分支配置可以包含输入节点和输出节点之间的主路径和辅路径。在各种实施方式中，诸如在分路配置中，主辅分支配置可以被配置为提供到参考电位节点(例如，地)的可切换路径。这可以用来在开关中提供分路路径，诸如图10C和图10D所示的配置。因此，如本文所描述的，分路配置包含耦接到信号线的、到参考电位节点的可切换路径，该信号线提供输入节点和输出节点之间的路径。分路配置具有在输入节点和输出节点之间耦接到信号线的第一节点和耦接到参考电位节点的第二节点。分路配置可以被配置为使得主辅分支减小切换功能的电容非线性度。在一些实施例中，主路径和辅路径可以被分段，分段之间的节点彼此连接，从而形成主混合路径或者包含主有源器件和辅有源器件(例如，FET)的路径。
[0222] 图11A-1示出了具有并联连接的主路径1140和辅路径1145的主辅分支1100a。主路径1140包含FET 1142，并且辅路径1145包含FET 1147。图11A-2示出了分路配置中的图11A-1的主辅分支1100a。
[0223] 图11B-1示出了具有并联连接的主路径1140和辅路径1145的主辅分支1100b。主路径1140包含FET 1142，并且辅路径1145包含多个FET 1147。图11B-2示出了分路配置中的图11B-1的主辅分支1100b。
[0224] 图11C-1示出了具有并联连接的主路径1140和辅路径1145的主辅分支1100c。主路径1140包含多个FET 1142，并且辅路径1145包含FET 1147。图11C-2示出了分路配置中的图11C-1的主辅分支1100c。
[0225] 图11D-1示出了具有并联连接的主路径1140和辅路径1145的主辅分支1100d。主路径1140包含多个FET 1142，并且辅路径1145包含多个FET 1147。主路径1140中的FET的数量可以不同于辅路径1145中的FET的数量。图11D-2示出了分路配置中的图11D-1的主辅分支1100d。
[0226] 图11E-1示出了具有主路径1140和多个辅路径1145a、1145b的主辅分支1100e，每个路径并联连接。主路径1140包含多个FET 1142，并且辅路径1145a、1145b包含多个FET 1147a、1147b。然而，应当理解，主路径1140和/或各个辅路径1145a、1145b可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。图11E-2示出了分路配置中的图11E-1的主辅分支1100e。
[0227] 图11F-1示出了具有多个主路径1140a、1140b和辅路径1145的主辅分支1100f，每个路径并联连接。主路径1140a、1140b包含多个FET 1142a、1142b，并且辅路径1145包含多个FET 1147。然而，应当理解，各个主路径1140和/或辅路径1145可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。图11F-2示出了分路配置中的图11F-1的主辅分支1100f。
[0228] 图11G-1示出了具有多个主路径1140a、1140b和多个辅路径1145a、1145b的主辅分支1100g，每个路径并联连接。主路径1140a、1140b包含多个FET 1142a、1142b，并且辅路径1145a、1145b包含多个FET 1147a、1147b。然而，应当理解，各个主路径1140和/或各个辅路径1145a、1145b可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。图11G-2示出了分路配置中的图11G-1的主辅分支1100g。
[0229] 图11H-1示出了具有串联连接的主路径1140和辅路径1145的主辅分支1100h。主路径1140包含FET 1142，并且辅路径1145包含FET 1147。应当理解，主路径1140和辅路径1145的顺序可以颠倒，使得主路径1140位于输入节点和辅路径1145之间，并且辅路径1145位于输出节点和主路径1140之间。图11H-2示出了分路配置中的图11H-1的主辅分支1100h。
[0230] 图11I-1示出了具有串联连接的主路径1140和辅路径1145的主辅分支1100i。主路径1140包含FET 1142，并且辅路径1145包含多个FET 1147。应当理解，主路径1140和辅路径1145的顺序可以颠倒，使得主路径1140位于输入节点和辅路径1145之间，并且辅路径1145位于输出节点和主路径1140之间。图11I-2示出了分路配置中的图11I-1的主辅分支1100i。
[0231] 图11J-1示出了具有串联连接的主路径1140和辅路径1145的主辅分支1100j。主路径1140包含多个FET 1142，并且辅路径1145包含FET 1147。应当理解，主路径1140和辅路径1145的顺序可以颠倒，使得主路径1140位于输入节点和辅路径1145之间，并且辅路径1145位于输出节点和主路径1140之间。图11J-2示出了分路配置中的图11J-1的主辅分支1100j。
[0232] 图11K-1示出了具有串联连接的主路径1140和辅路径1145的主辅分支1100k。主路径1140包含多个FET 1142，并且辅路径1145包含多个FET 1147。主路径1140中的FET的数量可以不同于辅路径1145中的FET的数量。应当理解，主路径1140和辅路径1145的顺序可以颠倒，使得主路径1140位于输入节点和辅路径1145之间，并且辅路径1145位于输出节点和主路径1140之间。图11K-2示出了分路配置中的图11K-1的主辅分支1100k。
[0233] 图11L-1示出了具有主路径1140和多个并联辅路径1145a、1145b的主辅分支1100l，主路径1140串联连接到多个并联辅路径1145a、1145b。主路径1140包含多个FET
1142，并且多个辅路径1145a、1145b各自包含多个FET 1147a、1147b。然而，应当理解，主路径1140和/或各个辅路径1145a、1145b可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。应当理解，主路径1140和多个并联辅路径1145a、1145b的顺序可以颠倒，使得主路径1140位于输入节点和多个并联辅路径1145a、1145b之间，并且多个并联辅路径1145a、1145b位于输出节点和主路径1140之间。图11L-2示出了分路配置中的图
11L-1的主辅分支1100l。
[0234] 图11M-1示出了具有与辅路径1145串联连接的多个并联主路径1140a、1140b的主辅分支1100m。多个主路径1140a、1140b各自包含多个FET 1142a、1142b，并且辅路径1145包含多个FET 1147。然而，应当理解，各个主路径1140a、1140b和/或辅路径1145可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。应当理解，多个并联主路径1140a、1140b和辅路径1145的顺序可以颠倒，使得多个并联主路径1140a、1104b位于输入节点和辅路径1145之间，并且辅路径1145位于输出节点和多个并联主路径1140a、1140b之间。图11M-2示出了分路配置中的图11M-1的主辅分支1100m。
[0235] 图11N-1示出了具有与多个并联辅路径1145a、1145b串联连接的多个并联主路径1140a、1140b的主辅分支1100n。多个主路径1140a、1140b各自包含多个FET 1142a、1142b，并且多个辅路径1145a、1145b各自包含多个FET 1147a、1147b。然而，应当理解，各个主路径
1140a、1140b和/或各个辅路径1145a、1145b可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。应当理解，多个并联主路径1140a、1140b和多个并联辅路径1145a、1145b的顺序可以颠倒，使得多个并联主路径1140a、1104b位于输入节点和多个并联辅路径1145a、1145b之间，并且多个并联辅路径1145a、1145b位于输出节点和多个并联主路径1140a、1140b之间。图11N-2示出了分路配置中的图11N-1的主辅分支1100n。
[0236] 图11O-1示出了具有与第一多个并联辅路径1145a和第二多个并联辅路径1145b串联连接的多个并联主路径1140a、1140b的主辅分支1100o，多个并联主路径1140a、1140b位于第一多个并联辅路径1145a和第二多个并联辅路径1145b之间。多个主路径1140a、1140b各自包含多个FET 1142a、1142b，并且多个辅路径1145a、1145b各自包含多个FET 1147a、1147b。然而，应当理解，各个主路径1140a、1140b和/或各个辅路径1145a、1145b可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。图11O-2示出了分路配置中的图11O-1的主辅分支1100o。
[0237] 图11P-1示出了具有与第一多个并联主路径1140a和第二多个并联主路径1140b串联连接的多个并联辅路径1145a、1145b的主辅分支1100p，多个并联辅路径1145a、1145b位于第一多个并联主路径1140a和第二多个并联主路径1140b之间。多个主路径1140a、1140b各自包含多个FET 1142a、1142b，并且多个辅路径1145a、1145b各自包含多个FET 1147a、1147b。然而，应当理解，各个主路径1140a、1140b和/或各个辅路径1145a、1145b可以包含单个FET或多个FET。此外，各个路径中的FET的数量可以彼此相同或不同。图11P-2示出了分路配置中的图11P-1的主辅分支1100p。
[0238] 图12A示出了具有偏置网络1250的主辅分支1200，该偏置网络1250被配置为选择性地向辅FET的栅极提供定制的栅极偏置，以改进主辅分支1200的性能。主辅分支1200包含具有一个或多个FET的辅路径，该辅路径被配置为影响具有一个或多个FET的主路径的操作，该辅路径被并联和/或串联耦接到主路径。主辅分支1200被配置为在输入端子(例如，源极或漏极端子)处接收信号，并在输出端子(例如，漏极或源极端子)处输出信号。
[0239] 栅极偏置网络1256耦接到主辅分支1200，以选择性地将栅极偏置信号施加到主辅分支1200的辅FET(或多个辅FET)和主FET(或多个主FET)。栅极偏置网络1256可以类似于本文描述的栅极偏置网络。栅极偏置网络1256可以包含一个或多个栅极偏置网络。在一些实施例中，主辅分支1200中的各个辅FET可以耦接到专用栅极偏置网络。在某些实施例中，主辅分支1200中的多个辅FET可以耦接到单个栅极偏置网络。在各种实施例中，多个辅栅极偏置网络可以被包含在栅极偏置网络1256中，其中各个辅栅极偏置网络耦接到主辅分支1200中的一个或多个辅FET。类似地，在一些实施例中，主辅分支1200中的各个主FET可以耦接到专用栅极偏置网络。在某些实施例中，主辅分支1200中的多个主FET可以耦接到单个栅极偏置网络。在各种实施例中，多个主栅极偏置网络可以被包含在栅极偏置网络1256中，其中各个主栅极偏置网络耦接到主辅分支1200中的一个或多个主FET。
[0240] 体极偏置网络1254耦接到主辅分支1200，以选择性地将体极偏置信号施加到主辅分支1200的辅FET(或多个辅FET)和/或主FET(或多个主FET)。体极偏置网络1254可以类似于本文描述的体极偏置网络。体极偏置网络1254可以包含一个或多个体极偏置网络。在一些实施方式中，诸如图12D的示例实施例，不包含体极偏置网络1254，并且使用栅极偏置网络1256来偏置相应辅FET(或多个辅FET)和主FET(或多个主FET)的体极，或者使相应辅FET(或多个辅FET)和主FET(或多个主FET)的体极保持未连接或浮置。
[0241] 在一些实施例中，主辅分支1200中的各个辅FET可以耦接到专用体极偏置网络。在某些实施例中，主辅分支1200中的多个辅FET可以耦接到单个体极偏置网络。在各种实施例中，多个辅体极偏置网络可以被包含在体极偏置网络1254中，其中各个辅体极偏置网络耦接到主辅分支1200中的一个或多个辅FET。类似地，在一些实施例中，主辅分支1200中的各个主FET可以耦接到专用体极偏置网络。在某些实施例中，主辅分支1200中的多个主FET可以耦接到单个体极偏置网络。在各种实施例中，多个主体极偏置网络可以被包含在主体极偏置网络1254中，其中各个主体极偏置网络被耦接到主辅分支1200中的一个或多个主FET。
[0242] 源极偏置网络1251可以耦接到主辅分支1200，以选择性地将源极偏置信号施加到主辅分支1200。源极偏置网络1251可以耦接在输入节点和主辅分支1200之间。类似地，漏极偏置网络1257可以耦接到主辅分支1200，以选择性地将漏极偏置信号施加到主辅分支1200。漏极偏置网络1257可以耦接在输出节点和主辅分支1200之间。
[0243] 基板偏置网络1252可以耦接到主辅分支1200，以选择性地将基板偏置信号施加到主辅分支1200的辅FET(或多个辅FET)和/或主FET(或多个主FET)。基板偏置网络1252可以类似于本文描述的基板偏置网络。基板偏置网络1252可以包含一个或多个基板偏置网络。在一些实施方式中，不包含基板偏置网络1252。在这样的实施方式中，相应辅FET(或多个辅FET)和主FET(或多个主FET)的基板可以保持浮置或耦接到诸如体极偏置网络1254或栅极偏置网络1256之类的另一偏置网络。在一些实施例中，主辅分支1200中的FET不包含SOI FET和/或不包含基板端子，因此可以省略基板偏置网络1252。
[0244] 图12B示出了没有源极偏置网络或漏极偏置网络的主辅分支1200。图12C示出了没有体极偏置网络、源极偏置网络或漏极偏置网络的主辅分支1200。在这样的实施例中，FET的体极端子可以保持浮置和/或可以耦接到栅极偏置网络1256。图12D示出了没有体极偏置网络的主辅分支1200。在这样的实施例中，FET的体极端子可以保持浮置和/或可以耦接到栅极偏置网络1256。图12E示出了没有漏极偏置网络的主辅分支1200。图12F示出了没有源极偏置网络的主辅分支1200。
[0245] 本文参考图12A-12F描述的主辅分支1200可以被配置为相对于使用没有辅FET或路径的FET的开关提供改进的器件性能。栅极、体极、源极、漏极和/或基板偏置电压可以智能地施加到主辅分支1200，以改进切换应用中的有源FET的性能。例如，主FET的栅极偏置可以被偏置在一个区域中以使得实现低Ron和/或Coff，而辅FET的栅极偏置可以被调整以改进辅FET和主FET的组合的线性度。在某些实施方式中，辅FET的栅极偏置可以被定制，使得由辅FET生成的谐波与由主FET生成的谐波相位相反，从而改进有源FET电路的线性度。
[0246] 主辅分支1200可以在切换电路中实施(例如，以串联臂和/或分路配置)。其他应用也可以使用所公开的主辅配置，其中通过晶体管的信号的线性度很重要。
[0247] 图13A至图24C示出了主辅器件或分支的各种示例实施例。尽管这些示例实施例被示出和描述为在输入节点和输出节点之间，但是应当理解，示例实施例可以以分路配置实施，以提供到参考电位节点的可切换路径，如本文所描述的。
[0248] 图13A示出了具有与主FET或主路径1340并联的辅FET或辅路径1345的主辅器件1300的示例实施例。辅FET和主FET共享相同的源极和漏极连接。在信号输入端口处接收输入信号，并且如果器件1300被激活，则器件1300在输出信号端口处输出信号。
[0249] 栅极偏置网络1 1356a可以耦接到主FET，并且栅极偏置网络2 1356b可以耦接到辅FET。栅极偏置网络1356a、1356b可以独立地操作，以改进器件的性能。独立的栅极偏置网络1356a、1356b允许辅FET和主FET的独立控制，以通过例如减小非线性度来改进器件的性能。这也允许调整辅FET的特性，以改进器件的性能。例如，可以定制施加到辅FET的栅极偏置电压，以减小通过器件的信号的非线性度。在一些实施例中，可以定制辅FET的特性以减小器件的Ron和/或Coff。在一些实施例中，辅FET的特性可以被定制以减小谐波、互调失真、插入损耗和/或交叉产物。
[0250] 在一些实施例中，栅极偏置网络1 1356a向主路径1340提供第一栅极偏置电压，并且栅极偏置网络2 1356b向辅路径提供第二栅极偏置电压，第一栅极偏置电压不同于第二栅极偏置电压。在某些实施方式中，第一栅极偏置电压可以被配置为使得主路径1340在强反转区域中操作，并且第二栅极偏置电压可以被配置为使得辅路径1345在亚阈值或弱反转区域中操作。第一栅极偏置电压可以是静态的或动态的。第二栅极偏置电压可以是静态的或动态的。在一些实施例中，第二栅极偏置电压至少部分取决于输入信号的特性。输入信号的特性可以包含例如输入功率、频率等。
[0251] 体极偏置网络1354耦接到主FET和辅FET两者的体极端子。在一些实施例中，体极端子可以耦接到单独的体极偏置网络。体极偏置网络1354耦接到器件1300的辅FET和主FET的相应体极节点。
[0252] 器件1300可以包含耦接在输入节点处的源极偏置网络1351。源极偏置网络1351可以被配置为改进主辅器件1300的性能。器件1300可以包含耦接在输出节点处的漏极偏置网络1357。漏极偏置网络1357可以被配置为改进主辅器件1300的性能。在一些实施例中，可以省略源极偏置网络1351和/或漏极偏置网络1357。此外，对于图13A至图24C中示出的每个示例实施例，可以包含或省略示出的源极偏置网络(用标注NN51表示，其中NN对应于附图号)和/或漏极偏置网络(用标注NN57表示，其中NN对应于附图号)。
[0253] 图13B示出了主辅器件1300，其中体极偏置网络1354被配置为允许向相应体极节点施加DC控制电压(V_control)。图13C示出了主辅器件1300，其中控制电压通过电气部件1353(例如，
电阻器、
二极管、
电阻器和二极管的组合等)施加。体极偏置网络1354的其他配置也是可能的，包含，例如但不限于，相位匹配电路、电容、二极管等。
[0254] 应当理解，虽然主路径1340和辅路径1345均使用单个FET示出，但是主路径1340可以包含多个FET或有源器件，辅路径1345可以包含多个FET或有源器件，或者主路径1340和辅路径1345中的每一个可以包含多个FET或有源器件。此外，主路径1340和/或辅路径1345可以包含栅控二极管(gated diode)、电容器和/或FET作为有源器件。此外，对于图13A至图24C中示出的每个示例实施例，除非另有明确说明，否则，在示出单个FET的情况下，应当理解，可以实施多个有源器件或有源器件的堆叠。
[0255] 图14A示出了具有与主FET或主路径1440串联的辅FET或辅路径1445的示例主辅器件1400。在这种配置中，辅FET 1445仍然可以用于影响和改进主FET 1440的性能，从而引起器件1400相对于没有主辅配置的器件的改进的性能。主FET 1440具有耦接到输入信号节点的源极节点、耦接到辅FET 1445的源极节点的漏极节点，并且辅FET 1445具有耦接到输出信号端口的漏极节点。在一些实施例中，辅FET 1445和主FET 1440的源极和漏极节点可以颠倒。
[0256] 如图13A所示，器件1400包含栅极偏置网络1456a、1456b，其允许辅FET 1445和主FET 1440的独立控制。此外，体极偏置网络1454可以用于向辅FET 1445和主FET 1440的体极提供偏置电压，但是也可以利用独立的体极偏置网络。
[0257] 图14B示出了参考图14A描述的设备1400的变型。除了第一辅FET 1445a之外，器件1400还可以包含第二辅FET 1445b，两个辅FET 1445a、1445b在主FET的两侧与主FET 1440串联。使用2个独立的栅极偏置网络来控制该器件，其中辅FET 1445a、1445b由个别或联合的栅极偏置网络1456b、1456c控制(例如，栅极偏置网络1456b、1456c可以是独立的、
捆绑在一起的或者可以是单个偏置网络)，并且主FET 1440由栅极偏置网络1 1456a控制。到相应辅FET 1445a、1445b的栅极偏置信号可以被定制成实现主辅器件1400的目标性能。此外，栅极偏置网络2 1456b向第一辅FET 1445a提供栅极偏置信号，该栅极偏置信号可以独立于由栅极偏置网络2’1456c向第二辅FET 1445b提供的栅极偏置信号进行调整，以实现目标性能特性。
[0258] 图15A示出了示例主辅器件1500，包含与主FET或主路径1540串联的两个辅FET或辅路径1545a、1545b以及与主FET 1540并联的第三辅FET或辅路径1545c。器件1500可以包含两个(或更多个)辅FET，它们或者与主FET并联，或者与主FET串联，它们具有独立的栅极偏置，以实现改进的整体性能。利用与主FET串联和并联的独立辅FET，可以独立地调整Ron/Coff线性度，以改进导通(ON)分支和断开(OFF)分支两者的线性度。设备1500被配置为本文参考图13A-图13C描述的设备1300和本文参考图14A和14B描述的设备1400的组合。如同在那些器件中一样，器件1500可以使用栅极偏置网络1556a-1556d独立进行控制。在一些实施例中，辅栅极偏置网络1556b和1556c可以捆绑在一起或者可以是公共偏置网络。辅FET和主FET的体极可以与公共体极偏置网络1554共享。在一些实施例中，辅FET和/或主FET的一个或多个体极是独立的，并且独立地或利用公共体极偏置网络1554进行控制。
[0259] 图15B示出了包含主FET堆叠或主路径1540和辅FET或辅路径1545的示例主辅器件1500。主FET堆叠1540包含串联连接的多个主FET。辅FET 1545与主FET中的一个或多个并联耦接。在一些实施例中，如图15C所示，辅配置和主配置相反，器件1500包含辅FET堆叠1540和主FET 1540，主FET 1540与辅FET堆叠1545中的一个或多个FET并联。图15D示出了主辅器件1500，其中辅路径1545耦接到主堆叠1540的底部和顶部FET的源极和漏极节点。类似地，图15E示出主辅器件1500，其中主路径1540耦接到辅堆叠1545的底部和顶部FET的源极和漏极节点。
[0260] 器件1500示出了辅FET和主FET都可以是1-堆叠或多-堆叠器件。该器件对于每个堆叠可以具有相同的源极/漏极节点，或者可以在N个堆叠之后连接源极/漏极节点(未示出)。辅FET的源极/漏极节点可以与主FET相同或在中间(例如，与堆叠内的一个或多个FET并联)。辅堆叠和/或主堆叠中的FET的数量可以彼此不同。
[0261] 如同本文描述的其他器件，主辅器件1500的体极和/或基板可以在辅路径和主路径的有源器件之间共享。这允许使用单个体极偏置网络来偏置相应器件的体极。例如，相应路径的辅FET和主FET可以具有共享的体极，使得施加到一个体极的偏置电压被施加到其他体极。然而，其他配置允许辅FET和主FET具有独立的体极和/或基板。在这种配置中，独立的体极可以被独立地偏置，或者它们可以使用公共体极偏置网络被偏置。因此，本文公开的主辅器件1500可以包含被共享的或未被共享的体极。
[0262] 图16示出了具有类似于本文参考图15A-图15E描述的设备1500的配置的示例主辅器件1600。器件1600示出了使用体极偏置网络1654a-1654d来独立地偏置器件1600中的相应FET的体极的配置。此外，器件1600包含主混合路径1640，该主混合路径1640包含与一个或多个主FET串联的一个或多个辅FET，主混合路径与辅路径1645并联连接。例如，主混合路径1640中的顶部或底部有源器件可以是主FET，并且中间FET或FET堆叠可以是与辅路径1645并联耦接的辅器件。
[0263] 图17示出了具有类似于本文参考图16描述的器件1600的配置的示例主辅器件1700。然而，器件1700示出了使用栅极偏置网络1756a-1756d来偏置相应FET的体极的配置。
器件1700包含用于器件中每个辅FET和主FET的耦接电路，其中该耦接电路将相应体极节点耦接到栅极节点。耦接电路可以包含体极节点和栅极节点之间的二极管。这种二极管可以被实施为例如提供依赖于电压的耦接。在一些实施例中，根据需要或期望，给定的二极管可以与所示的配置相反。
[0264] 图18示出了具有类似于本文参考图16描述的器件1600的配置的示例主辅器件1800。然而，器件1800示出了一种配置，其中使用栅极偏置网络1856a-1856c对串联耦接在一起的辅FET和主FET的体极进行偏置，并且使用体极偏置网络1854对与主混合路径1840并联耦接的辅FET的体极进行独立偏置。在一些实施例中，主混合路径1840由体极偏置网络
1854独立控制，并且每个辅FET具有电耦接到其栅极节点的体极节点，以由相关联的栅极偏置网络1856b-1856d控制。在一些实施例中，辅FET和/或主FET的一个或多个体极端子可以耦接到栅极偏置网络，并且辅FET和/或主FET的一个或多个体极端子可以耦接到各个体极偏置网络或公共体极偏置网络。
[0265] 图19示出了具有串联耦接的一系列主辅并联FET的示例主辅器件1900。每个主辅并联FET或主辅配对包含并联连接的辅FET和主FET，共享源极和漏极节点。这些主辅并联FET也共享体极或者具有耦接在一起的体极节点。如图所示，使用具有二极管的耦接电路，这些体极节点电耦接到相应辅FET的栅极偏置网络1956d-1956f，但是应当理解，可以利用公共或个体化的体极偏置网络。主路径1940和辅路径1945形成分段的主辅分支1900，其中通过分支1900的信号在每个主辅配对处被分开，并在配对之间的节点处被组合。
[0266] 主辅并联FET串联耦接在一起，形成主辅器件1900。相应辅FET 1945和主FET 1940可以使用栅极偏置网络1956a-1956f独立控制。然而，应当理解，可以使用公共辅栅极偏置网络来控制两个或多个辅FET。类似地，应当理解，可以使用公共主栅极偏置网络来控制两个或多个主FET。尽管示出了三个主辅并联FET，但是应当理解，器件1900可以包含至少2个这样的并联配置、至少3个这样的并联配置、至少4个这样的并联配置、至少5个这样的并联配置、至少10个这样的并联配置，等等。
[0267] 图20A示出了包含辅FET堆叠2045和主FET堆叠2040的示例主辅分支2000。堆叠2045中的辅FET可以被独立控制(例如，使用栅极偏置网络2 2056d、2056e、2056f)，或者堆叠2045中的两个或更多个辅FET可以使用公共辅栅极偏置网络来控制(例如，通过将栅极偏置网络2 2056d、2056e、2056f合并到单个栅极偏置网络中)。类似地，堆叠2040中的主FET可以被独立控制(例如，使用栅极偏置网络1 2056a、2056b、2056c)，或者堆叠2040中的两个或更多个主FET可以使用公共主栅极偏置网络来控制(例如，通过将栅极偏置网络1 2056a、
2056b、2056c合并到单个栅极偏置网络中)。
[0268] 辅FET 2045的堆叠和主FET 2040的堆叠共享一个体极，使得公共体极偏置网络2054可以用于向主辅分支2000中的FET提供体极偏置电压。然而，应当理解，主FET 2040可以共享一个体极，辅FET 2045可以共享一个体极，辅FET堆叠2045的体极独立于主FET堆叠
2040的体极。在这样的实施例中，公共体极偏置网络可以用于向辅FET 2045的体极节点、向主FET 2040的体极节点或者向辅FET 2045的体极节点和主FET 2040的体极节点两者提供偏置电压。
[0269] 器件2000可以在N个FET之后连接辅FET堆叠2045和主FET堆叠2040的源极和漏极节点。辅堆叠2045和/或主堆叠2040中的FET的数量可以彼此不同。主辅分支2000可以包含输入节点(例如，源极节点)、输出节点(例如，漏极节点)、第一栅极节点(例如，辅栅极节点)、第二栅极节点(例如，主栅极节点)和体极偏置节点。使用这五个节点，可以控制多个辅FET和多个主FET，以提供相对于不利用主辅分支配置的配置具有改进的线性度的信号。
[0270] 图20B示出了另一示例主辅分支2000，其中辅FET堆叠2045中的FET的栅极是使用主FET堆叠2040中的FET的栅极偏置网络1 2056c来偏置的。图20C示出了另一示例主辅分支2000，其中辅FET堆叠2045中的两个或更多FET的栅极是使用主FET堆叠2040中的FET的栅极偏置网络1 2056c来偏置的。图20D示出了另一示例主辅分支2000，其中辅FET堆叠2045中的两个或更多FET的栅极是使用主FET堆叠2040中的两个或更多FET的栅极偏置网络1 2056b来偏置的。图20E示出了另一示例主辅分支2000，其中辅FET堆叠2045中的所有FET的栅极是使用主FET堆叠2040中的两个或更多FET的栅极偏置网络1 2056b来偏置的。
[0271] 因此，图20A-图20E示出了各种主辅分支2000以及用于偏置主路径2040和辅路径2045中的有源器件的栅极的栅极偏置网络的配置。例如，主路径2040中的每个有源器件的栅极和辅路径2045中的每个有源器件的栅极可以使用专用栅极偏置网络来偏置。作为另一示例，主路径2040中的一些有源器件的栅极与辅路径2045中的一些有源器件的栅极共享公共栅极偏置网络。在这样的实施例中，不共享公共栅极偏置网络的有源器件可以使用单个栅极偏置网络来偏置。
[0272] 图21A示出了示例主辅器件2100，其具有耦接到主FET堆叠2140的第一辅FET 2145，主FET堆叠2140进而耦接到第二辅FET 2145。在这种配置中，辅/主器件是多叉指(multi-finger)器件的叉指(finger)的子集，其中辅FET 2145是叉指的子集，并且主FET堆叠2140是叉指的另一子集。为了说明这种配置的优点，并且作为示例，用作辅FET 2145的叉指的工艺细节可以与用作主FET堆叠2140的叉指被不同地调节，使得辅FET 2145可以被配置为处于亚阈值或弱反转区域，而主FET堆叠2140处于强反转区域。作为另一示例，可以定制工艺细节，使得由辅器件2145生成的三阶谐波(H3)和/或互调失真(IMD3)与由主器件
2140生成的H3和/或IMD3相位相反并且幅度相似，以改进主辅器件2100的线性度。
[0273] 这种配置的另一优点是，在利用定制的工艺生产辅FET 2145和主FET 2140的情况下，可以使用公共栅极偏置网络2156来控制辅FET 2145和主FET堆叠2140。至少部分由于辅FET 2145和主FET 2140的不同特性，使用公共栅极偏置网络2156可以实现不同的性能特性。类似地，辅FET 2145和主FET 2140可以共享体极或者可以将它们各自的体极节点捆绑在一起，以由公共体极偏置网络2154控制。
[0274] 图21B示出了主辅器件2100的示例实施例，其中辅路径2145与主路径2140并联耦接。类似于本文参考图21A描述的器件，辅路径2145中的辅FET和主路径2140中的主FET被处理成具有被配置为当向辅路径2145的FET和主路径2140的FET施加单个栅极偏置信号时使得失真减小的属性。
[0275] 参考图21A和图21B描述的主辅器件2100可以被配置为使得当定制的栅极偏置信号由栅极偏置网络1 2156施加到主路径2140和辅路径2145两者中的FET时，主FET 2140在强反转区域中操作，并且辅FET 2145在亚阈值或弱反转区域中操作。为了实现这一点，主FET 2140可以被配置为具有比辅FET 2145的阈值电压低得多的阈值电压。以这种方式，当大于主FET阈值电压的栅极偏置电压被施加到主FET 2140时，该栅极偏置电压也可以小于辅FET阈值电压，使得主FET 2140在强反转区域中操作，并且辅FET 2145在亚阈值或弱反转区域中操作。主FET 2140和/或辅FET 2145可以被处理成具有不同的物理特性以实现这些属性。例如但不限于，可以针对主FET 2140和辅FET 2145调整沟道长度、栅极氧化物厚度、沟道掺杂、栅极功函数等，使得阈值电压和其他特性在目标范围内。
[0276] 类似地，如本文所描述的，主FET 2140和辅FET 2145可以被实施为多叉指器件。多叉指器件的物理特性可以被调整以减小失真。例如，可以调整辅FET的属性，使得由辅FET生成的信号减小或抵消由主FET生成的信号中的失真。多叉指器件的可以被调整的属性包含，例如但不限于，沟道长度、栅极氧化物厚度、沟道掺杂、栅极功函数等。这允许将单个栅极偏置电压施加到多叉指器件，这导致一些叉指在强反转区域中操作，而其余叉指在亚阈值或弱反转区域中操作。这样做可以实现谐波抵消或减小。
[0277] 在本文描述的主辅器件中，辅FET(或多个辅FET)可以用栅控的MOSCAP代替。这可以允许器件来定制辅元件的电容器特性。类似地，在本文描述的主辅器件中，辅FET(或多个辅FET)可以用栅控二极管代替。栅控二极管可以用独立的
阴极偏置网络来实施，以提供与本文描述的类似的优点。在一些实施例中，这可以改进对整体器件性能特性的控制。在一些实施例中，栅控电容器、栅控二极管和晶体管的组合可以形成本文描述的主辅分支的有源器件。
[0278] 图22A和22B示出了演示主辅器件的改进的线性度的模拟，如本文所描述的。图22A示出了被实施为与主FET并联的辅FET的示例主辅器件2200，其中体极节点通过具有二极管的耦接电路耦接到相应的栅极节点，类似于本文参考图17描述的器件1700。栅极偏置电压VG1施加到主FET，并且栅极偏置电压VG2施加到辅FET。
[0279] 图22B示出了与器件2200的非线性度相关的模拟结果的曲线图2250。为了获得曲线图2250，到主的栅极偏置电压VG1是固定的，并且在辅FET的栅极偏置电压范围上进行模拟。对两个栅极偏置电压VG1(3.3V和3.5V)重复这一过程。模拟的数据的结果示出了在施加到辅FET的特定栅极偏置电压VG2处的线性度的显著改进，这可以在曲线图中对于两个VG1电压下降的地方看出。
[0280] 不期望局限于单个理论，相信特定栅极偏置电压VG2下的线性度的改进至少部分归因于谐波抵消。由辅FET生成的谐波与由主FET生成的谐波幅度相似，相位或符号相反。在输出处，这些生成的谐波干涉相消(例如，或者基本上相互抵消掉)，导致IMD3减小(导致通过器件2200的改进的线性度)。这些由辅FET引起的扰动(perturbation)可以通过调整辅FET的栅极偏置电压来定制，以抵消或对抗(counteract)由主FET生成的谐波。
[0281] 通过改变辅FET的物理特性、通过改变辅路径中使用的有源器件的数量、和/或通过改变辅FET的操作区域(例如，通过向辅FET施加目标栅极偏置)，可以改变IMD3以及因此线性度的改进的特性。因此，通过定制辅FET或辅路径特性和/或通过定制到辅FET或辅路径的栅极偏置(或多个栅极偏置)，器件2200和其他类似的主辅器件可以被配置为改进器件的整体性能。在某些模拟中，通过使用辅FET的栅极偏置调整，测量到大约12dBm的改进。因此，为了获得改进的或最佳的操作条件，可以制作将信号功率、主栅极偏置电压和辅栅极偏置电压相关联的映射，以确定辅路径的目标栅极偏置电压，从而实现目标性能特性。在某些实施方式中，体极偏置电压和/或基板偏置电压也可以被包含在该映射中，以进一步定制操作参数来实现目标性能。
[0282] 图23A示出了示例主辅器件2300，其中主路径2340包含使用主栅极偏置网络2356a而被偏置的多个FET，并且辅路径2345包含使用独立于主栅极偏置网络2356a的辅栅极偏置网络2356b而被偏置的多个FET。主路径2340中的FET的数量可以是2个或更多个FET。堆叠中的FET的数量可以基于器件的功率要求进行配置。例如，对于功率处理要求，主路径2340中的FET的数量可以相对高，并且可以被配置为具有相对大的外围以减小插入损耗。因为辅路径2345与主路径2340并联，所以可以更自由地调整辅FET的堆叠数量和外围，以实现改进的线性度。这至少部分是由于辅FET的非线性度是堆叠数量和FET外围的函数。这尤其适用于主FET和辅FET属于同一器件类型的情况。
[0283] 在一些实施例中，主栅极偏置网络2356a提供静态栅极偏置信号。在某些实施例中，主栅极偏置网络2356a提供动态栅极偏置信号。在一些实施例中，辅栅极偏置网络2356b提供静态栅极偏置信号。在某些实施例中，辅栅极偏置网络2356b提供动态栅极偏置信号。在各种实施方式中，主栅极偏置网络2356a提供大于由辅栅极偏置网络2356b提供的栅极偏置电压的栅极偏置电压。主栅极偏置网络2356a可以被配置为提供栅极偏置电压，该栅极偏置电压使得主路径2340中的FET在强反转区域中操作，并且由辅栅极偏置网络2356b提供的栅极偏置电压被配置为使得辅路径2345中的FET在亚阈值或弱反转区域中操作。
[0284] 器件2300可以用在可以被切换为导通(on)和断开(off)的开关分支中。在这样的实施方式中，主路径2340和辅路径2345都可以有利地被配置为具有相对大的堆叠数量，用于断开状态下的功率处理。为了更好地改进性能，施加到辅路径2345中的不同FET或FET子集的栅极偏置信号可以彼此不同。这可以允许信号特性的更精细调整，并且可以导致相对于将单个栅极偏置电压施加到辅路径2345中的所有FET的实施例的改进的性能。举例来说，为了改进“导通”状态下的线性度，辅路径2345中的一个或多个FET可以被偏置以在弱反转区域中操作，而其余FET被偏置以在强反转区域中操作。此外，为了改进“断开”状态下的线性度，辅路径2345中的一个或多个FET可以被偏置以在弱反转区域中操作，而其余FET被偏置以在累积区域中操作。因此，应当理解，栅极偏置网络2356可以被配置为向辅路径2345中的不同FET或FET组施加不同的栅极偏置信号(类似于本文参考图20A描述的主辅器件2000)。
[0285] 图23B示出了具有被配置为调节由辅栅极偏置网络2356b提供的偏置的反馈回路的图23A的主辅器件2300。可以包含
耦合器2371，以生成与输入节点处的信号相关的信号。耦合器2371耦接到偏置反馈模块2372，偏置反馈模块2372被配置为分析或处理来自耦合器
2371的信号并生成反馈信号。偏置反馈模块2372将反馈发送到辅栅极偏置网络2356b，辅栅极偏置网络2356b确定、生成、
修改和/或调节到辅路径2345的栅极偏置信号。这样做可以改进主辅器件的性能。
[0286] 至少部分由于栅极处、体极处以及源极和漏极之间的耦合的差异，主辅器件2300的性能可以作为输入信号(例如，输入功率、频率等)的函数而改变。因此，偏置反馈模块2372被实施为向栅极偏置网络2356b提供输入，以取决于输入信号特性来动态调节到辅路径的栅极偏置电压。
[0287] 图24A示出了具有主FET堆叠或主路径2440和辅FET堆叠或辅路径2445的示例主辅器件2400，辅路径2445包含FET的第一子集、FET的第二子集和FET的第三子集，其中FET的第一和第三子集使用辅栅极偏置网络2456c偏置，并且FET的第二子集使用不同的辅栅极偏置2456b偏置，FET的第一和第三子集控制对辅路径2445的接入(access)。
[0288] 包含开关的n-堆叠的主堆叠2440可以被配置为充当输入节点和输出节点之间的主要(primary)信号路径。至少部分由于这种配置的非线性度(例如谐波、互调产物等)，可能期望通过至少减小非线性度来改进性能，以满足无线标准或其他此类标准的规范。因此，辅路径2445被包含以与主路径2440并联。辅路径2445包含非线性发生器(例如，FET的第二子集)以及充当次要(secondary)非线性发生器和控制对辅路径2445的接入的开关的FET。在一些实施例中，辅路径2445中的FET的总堆叠将等于或超过主路径2440中的FET的数量，然而辅路径2445中的FET的数量可以小于、等于或大于主路径2440中的FET的数量。
[0289] FET的第一和第三子集可以被配置为具有足够的堆叠高度，以承受输入节点和输出节点两处的电压和功率要求。这允许器件2400在开关应用中用于“导通”和“关断”两种配置。
[0290] 辅路径2445可以被配置为生成与主路径2440的非线性度近似幅度相等且相位相反的非线性度(谐波、IMD等)。相对于仅通过主路径2440的信号路径，在输入节点和输出节点之间通过主路径2440和辅路径2445两者传播的信号的净效果(net effect)得到改进。辅路径2445中生成的非线性度可以是非线性度发生器的偏置和尺寸的函数。FET的第一和第三子集也对辅路径的非线性度有贡献，以有助于减小主路径2400生成的失真。提供给FET的第二子集(例如，主要非线性度发生器)的偏置信号可以取决于频率、输入功率、
温度和/或要在器件2400中抵消的非线性度类型。
[0291] 辅路径2445中的FET的第一和第三子集可以在器件2400中以多种方式使用。例如，当FET的第一和第三子集处于“导通”状态并且主开关导通时，FET的第一和第三子集可以被偏置在与主路径2440的FET相同或接近相同的电压(例如，大约2.5V)。在这种布置中，主路径2440和辅路径2445的失真(例如，非线性度)可以基本抵消，从而改进开关的非线性度(谐波、IMD等)。
[0292] 作为另一示例，当FET的第一和第三子集处于“关断”状态并且主开关导通时，FET的第一和第三子集阻止信号进入辅路径2440。因此，信号通过主路径2440从输入节点传播到输出节点。在主路径2440的非线性度合适的情况下或者在不期望使用辅路径2445的情况下，可以利用这种情况。FET的第一和第三子集可以被设计(例如，具有足够的堆叠高度)以承受在输入和输出节点处所见的最大电压。
[0293] 作为另一示例，当FET的第一和第三子集处于“关断”状态并且主开关关断时，主辅器件2400完全断开。辅路径2445中的FET的第一和第三子集和主路径2440可以包含足够的堆叠高度，以承受输出节点处的最大电压摆动。
[0294] 图24B示出了移除辅路径2445中的FET的第三子集的图24A的主辅器件2400。图24C示出了移除辅路径2445中的FET的第一子集的图24A的主辅器件2400。这些实施例具有类似于本文参考图24A描述的器件2400的功能。
[0295] 使用辅路径对线性度的改进
[0296] 图25示出了通过使用辅路径来改进信号线性度的示例电路。配置A表示开关路径2500a，其穿过具有栅极偏置VGS施加到其栅极的主FET 2540a的主路径，然后通过负载到地。
该信号是双音(two-tone)信号，其包含两个频率分量：f1和f2。当开关被接通时，开关路径
2500a被表示为主非线性电阻器2540b，以代替主FET 2540a，如右侧电路所示。
[0297] 非线性电阻器2540b生成具有特定幅度和相位的谐波。举例来说，具有频率分量f1和f2的Vload的幅度正比于：
[0298]
[0299] 其中Id是通过非线性电阻器和负载的电流。此外，开关路径的输出包含谐波和互调产物，其中Vload的幅度包含频率(2*f1–f2)和(2*f2–f1)，例如三阶谐波，其由负载处带箭头的点(dotted)虚线表示。三阶谐波(H3)和互调产物(IM3)(频率为(2*f1–f2)和(2*f2–f1))与流经主开关路径的电流的三阶导数密切相关。因此，Vload正比于：
[0300]
[0301] 其中Id是通过非线性电阻器和负载的电流。
[0302] 如本文所描述的，通过引入辅路径，可以减小开关路径中谐波引起的失真。辅路径可用于生成具有相似幅度和相反相位的谐波，以减小开关路径的谐波。这减小了通过开关路径的谐波，从而改进了非线性度。通过适当地偏置辅路径，可以实现谐波的目标减小或抵消。
[0303] 配置B表示另一开关路径2500b，其穿过主FET 2540a和负载到地，但是增加了与FET 2540a并联的辅FET 2545a。包含两个频率f1和f2的相同双音信号被施加。当开关路径2500b导通时，它可以表示为与辅非线性电阻器2545b并联的主非线性电阻器2540b，以代替辅FET2545a，如右侧电路所示。
[0304] 如上所述，辅非线性电阻器2545b的输出包含谐波和互调产物，其中Vload的幅度包含频率(2*f1–f2)和(2*f2–f1)，例如三阶谐波，其由负载处带箭头的短横(dashed)虚线表示。三阶谐波(H3)和互调产物(IM3)(频率为(2*f1–f2)和(2*f2–f1))与流经辅非线性电阻器2545b的电流的三阶导数密切相关。因此，辅路径所贡献的Vload正比于：
[0305]
[0306] 其中I’d是通过辅非线性电阻器2545b的电流。通过配置辅FET 2545a的偏置，使得所产生的信号具有与出自主FET 2540a的信号具有相似幅度但相反相位的三阶谐波，来自主非线性电阻器2540b和辅非线性电阻器2545b的信号的所产生组合可以被配置为相消干涉。以这种方式，可以在负载处和/或由主路径2540a和辅路径2545a形成的主辅分支的输出处，改进非线性度。
[0307] 应当理解，虽然开关路径用单个FET示出，但是开关路径可以用FET的堆叠来实施。例如，主路径2540a可以包含单个FET或多个FET。类似地，辅路径2545a可以包含单个FET或多个FET，其中主路径2540a中的FET的数量不同于辅路径2545a中的FET的数量。
[0308] 图26A示出了用于模拟三阶谐波的幅度和相位的示例FET堆叠2600，该模拟的结果在图26B中示出。在FET堆叠2600中，该模拟中的FET的总数为12个，总宽度为3.5mm并且长度为0.24μm。信号的输入功率被模拟为20dBm，并且Vbody为0V。
[0309] 如图26B的曲线图2605所示，三阶谐波的幅度作为栅极电压的函数而变化。如曲线图2610所示，三阶谐波的相位也随着栅极电压而改变，在特定栅极电压处相位改变180度。在本文中，发生这种转变时的栅极电压约为0.6V，但是应当理解，不同的FET配置具有发生这种转变时不同的栅极电压。因此，如该模拟所示，FET堆叠的栅极偏置可以被定制或调整以实现三阶谐波的目标幅度和相位。例如，这样做可以减小或抵消由开关路径中另一FET堆叠所生成的三阶谐波，从而改进通过开关路径的线性度。
[0310] 图27A示出了对应于具有主路径的开关路径的三阶互调产物(IM3)的数据的曲线图2705，该主路径具有使用3.5V的栅极偏置来偏置的12-FET堆叠。标记为“1-堆叠”的点对应于与主路径并联的辅路径，其中该辅路径包含单个FET。类似地，标记为“2-堆叠”和“3-堆叠”的点对应于与主路径并联的辅路径，其中所述辅路径分别包含两个FET和三个FET。辅路径的栅极偏置是变化的，并且所产生的信号特性在曲线图2705中示出。该数据表明，辅路径的FET堆叠大小会影响所产生的信号线性度的改进。因此，除了调整栅极偏置之外，辅路径可以被配置为包含目标或合适数量的FET，以实现信号线性度的改进。
[0311] 图27B示出了三阶截点(third-order intercept point，IP3)的曲线图2710，该三阶截点作为施加到辅路径中的FET的子集的栅极偏置的函数。该数据对应于具有主路径和辅路径的电路，该主路径具有使用3.5V栅极偏置来偏置的12-FET堆叠，该辅路径具有12-FET堆叠，其中这些FET中的四个使用固定偏置(1.2V)来偏置并且其余八个FET使用变化的电压来偏置，如图中VG3所示。曲线图2710示出了辅路径中FET的子集上的变化电压对IP3的影响。因此，可以在辅路径中被调整以实现改进的信号线性度的另一参数是施加到FET的子集的栅极偏置。换句话说，不同的栅极偏置可以应用于辅路径中的FET的不同子集，以实现失真的目标减小。
[0312] 因此，如本文所描述的，通过引入除主路径之外的辅路径，可以改进通过开关路径的信号的线性度。为了对出自辅路径的信号进行调整以实现线性度的期望或目标改进，可以执行以下一个或多个：可以改变辅路径中的FET的数量，可以定制施加到辅路径中的一个或多个FET的栅极偏置，不同的栅极偏置可以施加到辅路径中的FET的不同子集，可以实施多个辅路径，可以与主路径串联和/或并联实施辅路径，等等。从本文的描述中可以明显看出，该列表并没有穷举利用辅路径来改进信号线性度的方法。应当理解，本公开包括本文描述的实施例的变型和置换。
[0313] 与产品中的实施方式相关的示例
[0314] 本文描述的主辅FET器件、基于此类器件的电路、以及对于此类器件和电路的偏置/耦接配置的各种示例可以以多种不同的方式和以不同的产品级别来实施。一些这样的产品实施方式通过示例来描述。
[0315] 图28A、图28B、图28C和图28D示出了在一个或多个半导体裸芯上这种实施方式的非限制性示例。图28A示出了在一些实施例中，具有如本文描述的一个或多个特征的、具有主辅分支的开关860和偏置/耦接电路850可以在裸芯800上实施。例如，具有主辅分支的开关860可以包含具有本文描述的特征的一个或多个主辅分支。例如，偏置/耦接电路850可以包含本文描述的偏置网络的一个或多个特征。图28B示出了在一些实施例中，至少一部分偏置/耦接电路850可以在图28A的裸芯800的外部实施。
[0316] 图28C示出了在一些实施例中，带有具有一个或多个如本文描述的特征的主辅分支的开关860可以在一个裸芯800b上实施，并且具有一个或多个如本文描述的特征的偏置/耦接电路850可以在另一裸芯800a上实施。图28D示出了在一些实施例中，至少一部分偏置/耦接电路850可以在图28C的另一裸芯800a的外部实施。
[0317] 在一些实施例中，具有本文描述的一个或多个特征的一个或多个裸芯可以在封装模块中实施。这种模块的示例示于图29A(平面图)和图29B(侧视图)。尽管在具有主辅分支的开关和偏置/耦接电路都在同一裸芯上的上下文进行了描述(例如，图28A的示例配置)，但是应当理解，封装模块可以基于其他配置。
[0318] 模块810被示出为包含封装基板812。这种封装基板可以被配置为容纳多个部件，并且可以包含例如
层压基板。安装在封装基板812上的部件可以包括一个或多个裸芯。在所示的示例中，具有带有主辅分支的开关860和偏置/耦接电路850的裸芯800被示出为安装在封装基板812上。裸芯800可以通过诸如连接焊线(connection-wirebond)816的连接(connection)电连接到模块的其他部分(并且在使用多于一个裸芯的情况下彼此电连接)。这种连接焊线可以形成在裸芯800上形成的
接触焊盘818和封装基板812上形成的接触焊盘
814之间。在一些实施例中，一个或多个表面安装器件(surface mounted device，SMD)822可以安装在封装基板812上，以便于模块810的各种功能。
[0319] 在一些实施例中，封装基板812可以包含用于将各种部件彼此互连和/或与用于外部连接的接触焊盘互连的电连接路径。例如，连接路径832被示出为将示例SMD 822和裸芯800互连。在另一示例中，连接路径833被示出为将SMD 822与外部连接接触焊盘834互连。在又一示例中，连接路径835被示出为将裸芯800与
接地连接接触焊盘836互连。
[0320] 在一些实施例中，封装基板812和安装在其上的各种部件上方的空间可以用二次成型(overmold)结构830填充。这种二次成型结构可以提供许多期望的功能，包含保护部件和焊线免受外部元件的影响，以及更容易处理封装模块810。
[0321] 图30示出了可以在参考图29A和图29B描述的模块810中实施的示例切换配置的示意图。在该示例中，具有主辅分支的开关860被示出为SP9T开关，其中极可连接到天线，而掷可连接到各种Rx和Tx路径。这种配置可以便于例如无线设备中的多模式多频带操作。如本文所描述的，对于具有主辅分支的开关860，可以实施各种切换配置(例如，包含为多于一个天线配置的切换配置)。还如本文所描述的，这种切换配置的一个或多个掷可以可连接到为TRx操作配置的对应路径(或多个路径)。通过具有主辅分支的开关860的一个或多个可切换路径可以使用主辅配置来实施，其示例已经在本文描述。
[0322] 模块810还可以包含用于接收功率(例如，
电源电压VDD)和
控制信号的
接口，以便于具有主辅分支的开关860和/或偏置/耦接电路850的操作。在一些实施方式中，电源电压和控制信号可以经由偏置/耦接电路850施加到具有主辅分支的开关860。
[0323] 在一些实施方式中，具有本文描述的一个或多个特征的器件和/或电路可以被包含在诸如无线设备的RF设备中。这种设备和/或电路可以以如本文所述的模块化形式或者以其某种组合直接在无线设备中实施。在一些实施例中，这种无线设备可以包含例如蜂窝电话、智能电话、具有或不具有电话功能的手持无线设备、无线
平板电脑等。
[0324] 图31示出了具有本文描述的一个或多个有利特征的示例无线设备900。在如本文所描述的各种开关和各种偏置/耦接配置的上下文中，具有主辅分支的开关960和偏置/耦接电路950可以是模块910的一部分。在一些实施例中，开关模块910可以便于例如无线设备900的多频带多模式操作。具有主辅分支的开关960可以在通过具有主辅分支的开关960的一个或多个可切换路径上使用主辅FET器件。偏置/耦接电路950可以使用本文描述的任何栅极和/或体极偏置网络配置，向在具有主辅分支的开关960中实施的主辅FET器件(或多个主辅FET器件)提供栅极和/或体极偏置。
[0325] 在示例无线设备900中，具有多个
功率放大器(power amplifier，PA)的PA组件916可以向具有主辅分支的开关960提供一个或多个放大的RF信号(经由具有一个或多个双工器的组件918)，并且具有主辅分支的开关960可以将放大的RF信号(或多个RF信号)路由到一个或多个天线。PA916可以从收发器914接收对应的未放大的RF信号(或多个RF信号)，该收发器914可以以已知的方式来配置和操作。收发器914还可以被配置为处理接收到的信号。收发器914被示为与基带子系统910交互，基带子系统910被配置为提供适合用户的数据和/或
语音信号与适合收发器914的RF信号之间的转换。收发器914也被示出为连接到电源管理部件906，电源管理部件906被配置为管理用于无线设备900的操作的电力。这种电源管理部件还可以控制基带子系统910和模块910的操作。
[0326] 基带子系统910被示出为连接到用户接口902，以便于向用户提供和从用户接收的语音和/或数据的各种输入和输出。基带子系统910还可以连接到
存储器904，存储器904被配置为存储数据和/或指令，以便于无线设备的操作，和/或为用户提供信息的存储。
[0327] 在一些实施例中，双工器918可以允许使用公共天线(例如，924)同时执行发送和接收操作。在图31中，接收的信号被示出为路由到“Rx”路径，该路径可以包含例如一个或多个
低噪声放大器(low-noise amplifier，LNA)。
[0328] 许多其他无线设备配置可以利用本文描述的一个或多个特征。例如，无线设备不需要是多频带设备。在另一示例中，无线设备可以包含诸如分集天线的附加天线，以及诸如Wi-Fi、蓝牙和GPS的附加连接特征。
[0329] 总体评论
[0330] 本公开描述了各种特征，其中没有一个单一特征单独负责本文描述的益处。应当理解，本文描述的各种特征可以被组合、修改或省略，这对普通技术人员来说是显而易见的。除了本文具体描述的其他组合和子组合对于普通技术人员来说是显而易见的，并且旨在形成本公开的一部分。
[0331] 可以参考等式、
算法和/或
流程图图示来描述一些实施例。这些方法可以使用可使用一个或多个处理器或
专用集成电路或芯片执行的
计算机程序指令来实施。在这点上，每个等式、算法、方框或流程图的步骤及其组合可以通过
硬件、
固件和/或
软件来实施，所述
软件包含体现在计算机可读程序代码逻辑中的一个或多个计算机程序指令。可以理解，任何这样的计算机程序指令可以由任何合适的可编程处理装置执行以产生机器，使得计算机程序指令实施等式、算法和/或流程图中
指定的功能。还将理解，每个等式和/或算法及其组合可以由执行指定功能或步骤的专用处理器或其他基于硬件的系统来实施。本文公开的各种功能可以在计算机可执行程序指令中体现和/或在专用电路系统(例如，ASIC或FPGA)中实施。
[0332] 除非上下文另有明确要求，否则在整个
说明书和权利要求书中，词语“包括(comprise)”、“包括(comprising)”等应理解为包含性的意思，而不是排他性或穷尽性的意思；也就是说，是“包含，但不限于”的意思。本文通常使用的词语“耦接”是指两个或更多个可以直接连接或者通过一个或多个中间元件连接的元件。此外，当在本申请中使用时，词语“本文”、“上面”、“下面”和类似含义的词语应指本申请的整体，而不是本申请的任何特定部分。在上下文允许的情况下，以上具体实施方式中使用单数或复数的词语也可以分别包含复数或单数。词语“或”指两个或多个项的列表，该词语涵盖该词语的以下所有解释：列表中的任何项、列表中的所有项以及列表中的项的任何组合。
[0333] 本公开不旨在限于本文所示的实施方式。对本公开中描述的实施方式的各种修改对于本领域技术人员来说是显而易见的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其他实施方式。本文提供的本发明的教导可以应用于其他方法和系统，并且不限于上述方法和系统，并且可以组合上述各种实施例的元件和动作来提供进一步的实施例。因此，本文描述的新颖方法和系统可以以各种其他形式来体现；此外，在不脱离本公开的精神的情况下，可以对本文描述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在涵盖落入本公开的范围和精神内的这些形式或修改。
