技术领域
[0001] 本
发明是关于补偿非线性特性的电路与方法，尤其是关于数字预失真电路与方法以及数字预失真训练电路。
背景技术
[0002] 通常而言，包含非线性组件(例如晶体管)的模拟电路在特定运作条件下会有明显的非线性输出失真的问题。举例来说，以常见于通讯系统发射机中的功率
放大器(Power Amplifier,PA)而言，若输入
信号的大小超过该
功率放大器的线性区，相对应的
输出信号就会呈现非线性失真，从而出现频带内信号的失真以及相邻频带信号的干扰；尤有甚者，在部分无线通信宽带
正交分频多任务(Orthogonal Frequency Division Multiplexing,OFDM)系统中，高功率的功率放大器除了会有非线性问题，还会有记忆效应(Memory Effects)，亦即功率放大器的输出会与在先的输出相关，这些特性均对非线性失真的补偿造成了更多的挑战。
[0003] 以功率放大器的线性化技术而言，目前主要的技术有前馈技术、负回授技术以及线性预失真技术等，其中线性预失真技术的适用范围广，且成本、效率与
稳定性相对地平衡且实用，有鉴于此，有人提出了一种模拟射频预失真技术，但由于射频预失真的实现涉及了射频非线性主动组件的使用与参数调整，因此该技术会有设计复杂度高等问题；另有人提出了一种数字预失真(Digital Pre-distortion,DPD)技术，其依据伏尔特拉(Volterra)级数及其
变形或其简化的记忆多项式(Memory Polynomial,MP)来建构一预失真的架构(亦即以该记忆多项式来呈现功率放大器的非线性表现)，并在
硬件上通过查表电路(Look-up Table,LUT)或多项式运算电路来实现。
[0004] 然而，上述查表电路需要甚多内存空间且精确度在成本考虑下难以提高；而上述多项式运算电路在记忆效应的深度大且记忆多项式的阶数高的情形下需要耗用大量的运算资源以决定大量的系数，因此，在成本考虑下，有人提出以最小均方法(Least Mean Square,LMS)来
迭代收敛以决定上述系数，但最小均方法有可能受限于收敛步伐的设定不佳(步伐太大则不易或无法收敛；步伐太小则耗费运算资源及时间)而有收敛及稳定性的问题，且此法仍会耗用相当的芯片面积，不能有效降低成本。
[0005] 前述采用记忆多项式的数字预失真技术以及查表电路的范例可分别由下列文献进一步了解：
[0006] (1)Lei Ding,G.Tong Zhou,Dennis R.Morgan,Zhengxiang Ma,J.Stevenson Kenny,Joehyeong Kim,Charles R.Giardina,“MEMORY POLYNOMIAL PREDISTORTER BASED ON THE INDERECT LEARNING ARCHITECTURE”,School of Electrical and Computer Engineering of Georgia Institute of Technology in Atlanta,No.0-7803-7632-3/02,IEEE,2002。
[0007] (2)Hu Xin,Wang Gang,Wang Zi-Cheng,Luo Ji-Run,“Wideband Adaptive Predistortion Algorithm Based on LUT and Memory-Effect Compensation Techniques”,Vol.34,No.3,Journal of Electronics & InformationTechnology,Mar.2012。
发明内容
[0008] 本发明的一目的在于提出数字预失真电路与方法以解决先前技术的问题。
[0009] 本发明提出一种数字预失真电路，能够补偿一模拟电路的非线性特性。该数字预失真电路的一
实施例包含：一预失真训练电路以及一预失真电路。所述预失真训练电路用来依据一乔列斯基分解相关
算法处理一数字回授(反馈)信号，由此产生多个系数，其中该数字回授信号源自于该模拟电路的输出信号，该模拟电路的输出信号源自于一原始
数字信号。所述预失真电路包含该预失真训练电路或独立于该预失真训练电路外，用来于一补偿模式下依据该多个系数处理该原始数字信号，由此产生一数字预失真信号，其中该数字预失真信号的非线性特性用来补偿该模拟电路的非线性特性，由此让模拟电路的输出信号符合一默认特性。
[0010] 本发明另提出一种数字预失真方法，通过本发明的数字预失真电路或其等效电路来执行，同样能够补偿一模拟电路的非线性特性。该方法的一实施例包含下列步骤：依据一乔列斯基分解相关算法处理一数字回授信号，由此产生多个系数，其中该数字回授信号源自于该模拟电路的输出信号，该模拟电路的输出信号源自于一原始数字信号；以及于一补偿模式下依据该多个系数处理该原始数字信号，由此产生一数字预失真信号，其中该数字预失真信号的非线性特性用来补偿该模拟电路的非线性特性，由此让模拟电路的输出信号符合一默认特性。
[0011] 前述的预失真训练电路可单独实施。因此，本发明进一步提出一种数字预失真训练电路，其一实施例包含：一预失真训练电路，用来依据一简化的乔列斯基分解算法处理一数字回授信号，由此产生多个系数，其中该数字回授信号源自于一模拟电路的输出信号，该多个系数用来补偿该模拟电路的非线性特性。
[0012] 有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
[0013] 图1是本发明的数字预失真电路的一实施例的示意图；
[0014] 图2是本发明的数字预失真电路的另一实施例的示意图；
[0015] 图3是本发明的用来计算矩阵因子的电路的一实施例的示意图；
[0016] 图4是本发明的用来执行矩阵运算的电路的一实施例的示意图；
[0017] 图5是本发明的用来计算运算值的电路的一实施例的示意图；
[0018] 图6是本发明的执行正向替代运算的电路的一实施例的示意图；
[0019] 图7是本发明的执行反向替代运算的电路的一实施例的示意图；
[0020] 图8是图1的预失真电路的一实施例的示意图；
[0021] 图9是图1的模拟电路与回授(反馈)电路的一实施例的示意图；
[0022] 图10是本发明的数字预失真方法的一实施例的
流程图；以及
[0023] 图11是本发明的数字预失真方法的另一实施例的流程图。
[0024] 附图标记
[0025] 100 数字预失真电路
[0026] 110 预失真训练电路
[0027] 120 预失真电路
[0028] 130 模拟电路
[0029] 140 回授电路
[0030] 150 时序对准电路
[0031] 310、320 电路单元
[0032] 330 乘法器
[0033] 410、420、430 电路单元
[0034] 440、450 乘法单元
[0035] 460、470 加法单元
[0036] 510、520、530、540、550 电路单元
[0037] 560 乘法单元
[0038] 570 加法单元
[0039] 580 减法单元
[0040] 590 除法单元
[0041] 610、620、630 电路单元
[0042] 640 乘法单元
[0043] 650 加法单元
[0044] 660 减法单元
[0045] 670 除法单元
[0046] 710、720、730 电路单元
[0047] 740 乘法单元
[0048] 750 加法单元
[0049] 760 减法单元
[0050] 810 预失真转换处理单元
[0051] 820 乘法器
[0052] 830 加法器
[0053] 910 数字至模拟转换器(DAC)
[0054] 920 升频器(UC)
[0055] 930 功率放大器(PA)
[0057] 950 降频器(DC)
[0058] 960 模拟至数字转换器(ADC)
[0059] 970 数字增益控制器(DGC)
[0060] S1010 依据一乔列斯基分解相关算法处理一数字回授信号，由此产生多个系数，其中该数字回授信号源自于一模拟电路的输出信号，该模拟电路的输出信号源自于一原始数字信号
[0061] S1020 于一补偿模式下依据该多个系数处理该原始数字信号，由此产生一数字预失真信号，其中该数字预失真信号的非线性特性用来补偿该模拟电路的非线性特性以让该模拟电路的输出信号符合一默认特性
[0062] S1030 确认该数字回授信号是否符合该默认特性
[0063] S1040 若该数字回授信号不符合该默认特性，则产生或更新该多个系数[0064] S1050 若该数字回授信号符合该默认特性，则使用该多个系数
具体实施方式
[0065] 以下说明内容的技术用语是参照本技术领域的习惯用语，如本
说明书对部分用语有加以说明或定义，该部分用语的解释应以本说明书的说明或定义为准。
[0066] 本发明包含数字预失真电路与方法以及数字预失真训练电路，该些电路与方法以有效且经济的方式来补偿一模拟电路(例如一功率放大器)的非线性失真，同时顾及该模拟电路的记忆效应。本发明可用于任一具有非线性特性的电路，且在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的公开选择等效组件来实现本发明。本发明的电路可能包含已知组件，故在不影响发明公开要求及可实施性的前提下，已知组件的说明将适度节略。另外，本发明的方法可以是
软件及/或硬件的形式，可藉由本发明的电路或其等效电路来执行。再者，于实施为可能的前提下，本技术领域人士可依本发明的公开内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，由此增加实施本发明的弹性。
[0067] 图1是本发明的数字预失真电路的一实施例的示意图。如图1所示，数字预失真电路100包含一预失真训练电路110以及一预失真电路120，并可进一步包含下列电路或与其协同运作：一模拟电路130以及一回授电路140。所述预失真训练电路110用来依据一乔列斯基分解(Cholesky Decomposition)相关算法处理一数字回授信号，以产生多个系数。所述预失真电路120包含该预失真训练电路110或独立于该预失真训练电路110外，用来于一补偿模式下依据该多个系数处理一原始数字信号，由此产生一数字预失真信号。所述模拟电路130用来于一正常模式下依据该原始数字信号产生一输出信号，或于该补偿模式下依据该数字预失真信号产生该输出信号，其中数字预失真信号的非线性特性能够补偿模拟电路130的非线性特性，使得模拟电路130的输出信号符合一默认特性(例如一线性特性或一符合已知规格的特性)，另外，当模拟电路130的输出信号是源自于该数字预失真信号，预失真训练电路110可进一步依据该数字回授信号更新该多个系数，进而更新预失真电路120所采用的多个系数，然此功能是否必要是视实施者的需求而定。至于所述回授电路140用来依据模拟电路130的输出信号产生前述数字回授信号。另外，如图2所示，数字预失真电路100可再包含下列电路的至少其中的一或与其协同运作：一时序对准电路150，用来确认该原始数字信号与数字回授信号的时序对应关系，使得预失真训练电路110能依据该时序对应关系处理数字回授信号，并据以产生前述多个系数。由于上述模拟电路130、回授电路140与时序对准电路150的任一单独而言可由已知或本领域人士自行设计的电路来实现，在不影响本发明的公开要求及可实施性的前提下，针对单一电路的细节说明将予以节略。
[0068] 上述乔列斯基分解相关算法是指乔列斯基分解算法、简化的乔列斯基分解(Modified Cholesky Decomposition)算法或上述二算法的任一的衍生，其中简化的乔列斯H H基分解算法常表示为LDL，是通过一矩阵式(即LDL)来表示一原矩阵(例如下述的预失真转换矩阵H)，其中L指一下三
角矩阵(Low Triangular Matrix)、D指一对角矩阵(Diagonal H
Matrix)以及L 指L的共轭转置矩阵或说一上三角矩阵(Upper Triangular Matrix)。乔列斯基分解算法与简化的乔列斯基分解算法均为习知算法，但前者需要进行开根号运算，后者只需进行四则运算，基于四则运算于电路实现上相对简单，因此本实施例将采简化的乔列斯基分解算法并据以说明，然而本领域人士可依其需求采用其它乔列斯基分解相关算法，并利用适当的电路来实现。更多关于乔列斯基分解算法与简化的乔列斯基分解算法的T
说明可由下列文献得知：Duc Nguyen,“Cholesky and LDL Decomposition”,Chapter04.1
1,July 29,2010。
[0069] 请继续参阅图1。本实施例中，预失真训练电路110依据简化的乔列斯基分解算法处理数字回授信号，并执行至少下列步骤：
[0070] 步骤S110：依据前述数字回授信号x(t)(t为1到T之间的整数，用来表示第t个数字回授信号)、一默认的记忆多项式(Memory Polynomial)的阶数(2p-1)(p为正整数)以及一默认的记忆效应的深度q(q为0到Q之间的整数，其中Q为不小于0的整数，对应图8的预失真电路120的处理路径的数目)来得到一预失真转换矩阵H如下：
[0071]
[0072] H＝[H0.H1.H2.….HQ]
[0073] 该预失真转换矩阵H同时也反映了模拟电路130的失真(或说模拟电路130的
输入信号与数字回授信号之间的关系)，其中参数T是指预失真训练电路110所处理的数字回授信号x(t)的数目，且每个矩阵因子h2p-1,q(m)(m＝t～(t+T-1))可通过下式求得：
[0074] h2p-1,q(m)＝|x(t-q)|2(p-1).x(t-q)
[0075] 上式矩阵因子的计算可通过图3的电路或其等效电路来执行，当然亦可通过其它已知运算电路(例如现场可程序化
门阵列(Field Programmable Gate Array,FPGA)、微处理单元或特殊应用集成电路(Application-Specific Integrated Circuit)等)来实现。图3的电路包含：电路单元310用来提供|x(t-q)|2(p-1)；电路单元320用来提供x(t-q)；以及乘法器330用来将|x(t-q)|2(p-1)与x(t-q)相乘。
[0076] 步骤S120：依据该预失真转换矩阵H的共轭矩阵HH、该预失真转换矩阵H以及该原始数字信号Y进行矩阵运算以得到一运算结果。进一步而言，由于预失真训练电路110将依据预失真转换矩阵H(其依据回授信号x(t)而定)以及原始数字信号Y来求出用于产生预失真的多个系数c，因此在求出系数c的过程中会先求HHH与HY的运算结果，而求出系数c的过程可用下列式子来表示：
[0077]
[0078] 其中变量H、HH、c、Y、L、D、LH、A、b的下标代表矩阵维度的大小，下标变量T的定义H如步骤S110的说明所述，下标变量n为大于1的正整数，L、D、L 的定义如前文所述依序为H
下三角矩阵、对角矩阵以及上三角矩阵，矩阵A等于L.D.L，矩阵bn×1等于矩阵An×n乘以系数矩阵cn×1。既然步骤S110已求出预失真转换矩阵H且原始数字信号Y已知，本步骤即可H H
据以计算(H.H)与H.Y以得到所要的运算结果。
[0079] 本步骤的计算可通过图4的电路或其等效电路来执行，当然亦可通过其它已知运算电路(例如现场可程序化门阵列、微处理单元或特殊应用集成电路等)来执行。图4的电路包含：电路单元420用来依序提供矩阵H的各个因子H(:,j)，其中j指矩阵的行数；电H *路单元410用来依序提供矩阵H 的各个因子H(i,:)，其中i指矩阵的列数；电路单元430*
用来提供矩阵Y的各个因子Y(:,1)；乘法单元440用来将矩阵因子H(:,j)与相乘H(i,:)；
*
乘法单元450用来将矩阵因子H(i,:)与Y(:,1)相乘；加法单元460(SUM)用来加总矩阵* *
因子H(:,j)与H(i,:)的相乘结果；以及加法单元470(SUM)用来加总矩阵因子H(i,:)与Y(:,1)的相乘结果。
[0080] 步骤S130：依据简化的乔列斯基分解算法处理上述运算结果以得到该多个系数(例如图8的预失真电路120的各路径的权重系数cq+1(q＝0～Q))。更详细地说，本步骤包含下列子步骤：
[0081] 步骤S132：依据运算结果(HH.H)＝L.D.LH＝A计算出多个运算值djj、lij，其中djj指对角矩阵D的矩阵因子，lij指下三角矩阵L的矩阵因子，下标i、j分别指矩阵的列数与行数。更详细地说，djj与lij可由下式求得：
[0082]
[0083]
[0084] 其中ajj与aij为矩阵A的矩阵因子，符号*代表共轭转置。
[0085] 该些运算值的计算可通过图5的电路或其等效电路来执行，当然亦可通过其它已知运算电路(例如现场可程序化门阵列、微处理单元或特殊应用集成电路等)来执行。图5*的电路包含：电路单元510用来提供lik；电路单元520用来提供lik ；电路单元530用来提供dkk；电路单元540用来提供ajj；电路单元550用来提供aij；乘法单元560用来对输入值*
相乘；加法单元570(SUM)用来加总liklikdkk(此处k等于1～j－1)；减法单元580用来*
执行ajj/aij与liklikdkk加总结果的相减；除法单元590用来执行
以产生lij。
[0086] 步骤S134：经由正向替代(Forward Substitution)运算来处理该多个运算值，以得到对应数字回授信号的多个数值sw。更详细地说，已知L为前述下三角矩阵以及bw＝HH.Yt(如步骤S120的式子所示，其中w＝1～n；t＝1～T)，令下列式子成立：
[0087] [L][Z]＝[B]，亦即
[0088]
[0089] 由上式可知，当w＝1时，数值z1＝b1；当w＞1时(亦即w＝2～n)，数值zw可表示如下：
[0090]
[0091] 接着，已知D为前述对角矩阵，再令下列式子成立：
[0092] [D][S]＝[Z]，亦即
[0093]
[0094] 由上式可知，数值sw可表示如下：
[0095] sw＝zw/dww
[0096] 本步骤的计算可通过图6的电路或其等效电路来执行，当然亦可通过其它已知运算电路(例如现场可程序化门阵列、微处理单元或特殊应用集成电路等)来执行。图6的电路包含：电路单元610用来提供lwh；电路单元620用来提供在先输出的zh；电路单元630用来提供bw；乘法单元640用来将lwh与zh相乘；加法单元650(SUM)用来加总lwhzh(其中h等于1～w－1)；减法单元660用来执行bw与lwhzh加总结果的相减；除法单元670用来执行(zw/dww)以得到数值sw。
[0097] 步骤S136：经由反向替代(Backward Substitution)运算来处理前述多个运算H值，以得到待求的多个系数cw(w＝n～1)。更详细地说，已知L 为前述上三角矩阵以及步H
骤S134所求出的数值sw，令下列式子成立：[L][C]＝[S]，亦即
[0098]
[0099] 由上式可知，系数cw(w＝n～1)可表示如下：
[0100]
[0101] 本步骤的计算可通过图7的电路或其等效电路来执行，当然亦可通过其它已知运算电路(例如现场可程序化门阵列、微处理单元或特殊应用集成电路等)来执行。图7的电路包含：电路单元710用来提供lkw；电路单元720用来提供在先输出的ck；电路单元730用来提供sw；乘法单元740用来将lkw与ck相乘；加法单元750(SUM)用来加总lkwck(其中k等于(w+1)～n)；减法单元760用来执行sw与lkwck加总结果的相减以得到系数cw。
[0102] 承上所述，在获得该多个系数cw(亦即c1～cn)后，预失真电路120于补偿模式下便可采用该些系数cw来对输入的原始数字信号施以预失真处理，以补偿模拟电路130的非线性失真。图8为预失真电路120的一实施例的示意图，如图8所示，预失真电路120包含多个(例如第0个至第Q个，其中Q为正整数)预失真处理路径，分别用来提供不同的预失真处理，其中第q+1(q为0到Q之间的整数)个路径用来依据前述预失真转换矩阵的成份Hq以及系数cq+1(cq+1∈系数cw)来执行预失真处理，更详细地说，第q+1个预失真处理路径包含：第q+1个预失真转换处理单元810，用来依据预失真转换矩阵的成份Hq对输入的原始数字信号执行预失真转换，以产生第q+1个预失真转换信号；第q+1个乘法器820，用来将第q+1个预失真转换信号乘以系数cq+1(其作用等同于一权重值)以得到第第q+1个个预失真权重信号；以及加法器830(由所有路径共享)，用来加总第0个至第Q个预失真权重信号，以产生前述数字预失真信号。另外，考虑到不同电路所支持的带宽可能不同但应匹配，图8的预失真电路120可选择性地包含一
滤波器(例如一可调
低通滤波器，未图示)，设于预失真转换处理单元810与乘法器820之间，用来处理该些预失真转换信号，由此对电路的
信号处理带宽加以设限，再者，基于本发明的电路与记忆效应相关，可能对
相位变化较为敏感，因此上述滤波器可以零
相移滤波器(Zero-Phase Filter)来实现，以避免相位变化带来的影响。关于零相移滤波器的介绍可由下列文献得知：Mitra,Sanjit K.,“Digital Signal Processing”,2nd Ed.,Secs.4.4.2 and 8.2.5,New York:McGraw-Hill,2001。
[0103] 如前所述，本发明的数字预失真电路可应用于具有非线性失真问题的装置上，不同的应用可能会影响前述模拟电路与回授电路的组成。举例来说，如图9所示，当图1的数字预失真电路100应用于一通讯装置(例如一正交分频多任务(Orthogonal Frequency Division Multiplexing,OFDM)通讯装置)上时，模拟电路130包含：一数字至模拟转换器(Digital-to-Analog Converter,DAC)910，用来于正常模式下依据原始数字信号(绕过预失真电路120或未经其处理)或于补偿模式下依据数字预失真信号产生一
模拟信号；一升频器(Up Converter,UC)920，用来依据该模拟信号产生一升频信号；以及一功率放大器(Power Amplifier,PA)930，用来依据该升频信号产生模拟电路130的输出信号。另外，回授电路140包含：一模拟增益控制器(Analog Gain Controller,AGC)940用来调整模拟电路130的输出信号的增益；一降频器(Down Converter,DC)950，用来依据增益调整后的模拟电路130的输出信号产生一降频信号；一模拟至数字转换器(Analog-to-Digital Converter,ADC)960，用来依据该降频信号产生数字回授信号；以及一数字增益控制器(Digital Gain Controller,DGC)970，用来调整该数字回授信号的增益，并将增益调整后的数字回授信号提供给预失真训练电路110。由于上述数字至模拟转换器910、升频器920、功率放大器930、模拟增益控制器940、降频器950、模拟至数字转换器960以及数字增益控制器970的任一单独而言可由已知或本领域人士自行设计的电路来实现，在不影响本发明的公开要求及可实施性的前提下，针对单一电路的细节说明在此将予以节略。
[0104] 除上述数字预失真电路外，本发明亦公开一种数字预失真方法，是由本发明的数字预失真电路或其等效电路来执行，同样能补偿一模拟电路的非线性特性。如图10所示，所述方法的一实施例包含下列步骤：
[0105] 步骤S1010：依据一乔列斯基分解相关算法处理一数字回授信号，由此产生多个系数，其中该数字回授信号源自于该模拟电路的输出信号，该模拟电路的输出信号源自于一原始数字信号。本步骤可藉由图1的预失真训练电路110来执行，且本步骤的细节与实施变化均可由前述装置发明的公开内容得知。
[0106] 步骤S1020：于一补偿模式下依据该多个系数处理该原始数字信号，由此产生一数字预失真信号，其中该数字预失真信号的非线性特性用来补偿该模拟电路的非线性特性以让该模拟电路的输出信号符合一默认特性(例如一线性特性或一符合已知规格的特性)。本步骤可藉由图1的预失真电路120来执行，且本步骤的细节与实施变化均可由前述装置发明的公开内容得知。
[0107] 除上述步骤外，为确认模拟电路的输出信号是否符合该默认特性，本实施例可进一步包含下列步骤(如图11所示)：
[0108] 步骤S1030：确认该数字回授信号是否符合该默认特性。本步骤可由前述预失真训练电路110藉由已知的统计分析方法(例如线性回归分析方法)来执行。
[0109] 步骤S1040：若该数字回授信号不符合该默认特性，则产生或更新该多个系数。本步骤可由前述预失真训练电路110来执行。
[0110] 步骤S1050：若该数字回授信号符合该默认特性，则使用该多个系数。本步骤可由前述预失真电路120来执行。
[0111] 由于本技术领域人士能够依前述装置发明的实施例的说明来了解本方法发明的实施例的细节与变化，更明确地说，前述装置发明的实施例的技术特征均可合理应用于本方法发明的实施例中，因此，在不影响本方法发明的公开要求与可实施性的前提下，重复及冗余的说明在此予以节略。
[0112] 另外，由于图1的预失真训练电路110可单独实施，其实施结果再由实施者加以应用。因此，本发明同时提出一种数字预失真训练电路，包含：一预失真训练电路(例如图1的预失真训练电路110)，用来依据一乔列斯基分解相关算法(例如简化的乔列斯基分解算法)处理一数字回授信号，由此产生多个系数，其中该数字回授信号源自于一模拟电路的输出信号，该多个系数用来补偿该模拟电路的非线性特性。类似图1的实施例所述，上述预失真训练电路执行至少下列步骤以产生该多个系数：依据该数字回授信号、一记忆多项式的阶数以及一记忆效应的深度得到一预失真转换矩阵；依据该预失真转换矩阵的共轭矩阵、该预失真转换矩阵以及该原始数字信号进行矩阵运算以得到一运算结果；以及依据该简化的乔列斯基分解算法处理该运算结果以得到该多个系数。
[0113] 由于本技术领域人士能够依图1的实施例及其相关说明来了解数字预失真训练电路的实施细节与变化，更明确地说，图1的预失真训练电路110的技术特征均可合理应用于此，因此，在不影响本发明的公开要求与可实施性的前提下，重复及冗余的说明在此予以节略。
[0114] 综上所述，本发明的数字预失真电路、数字预失真方法与数字预失真训练电路采用了乔列斯基分解相关算法来实现数字预失真，由此在顾及一模拟电路的记忆效应下补偿该模拟电路的非线性失真，提供了有效且经济的非线性失真的补偿机制。
[0115] 虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的
专利保护范畴，换言之，本发明的专利保护范围须视本说明书的
申请专利范围所界定者为准。
