多路径的数字预失真
阅读：593发布：2020-05-12
专利汇可以提供多路径的数字预失真专利检索，专利查询，专利分析的服务。并且一种大体涉及多频带 数字预失真 的装置。在该装置中，单频带的数字预失真器引擎(400)具有第一和第二 采样 路径(481、482)。输入级(491)被耦接为接收输入采样，并且被配置成将输入采样分离成第一采样和第二采样。输入级(491)分别提供第一采样的第一幅值和第二采样的第二幅值。第一组数字预失真器(441、443)被耦接为接收上述第一采样、第一幅值和第二幅值。第二组数字预失真器(445、447)被耦接为接收上述第二采样、第二幅值和第一幅值。输出级(492)被耦接为从第一组数字预失真器(441、443)和第二组数字预失真器(445、447)接收预失真输出，并且被配置成提供来自第一组数字预失真器(441、443)和第二组数字预失真器(445、447)的数字预失真复合 信号 。，下面是多路径的数字预失真专利的具体信息内容。
1.一种用于数字预失真的装置，其包括：
单频带的数字预失真器引擎，其具有第一采样路径和第二采样路径；
所述数字预失真器引擎的输入级，其被配置成接收输入采样，并且被配置成将所述输入采样分离成第一采样和第二采样；
所述输入级进一步被配置成提供所述第一采样的第一幅值和所述第二采样的第二幅值；
所述数字预失真器引擎的第一组数字预失真器，其被配置成接收所述第一采样、所述第一幅值和所述第二幅值；
所述数字预失真器引擎的第二组数字预失真器，其被配置成接收所述第二采样、所述第二幅值和所述第一幅值；以及
所述数字预失真器引擎的输出级，其被配置成从所述第一组数字预失真器和所述第二组数字预失真器接收预失真输出，并且被配置成提供由所述第一组数字预失真器和所述第二组数字预失真器输出的所述预失真输出的数字预失真复合信号。
2.根据权利要求1所述的装置，其中：
所述第一采样路径是偶数采样路径；
所述第二采样路径是奇数采样路径；
所述第一组数字预失真器是第一对数字预失真器；并且
所述第二组数字预失真器是第二对数字预失真器。
3.根据权利要求2所述的装置，其中所述输入级包括：
解复用器，其被配置成接收所述输入采样，以由其提供偶数采样和奇数采样；
第一幅值模块，其被配置成接收所述偶数采样，以提供所述偶数采样的偶数幅值；以及第二幅值模块，其被配置成接收所述奇数采样，以提供所述奇数采样的奇数幅值。
4.根据权利要求3所述的装置，其中：
所述第一对数字预失真器的第一数字预失真器和第二数字预失真器被配置成接收所述偶数采样；
所述第二对数字预失真器的第三数字预失真器和第四数字预失真器被配置成接收所述奇数采样；
所述第一数字预失真器和所述第四数字预失真器被配置成接收所述偶数幅值；
所述第二数字预失真器和所述第三数字预失真器被配置成接收所述奇数幅值；
所述第一数字预失真器被配置成提供针对所述偶数采样和所述偶数幅值的第一预失真输出；
所述第二数字预失真器被配置成提供针对所述偶数采样和所述奇数幅值的第二预失真输出；
所述第三数字预失真器被配置成提供针对所述奇数采样和所述奇数幅值的第三预失真输出；
所述第四数字预失真器被配置成提供针对所述奇数采样和所述偶数幅值的第四预失真输出；并且
所述预失真输出包括所述第一预失真输出、所述第二预失真输出、所述第三预失真输出以及所述第四预失真输出。
5.根据权利要求4所述的装置，其中所述输出级包括：
第一加法器，其被配置成将所述第一预失真输出和所述第二预失真输出相加，以提供第一数字预失真采样；
第二加法器，其被配置成将所述第三预失真输出和所述第四预失真输出相加，以提供第二数字预失真采样；以及
复用器，其被配置成接收所述第一数字预失真采样和所述第二数字预失真采样，以交替选择所述第一数字预失真采样和所述第二数字预失真采样用于从所述复用器输出，从而提供所述数字预失真复合信号的数字预失真输出采样。
6.一种用于数字预失真的装置，其包括：
多频带的数字预失真器引擎，其具有第一频带路径和第二频带路径；
所述数字预失真器引擎的输入级，其被配置成通过所述第一频带路径接收第一输入采样并且通过所述第二频带路径接收第二输入采样；
所述输入级进一步被配置成提供针对所述第一输入采样的第一插值采样以及针对所述第二输入采样的第二插值采样；
所述输入级进一步被配置成提供针对所述第一插值采样的第一插值幅值以及针对所述第二插值采样的第二插值幅值；
所述数字预失真器引擎的第一对数字预失真器，其被配置成接收所述第一插值采样、所述第一插值幅值和所述第二插值幅值；
所述数字预失真器引擎的第二对数字预失真器，其被配置成接收所述第二插值采样、所述第二插值幅值和所述第一插值幅值；以及
输出级，其被配置成从所述第一对数字预失真器和所述第二对数字预失真器接收预失真输出，并且被配置成提供由所述第一对数字预失真器和所述第二对数字预失真器输出的所述预失真输出的数字预失真复合信号。
7.根据权利要求6所述的装置，其中所述输入级包括：
第一插值器，其被配置成接收所述第一输入采样以提供所述第一插值采样；
第二插值器，其被配置成接收所述第二输入采样以提供所述第二插值采样；
第一幅值模块，其被配置成接收所述第一插值采样以提供所述第一插值幅值；以及第二幅值模块，其被配置成接收所述第二插值采样以提供所述第二插值幅值。
8.根据权利要求7所述的装置，其中：
所述第一对数字预失真器的第一数字预失真器和第二数字预失真器被配置成接收所述第一插值采样；
所述第二对数字预失真器的第三数字预失真器和第四数字预失真器被配置成接收所述第二插值采样；
所述第一数字预失真器被配置成接收所述第一插值幅值；
所述第二数字预失真器被配置成接收所述第二插值幅值；
所述第三数字预失真器被配置成接收所述第二插值幅值；并且
所述第四数字预失真器被配置成接收所述第一插值幅值。
9.根据权利要求8所述的装置，其中：
所述第一数字预失真器进一步被配置成提供针对所述第一插值采样和所述第一插值幅值的第一预失真输出；
所述第二数字预失真器进一步被配置成提供针对所述第一插值采样和所述第二插值幅值的第二预失真输出；
所述第三数字预失真器进一步被配置成提供针对所述第二插值采样和所述第二插值幅值的第三预失真输出；
所述第四数字预失真器进一步被配置成提供针对所述第二插值采样和所述第一插值幅值的第四预失真输出；并且
所述预失真输出包括所述第一预失真输出、所述第二预失真输出、所述第三预失真输出以及所述第四预失真输出。
10.根据权利要求9所述的装置，其中所述输出级包括：
第一加法器，其被配置成将所述第一预失真输出和所述第二预失真输出相加，以提供第一数字预失真采样；以及
第二加法器，其被配置成将所述第三预失真输出和所述第四预失真输出相加，以提供第二数字预失真采样。
11.根据权利要求10所述的装置，其中所述输出级进一步包括：
第一数字上变频器，其被配置成接收所述第一数字预失真采样，以提供第一上变频采样；
第二数字上变频器，其被配置成接收所述第二数字预失真采样，以提供第二上变频采样；以及
第三加法器，其被配置成对所述第一上变频采样和所述第二上变频采样进行组合，以提供所述数字预失真复合信号。
12.根据权利要求6所述的装置，进一步包括：
第一波峰因子降低模块，其被配置成接收第一载波叠加，以提供所述第一输入采样；以及
第二波峰因子降低模块，其被配置成接收第二载波叠加，以提供所述第二输入采样；
其中，所述第一载波叠加与所述第二载波叠加在频率上间隔开；
所述第一波峰因子降低模块被配置成向所述第二波峰因子降低模块提供第一幅值信号；并且
所述第二波峰因子降低模块被配置成向所述第一波峰因子降低模块提供第二幅值信号。
13.一种用于数字预失真的装置，包括：
数字预失真器引擎，其具有单个频带路径；
所述数字预失真器引擎的输入级，其被配置成通过所述频带路径接收输入采样；
所述输入级进一步被配置成提供所述输入采样的第一幅值和第二幅值；
所述输入采样用于二维的非线性函数；
所述第一幅值和所述第二幅值均是一维非线性函数的线性变换；
所述数字预失真器引擎的一对数字预失真器，其被配置成接收所述输入采样、所述第一幅值和所述第二幅值；以及
所述数字预失真器引擎的输出级，其被配置成从所述一对数字预失真器接收预失真输出，并且被配置成提供由所述一对数字预失真器输出的所述预失真输出的数字预失真复合信号。
14.根据权利要求13所述的装置，其中：
所述频带路径是第一频带路径；
所述数字预失真器引擎包括分别用于第一频带和第二频带的所述第一频带路径和第二频带路径，所述第一频带与所述第二频带间隔开；
所述输入采样是第一输入采样；
所述数字预失真器引擎的所述输入级进一步被配置成通过所述第一频带路径接收所述第一输入采样并且通过所述第二频带路径接收第二输入采样；
所述第一幅值是第一线性变换幅值；
所述输入级进一步被配置成提供所述第一输入采样的所述第一线性变换幅值和所述第二输入采样的第二线性变换幅值；
所述第二幅值是第一交叉耦接的线性变换幅值；
输入级进一步被配置成提供所述第二输入采样的第一交叉耦接的线性变换幅值并且提供所述第一输入采样的第二交叉耦接的线性变换幅值；
所述一对数字预失真器是第一对数字预失真器；
所述数字预失真器引擎的所述第一对数字预失真器被配置成接收所述第一输入采样，并且分别被配置成接收所述第一线性变换幅值和所述第一交叉耦接的线性变换幅值；
所述数字预失真器引擎的第二对数字预失真器，其被配置成接收所述第二输入采样，并且分别被配置成接收所述第二线性变换幅值和所述第二交叉耦接的线性变换幅值；
所述预失真输出是第一组预失真输出；
所述输出级进一步被配置成从所述第一对数字预失真器接收所述第一组预失真输出并且从所述第二对数字预失真器接收第二组预失真输出；并且所述输出级进一步被配置成提供由所述第一对数字预失真器和所述第二对数字预失真器分别输出的所述第一组预失真输出和所述第二组预失真输出的数字预失真复合信号。
15.根据权利要求14所述的装置，其中所述输入级包括：
第一幅值模块，其被配置成接收所述第一输入采样，以提供所述第一幅值；
第二幅值模块，其被配置成接收所述第二输入采样，以提供所述第二幅值；
第一线性变换模块，其被配置成接收所述第一幅值和所述第二幅值，以提供所述第一线性变换幅值和所述第一交叉耦接的线性变换幅值；以及
第二线性变换模块，其被配置成接收所述第一幅值和所述第二幅值，以提供所述第二线性变换幅值和所述第二交叉耦接的线性变换幅值。
16.根据权利要求15所述的装置，其中，所述第一幅值模块和所述第二幅值模块分别是幅值平方模块。
17.根据权利要求15所述的装置，其中：
所述第一对数字预失真器的第一数字预失真器和第二数字预失真器被配置成接收所述第一输入采样；
所述第二对数字预失真器的第三数字预失真器和第四数字预失真器被配置成接收所述第二输入采样；
所述第一数字预失真器进一步被配置成接收所述第一线性变换幅值；
所述第二数字预失真器进一步被配置成接收所述第一交叉耦接的线性变换幅值；
所述第三数字预失真器进一步被配置成接收所述第二线性变换幅值；以及所述第四数字预失真器进一步被配置成接收所述第二交叉耦接的线性变换幅值。
18.根据权利要求17所述的装置，其中：
所述第一数字预失真器进一步被配置成提供针对所述第一输入采样和所述第一线性变换幅值的第一预失真输出；
所述第二数字预失真器进一步被配置成提供针对所述第一输入采样和所述第一交叉耦接的线性变换幅值的第二预失真输出；
所述第三数字预失真器进一步被配置成提供针对所述第二输入采样和所述第二线性变换幅值的第三预失真输出；
所述第四数字预失真器进一步被配置成提供针对所述第二输入采样和所述第二交叉耦接的线性变换幅值的第四预失真输出；
所述第一组预失真输出包括所述第一预失真输出和所述第二预失真输出；并且所述第二组预失真输出包括所述第三预失真输出和所述第四预失真输出。
19.根据权利要求18所述的装置，其中所述输出级包括：
第一加法器，其被配置成将所述第一预失真输出和所述第二预失真输出相加，以提供第一数字预失真采样；
第二加法器，其被配置成将所述第三预失真输出和所述第四预失真输出相加，以提供第二数字预失真采样；
第一数字上变频器，其被配置成接收所述第一数字预失真采样，以提供第一上变频采样；以及
第二数字上变频器，其被配置成接收所述第二数字预失真采样，以提供第二上变频采样。
20.根据权利要求19所述的装置，其中所述输出级进一步包括第三加法器，其被配置成对所述第一上变频采样和所述第二上变频采样进行组合，以提供所述数字预失真复合信号。
多路径的数字预失真
技术领域
[0001] 以下描述涉及集成电路器件(IC)。更具体地，以下描述涉及用于IC的多路径数字预 失真。
背景技术
[0002] 数字预失真被用于增强功率放大器的输出的线性度，这通常为的是传输来自基站的无 线信号。多频带或多无线接入技术(“Multi-RAT”)通常包含一个相同的功率放大器， 该功率放大器可以支持至少两个频带的传输，而每个频带上具有单一的载波类型。当与工 作频带中的每一个的带宽相比较时，这些频带可能相互之间分得很开。
[0003] 因此，为功率放大器的输入提供改良的数字预失真以用于信号的传输，这种技术是可 取并且有用的。发明内容
[0004] 一种示例性的装置大体涉及数字预失真。在这种装置中，数字预失真器引擎具有第一 路径和第二路径。数字预失真器引擎的输入级被耦接为接收输入采样，并且被配置成将输 入采样分离成第一采样和第二采样。输入级还可以被配置成提供第一采样的第一幅值和第 二采样的第二幅值。数字预失真器引擎的第一组数字预失真器被耦接为接收上述第一采 样、第一幅值和第二幅值。数字预失真器引擎的第二组数字预失真器被耦接为接收上述第 二采样、第二幅值和第一幅值。数字预失真器引擎的输出级被耦接为从第一组数字预失真 器和第二组数字预失真器接收预失真输出，并且被配置成提供由第一组数字预失真器和第 二组数字预失真器输出的预失真输出的数字预失真复合信号。
[0005] 另一种装置大体涉及多路径数字预失真。在这种装置中，单频带的数字预失真器引擎 具有第一采样路径和第二采样路径。数字预失真器引擎的输入级被耦接为接收输入采样， 并且被配置成将输入采样分离成第一采样和第二采样。输入级还可以被配置成提供第一采 样的第一幅值和第二采样的第二幅值。数字预失真器引擎的第一组数字预失真器被耦接为 接收上述第一采样、第一幅值和第二幅值。数字预失真器引擎的第二组数字预失真器被耦 接为接收上述第二采样、第二幅值和第一幅值。数字预失真器引擎的输出级被耦接为从第 一组数字预失真器和第二组数字预失真器接收预失真输出，并且被配置成提供由第一组数 字预失真器和第二组数字预失真器输出的预失真输出的数字预失真复合信号。
[0006] 另一种装置大体涉及多频带的数字预失真。在这种装置中，多频带的数字预失真器引 擎具有第一频带路径和第二频带路径。数字预失真器引擎的输入级被耦接为通过第一频带 路径接收第一输入采样并且通过第二频带路径接收第二输入采样。输入级被配置成提供第 一输入采样的第一插值采样和第二输入采样的第二插值采样。输入级还被配置成提供第一 插值采样的第一插值幅值和第二插值采样的第二插值幅值。数字预失真器引擎的第一对数 字预失真器被耦接为接收上述第一插值采样、第一插值幅值和第二插值幅值。数字预失真 器引擎的第二对数字预失真器被耦接为接收上述第二插值采样、第二插值幅值和第一插值 幅值。输出级被耦接为从第一对数字预失真器和第二对数字预失真器接收预失真输出，并 且被配置成提供由第一对数字预失真器和第二对数字预失真器输出的预失真输出的数字 预失真复合信号。
[0007] 另一种装置大体涉及多频带的数字预失真。在这种装置中，数字预失真器引擎具有单 个频带路径。数字预失真器引擎的输入级被耦接为通过上述频带路径接收输入采样。输入 级被配置成提供输入采样的第一幅值和第二幅值。输入采样用于二维的非线性函数。
第一 幅值和第二幅值均是一维非线性函数的线性变换。数字预失真器引擎的一对数字预失真器 被耦接为接收输入采样、第一幅值和第二幅值。数字预失真器引擎的输出级被耦接为从该 对数字预失真器接收预失真输出，并且被配置成提供该对数字预失真器输出的预失真输出 的数字预失真复合信号。
第一 幅值和第二幅值均是一维非线性函数的线性变换。数字预失真器引擎的一对数字预失真器 被耦接为接收输入采样、第一幅值和第二幅值。数字预失真器引擎的输出级被耦接为从该 对数字预失真器接收预失真输出，并且被配置成提供该对数字预失真器输出的预失真输出 的数字预失真复合信号。
[0008] 本申请中描述的一种示例性方法大体涉及数字预失真。这种用于数字预失真的方法包 括：提供数字预失真器引擎，该数字预失真器引擎具有第一路径、第二路径、输入级、数 字预失真器和输出级；用输入级接收输入采样；用输入级将输入采样分离成第一采样和第 二采样；用输入级提供第一采样的第一幅值和第二采样的第二幅值；用数字预失真器引擎 的第一组数字预失真器接收第一采样、第一幅值和第二幅值；用数字预失真器引擎的第二 组数字预失真器接收第二采样、第二幅值和第一幅值；用输出级从第一组数字预失真器和 第二组数字预失真器接收预失真输出；以及由输出级提供由第一组数字预失真器和第二组 数字预失真器输出的预失真输出的数字预失真复合信号。
[0012] 图2是示出了示例性的常见的空腔滤波器响应的图解图表；
[0013] 图3是示出了示例性的线性系统的图解图表，其中该线性系统不具有图2的空腔滤波 器响应；
[0014] 图4A和4B是示出了示例性的数字预失真器引擎的框图；
[0015] 图5是示出了另一示例性的数字预失真器引擎的框图；
[0016] 图6是示出了另一示例性的数字预失真器引擎的框图。
具体实施方式
[0017] 在以下描述中，列举了很多具体细节，从而提供对本申请中描述的具体实施例的详尽 描述。然而本领域技术人员应当理解，可以在没有以下给出的所有具体细节的情况下实施 一个或多个其他实施例和/或这些实施例的变型。在其它情形下，未详细描述众所周知的特 征，以免淡化对文本实施例的描述。为便于说明，在不同图示中使用相同的编号来指代相 同的项；然而，所述项在替代实施例中可能不同。
[0018] 在描述在若干附图中示意性示出的实施例之前，先进行大体介绍以加深理解。
[0019] 具有占据端到端带宽的一小部分的间隔的载波叠加(carrier stack)，会导致高的采样 率和高的复杂度。如下文在其他细节中所描述的，通过将输入采样解析成多个采样路径， 并且/或者通过在分别处理的频带的采样之间用交叉耦接来分别处理每个频带，可以提供模 块化的数字预失真(“DPD”)。
[0020] 记住以上的一般理解，数字预失真器引擎的各种结构大体如下所述。
[0021] 因为本申请中使用了特定类型的IC来描述一个或多个上述的实施例，所以下面提供 了对这种IC的详细描述。然而，应当理解，其它类型的IC也可以受益于在本申请中描述 的一个或多个技术。
[0022] 可编程逻辑器件(“PLD”)是一种熟知的集成电路，其可以被编程从而用于执行指 定的逻辑功能。一种类型的PLD，现场可编程逻辑门阵列(“FPGA”)，通常包含可编 程单元块(programmable tile)的阵列。这些可编程单元块可包含例如输入/输出模块 (“IOB”)、可配置逻辑模块(“CLB”)、专用随机存取存储器模块(“BRAM”)、 乘法器、数字信号处理模块(“DSP”)、处理器、时钟管理器、延迟锁定环(“DLL”) 等等。本文中使用的“包含”和“包括”是开放式的包含和包括。
[0023] 每个可编程单元块通常既包含可编程互连件也包含可编程逻辑。可编程互连件通常包 含大量不同长度的互连线路，这些互连线路通过可编程互连点(“PIP”)相互连接。可编 程逻辑使用可编程元件来实现用户设计的逻辑，可编程元件可包含例如函数发生器、寄存 器、算术逻辑等。
[0024] 通常通过将配置数据流加载到内部配置存储器单元中来对可编程互连件及可编程逻 辑进行编程，所述配置数据流定义了如何配置可编程元件。可从存储器(例如从外部 PROM)读取配置数据，或者通过外部器件将配置数据写入FPGA中。于是，各个存储器 单元的集合状态决定FPGA的功能。
[0025] 另一种类型的PLD是复杂可编程逻辑器件，或CPLD。CPLD包含两个或两个以上“功 能模块”，其通过互连开关矩阵连接在一起并连接到输入/输出(“I/O”)资源。CPLD的 每个功能模块包含类似于在可编程逻辑阵列(“PLA”)及可编程阵列逻辑(“PAL”)器 件中使用的两级与/或(AND/OR)结构。在CPLD中，通常在非易失性存储器中以片上 (on-chip)方式存储配置数据。在一些CPLD中，在非易失性存储器中以片上方式存储配 置数据，接着作为初始配置(编程)序列的一部分将所述配置数据下载到易失性存储器。
[0026] 对于所有这些可编程逻辑器件(“PLD”)，通过数据比特来控制器件的功能，这些 数据比特出于此目的而被提供给该器件。可将数据比特存储于易失性存储器(例如，如在 FPGA及一些CPLD中的静态存储器单元)、非易失性存储器(例如，如在一些CPLD中 的FLASH存储器)，或任何其它类型的存储器单元。
[0027] 可以通过应用诸如金属层这样的处理层来编程其它的PLD，该处理层以可编程的方式 使器件上的多个元件互连。这些PLD称为掩模可编程器件。还可用其它方式来实现PLD， 例如使用熔丝或反熔丝技术。术语“PLD”及“可编程逻辑器件”包含但不限于这些示例 性器件，也涵盖仅部分可编程的器件。例如，一种类型的PLD包含硬编码晶体管逻辑与可 编程开关结构的组合，该可编程开关结构以可编程方式与硬编码晶体管逻辑互连。
[0028] 如上所述，高级的FPGA可以包括在阵列中的各种不同类型的可编程逻辑模块。例如， 图1示出了包括大量不同可编程单元块的FPGA架构100，这些可编程单元块包括千兆位 级收发器(“MGT”)101、可配置逻辑模块(“CLB”)102、随机存取存储器模块(“BRAM”) 103、输入/输出模块(“IOB”)104、配置和时钟逻辑(“CONFIG/CLOCKS”)105、数 字信号处理模块(“DSP”)106、专用输入/输出模块(“I/O”)107(例如，配置端口和 时钟端口)，以及其他可编程逻辑108，例如数字时钟管理器、模数转换器、系统监测逻 辑等。一些FPGA还包括专用处理器模块(“PROC”)110。
[0029] 在一些FPGA中，每个可编程单元块包括至少一个可编程互连元件(“INT”)111， 其具有去往及来自每个邻近单元块中的对应互连元件的标准化连接。因此，这些组合到一 起的可编程互连元件实现了所示出的FPGA的可编程互连结构。可编程互连元件111还包 括去往及来自同一单元块内的可编程逻辑元件的连接，如图1上部所包含的实例所示。
[0030] 举例而言，CLB 102可以包括可配置逻辑元件(“CLE”)112，可配置逻辑元件112 可以被编程为实现用户逻辑加单个可编程互连元件(“INT”)111。除了包括一个或多个 可编程互连元件之外，BRAM 103可以包括BRAM逻辑元件(“BRL”)113。典型地， 一个单元块内包括的互连元件的数量取决于该单元块的高度。在图示的实施例中，BRAM 单元块具有的高度和5个CLB相同，但是也可以使用其他的数量(例如，4个)。除了包 括适当数量的可编程互连元件之外，DSP片106可以包括DSP逻辑元件(“DSPL”)114。 除了包括可编程互连元件111的一个实例之外，IOB 104可以包括，例如，输入/输出逻辑 元件(“IOL”)115的两个实例。本领域的技术人员十分清楚，诸如被连接至I/O逻辑元 件115的实际的I/O压焊点，典型地不会被限于输入/输出逻辑元件115的区域内。
[0032] 利用图1中所示架构的一些FPGA可以包括额外的逻辑模块，这些额外的逻辑模块会 打乱组成了大部分FPGA的规则列状结构。额外的逻辑模块可以是可编程模块和/或专用逻 辑。例如，处理器模块110可以跨越CLB和BRAM的几列。
[0033] 需要注意的是，图1仅意图示出示例性的FPGA架构。例如，一行中逻辑模块的数量、 行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及 图1顶部包括的互连/逻辑实现方式都仅仅是示例性的。例如，在实际的FPGA中，无论 CLB出现在哪里，都通常地包括不止一个相邻行的CLB，以有助于用户逻辑的高效实现， 但是相邻CLB行的数量随FPGA的整体大小而变化。
[0034] 为了例如用于多频带或多无线接入技术(“Multi-RAT”)的功率放大器的输出的线 性化，可以出现每个频带中具有单一载波类型的至少两个频带。举例说明为了更为清楚的 目的而非限制目的，提供了具有数值的实施例；然而，可以使用其它的值。
[0035] 图2是示出了示例性的常见的空腔滤波器响应200的图解图表。空腔滤波器响应200 用于一采样率，该采样率包含两个载波工作频带，大体由载波叠加201和载波叠加202指 示。在该实施例中，载波叠加201和202各自的工作频带205和206中的每一个均是20MHz。 这些没有重叠的工作频带205和206由保护带宽或保护频带207隔开。在该实施例中，保 护频带207从载波叠加201的中心到载波叠加202的中心是120MHz，这显著大于每个工 作频带
205和206的带宽。
205和206的带宽。
[0036] 与载波叠加201相关的带内互调失真(“IMD”)211和与载波叠加202相关的带内 IMD 212没有重叠，并且IMD 211和212均被空腔滤波器响应200包含，也就是说，它们 均是带内失真的封装形式。在该实施例中，IMD 211和IMD 212各自的带宽213和214均 是60MHz。为了覆盖IMD 211和IMD 212，它们的DPD带宽215可以是160MHz。
[0037] 与载波叠加201相关的带外(“OOB”)IMD 221存在于空腔滤波器响应200的内部 以及外部。在该实施例中，从载波叠加201的中心到至少OOB IMD 221的中心的带宽223 是120MHz。同样，与载波叠加202相关的OOB IMD 222存在于空腔滤波器响应200的外 部以及内部。在该实施例中，从载波叠加202的中心到至少OOB IMD 222的中心的带宽 224是
120MHz。
120MHz。
[0038] 在该实施例中，带宽226是250MHz的没有混叠的FB观察，并且对于假定形状系数 是2:1的该空腔阻带，空腔滤波器响应200的带宽225是300MHz。该实施例的用于数模 转换器(“DAC”)的FF奈奎斯特带宽227是500MHz。因此，可以领会，对于两个频 带或载波在频率上通过足够的量被隔开而使得它们的带内IMD 211和212不会重叠，这意 味着使用了高采样率来提供空腔滤波器响应200，其中该空腔滤波器响应200包围 (enveloping)两个频带以及两个带内IMD项。一些系统会采用单个功率放大器和单个数 字预失真器来覆盖这种大的范围，因此使用高采样率来提供部件以覆盖大的频率范围的这 些系统，增加了大量的成本。
[0039] 通过仅允许在频带内的项，这意味着影响更宽的频带行为的IMD项无法被修正。在此 可以修正与每个频带相邻的带内IMD 211和212，而无法修正更宽的频带或者OOB(“带 外的”)IMD 221和222。例如如果每个频带由120MHz隔开，那么位于这两个频带任一 侧上的120MHz的IMD项无法被修正。
[0040] 如下额外的详细描述，通过逐频带对信号进行处理，至少可以减小被处理的总带宽， 甚至使总带宽最小化。此外，通过处理个别的载波，其中这些载波的占用带宽(“BW”) 与总带宽相比小，通过处理每个个别的频带可以获得更经济的结果。例如，在一些多载波 GSM(“MC-GSM”)系统中，例如其中载波的BW大约是200KHz，并且两个或多个载 波相互之间以常规的信道化方案被隔开1MHz或更多，如下额外的详细描述，通过分别处 理每个频带可以获得显著的节约。MC-GSM只是一个实施例，可以使用其它的通信协议。 然而，继续MC-GSM的实施例，在30MHz的带宽内可以有6个载波，其中占用带宽是 6*200KHz＝1.2MHz。这仅是用于MC-GSM实施例的总带宽的4％。假设进行的处理正比 于被处理的带宽，那么通过基于每个载波执行数字预失真操作可以获得大量的节约，对于 该实施例来说可能是大约25倍。
[0041] 相应地，图3是示出了示例性的线性系统300的图解图表，其中线性系统300没有图 2的空腔滤波器响应200。为了清晰目的，可以假设线性系统300具有与用于图2的实施 例的相同的示例性频率。
[0042] 如前面图2中一样，呈现了载波叠加201和202以及IMD 211和212；然而，在线性 系统中，每个频带可以被单独处理，因此执行以一个频带或载波为基础的处理可以被使用。 与图2的实施例相比，分别处理每个频带使得可以使用更低的采样率。
[0043] 在非线性的处理中，频带/载波输出依赖于其它的频带和载波。如下额外的详细描述， 下面描述的处理相较于非线性的处理，在维持了性能的同时，减小了成本。此外，通过允 许每个载波/频带内的不同的DPD行为，相较于传统的非线性操作，在线性系统中还可以 改善性能。
[0044] 因为OOB IMD可以远离频带201和202中的每一个，所以OOB IMD可以诸如通过 混叠和滤波被消除或者大幅降低，这也就是分别与之前的OOB IMD 221和222相对应的 混叠和滤波后的IMD 301和302。可以使用空腔滤波器或者相似的滤波器来消除OOB IMD， 这是因为该OOB IMD远离于相关的频带。因此，通过DPD生成的只有带内的项，这进一 步降低了处理的复杂度和成本。
[0045] 在下文中描述了如何生成这种带内的项。此外，在下面描述了如何适应性调整与复合 数字预失真信号相关联的系数，其中这种适应性调整与传统DPD系统的实施方式相比， 显著地降低了适应性调整过程的复杂度。
[0046] 虽然下面描述的每个预失真器均可以被实施在FPGA中，但是该描述不限于在FPGA 中的实施方式。相应地，以下每种预失真器引擎均可以被实施在任何IC中，包括但不限于 SoC、ASIC、ASSP等等另一类型的IC，不管是单片IC还是SiP。
[0047] 图4A和4B是示出了处于不同开关状态的示例性数字预失真器引擎400的框图。同时 参考图4A和4B对数字预失真器引擎400做进一步的描述。
[0048] 多载波或多频带的波峰因子降低(“CFR”)可以被提供，以在预失真处理之前至少 降低(如果不能最小化)峰值信号幅度。关于预失真器引擎400，相较于更为直接的预失 真实施方式，可以将采样率降低两倍或更多倍。然而，根据对预失真器引擎400的描述， 可以认为，取决于信号频谱，可以以三倍或更多倍进行处理来获得更高的采样率降幅。例 如，输入采样流可以被分成三路、四路等等，正如通过本申请的说明书可以理解的，将输 入采样流分为了两路，也就是偶数和奇数采样。
[0049] 图4A中的数字预失真器引擎400是具有第一采样路径481和第二采样路径482的单 频带数字预失真器引擎，在该实施例中，这两个采样路径分别是偶数采样路径和奇数采样 路径。预失真器引擎400可以包括解复用器411、幅值模块413和415、DPD 441/443/445/447、 加法器或组合器442和444以及复用器445。更一般地说，幅值模块413和415可以是输 入幅值的任何单调函数。
[0050] 数字预失真器引擎400的输入级491可以被耦接为接收输入采样401，并且可以配置 成将输入采样401分离成偶数采样403和奇数采样405。输入级491可以被进一步配置成 提供偶数采样403的偶数幅值417并提供奇数采样405的奇数幅值419。
[0051] 数字预失真器引擎400的第一组数字预失真器441和443(在本实施例中是第一对)， 可以被耦接为接收偶数采样403并且分别用于接收偶数幅值417和奇数幅值419。数字预 失真器引擎400的第二组数字预失真器445和447(在本实施例中是第二对)，可以被耦 接为接收奇数采样405并且分别用于接收奇数幅值419和偶数幅值417。对于多于两个采 样路径，针对每个采样路径可以使用更多的数字预失真器。例如与数字预失真器441、443、 445、447相似，对于三个采样路径，三组数字预失真器(每组具有三个数字预失真器)中 的每一组可以各自被用于三个模块。相应地，一般而言，数字预失真器400可以被线性放 缩以适应大量的采样路径。此外，每个数字预失真器均是常规的。
[0052] 数字预失真器引擎400的输出级492可以被耦接为从第一对数字预失真器和第二对数 字预失真器接收预失真输出，例如预失真输出431、432、433和434，并且可以被配置成， 提供由第一对数字预失真器和第二对数字预失真器输出的预失真输出431、432、433和434 的数字预失真复合信号450。
[0053] 输入级491包括解复用器411，其被耦接为接收输入采样401，以拨动输出的切换开 关来提供偶数采样403和奇数采样405。输入级491的幅值模块413可以被耦接为接收偶 数采样403，从而提供偶数采样403的偶数幅值417。输入级491的幅值模块415可以被 耦接为接收奇数采样405，从而提供奇数采样405的奇数幅值419。
[0054] 数字预失真器441和数字预失真器443均可以被耦接为接收偶数采样403。数字预失 真器445和数字预失真器447可以被耦接为接收奇数采样405。数字预失真器441和数字 预失真器447可以被耦接为接收偶数采样幅值417。数字预失真器443和数字预失真器445 可以被耦接为接收奇数采样幅值419。因此，偶数和奇数采样的幅值在偶数采样路径481 和奇数采样路径482之间进行了交叉耦接。
[0055] 数字预失真器441可以被耦接为提供输入至其中的偶数采样403和偶数采样幅值417 的预失真输出431。数字预失真器443可以被耦接为提供输入至其中的偶数采样403和奇 数采样幅值419的预失真输出432。数字预失真器445可以被耦接为提供输入至其中的奇 数采样405和奇数采样幅值419的预失真输出433。最后，数字预失真器447可以被耦接 为提供输入至其中的奇数采样405和偶数采样幅值417的预失真输出434。
[0056] 输出级492可以包括加法器442和444以及复用器445。加法器442可以被耦接为叠 加或组合预失真输出431和预失真输出432，以提供数字预失真采样451。加法器444可 以被耦接为叠加或组合预失真输出433和预失真输出434，以提供数字预失真采样452。 复用器445可以被耦接为接收数字预失真采样451和数字预失真采样452，并且可以被配 置成在数字预失真采样451和数字预失真采样452之间交替地选择采样以作为复用器445 的输出，从而为数字预失真复合信号450提供数字预失真的输出采样。例如，采样率的采 样时钟信号(为清晰目的而未显示)可以被用作解复用器411和复用器445的控制选择信 号。
[0057] 用于多路径单频带DPD的DPD处理(例如通过数字预失真器441、443、445和447 进行)，可以用数学形式大体地被描述成：
[0058]
[0059] 其中y(n)是输出采样、x(n)是输入采样、a(i,j,k)是系数、Fj是一维非线性函数。该等式 可以被展开成：
[0060]
[0061] 以及
[0062]
[0063] 在这些等式中，y(2n)对应于信号451，并且y(2n+1)对应于信号452。根据这些等式， 可以看出DPD可以被因式分解成用于多路径的多个DPD模块或者多组数字预失真器，包 括但不限于偶数和奇数采样。诸如预失真器441、443、445和447的数字预失真器可以负 责确定或计算这些等式中的各个项，也即是偶数/|偶数|项、偶数/|奇数|项、奇数/|奇数|项、 奇数/|偶数|项，它们分别由预失真器441、443、445和447确定。此外，对于每个实施方 式，在这些等式中不是所有的项都都需要被确定，也就是说，不需要完全填入由这些项组 成的整个数组。取决于具体项的选择，可以去除一个或多个数组条目。作为一个实施例， 在记忆多项式(memory polynomial)中，只填入了对角的项，所以只使用了偶数/|偶数|和 奇数/|奇数|的数组条目，以减少两倍因子的确定和计算。可以使用其它形式的掩码(mask) 来减小计算量。
[0064] 图5是示出了示例性的数字预失真器引擎500的框图。数字预失真器引擎500的上部 或上半部可以被用作单通道的DPD模块；然而，数字预失真器引擎500的下部或下半部 可以被耦接至该上部，以用于多频带应用。相应地，数字预失真器引擎500的多个实例可 以彼此耦接，以处理各种数量的通道和/或频带，从而提供多载波或多频带的波峰因子降低 (“CFR”)系统，以降低采样率。
[0065] 数字预失真器引擎500具有频带路径581和频带路径582。数字预失真器引擎500的 输入级591可以被耦接为通过频带路径581接收输入采样502以及通过频带路径582接收 输入采样504。频带路径581和582用于两个间隔的不同频带。
[0066] 输入级591可以被配置成提供输入采样502的插值采样541以及输入采样504的插值 采样542。输入级591还可以被配置成提供插值采样541的插值幅值517以及插值采样542 的插值幅值519。
[0067] 数字预失真器引擎500的第一组数字预失真器(本实施例中是第一对数字预失真器441 和443)可以被耦接为接收插值采样541以及用于分别接收插值幅值517和插值幅值519。 数字预失真器引擎500的第二组数字预失真器(本实施例中是第二对数字预失真器
445和 447)可以被耦接为接收插值采样542以及用于分别接收插值幅值519和插值幅值
517。
445和 447)可以被耦接为接收插值采样542以及用于分别接收插值幅值519和插值幅值
517。
[0068] 输出级592可以被耦接为接收预失真输出，例如接收分别来自数字预失真器441、443、 445和447的预失真输出431、432、433和434，并且输出级592可以被配置成提供上述 预失真输出的数字预失真复合信号550。数字预失真复合信号550可以被耦接至DAC(未 示出)，以用于将该数字输出转换成功率放大器(未显示)的模拟输入。
[0069] 输入级591可以包括插值器506和508，以及幅值模块413和415或者输入幅值的其 它函数。插值器506可以被耦接为接收输入采样502，以提供插值采样541。插值器508 可以被耦接为接收输入采样504，以提供插值采样542。插值器506和508可以分别是线 性的插值器。幅值模块413可以被耦接为接收插值采样541，以提供插值幅值517。幅值 模块415可以被耦接为接收插值采样542，以提供插值幅值519。
[0070] 数字预失真器441和数字预失真器443可以被耦接为接收插值采样541。数字预失真 器445和数字预失真器447可以被耦接为接收插值采样542。数字预失真器441可以被耦 接为接收插值幅值517。数字预失真器443可以被耦接为接收插值幅值519。数字预失真 器445可以被耦接为接收插值幅值519。数字预失真器447可以被耦接为接收插值幅值517。
[0071] 数字预失真器441可以被耦接为提供输入其中的插值采样541和插值幅值517的数字 预失真输出431。数字预失真器443可以被耦接为提供输入其中的插值采样541和插值幅 值519的数字预失真输出432。数字预失真器445可以被耦接为提供输入其中的插值采样 542和插值幅值519的数字预失真输出433。数字预失真器447可以被耦接为提供输入其 中的插值采样542和插值幅值517的数字预失真输出434。因此，数字预失真器441可以 确定频带1(“B1”)和B1幅值的项；数字预失真器443可以确定B1和频带2(“B2”) 幅值的项；数字预失真器445可以确定B2和B2幅值的项；数字预失真器447可以确定 B2和B1幅值的项。
[0072] 输出级592可以包括加法器或组合器442、444和545，以及数字上变频器(“DUC”) 543和544。加法器442可以被耦接为叠加预失真输出431和预失真输出432，以提供数字 预失真采样531。加法器444可以被耦接为叠加预失真输出433和预失真输出434，以提 供数字预失真采样532。数字上变频器543可以被耦接为接收数字预失真采样531，以提 供数字上变频采样548。数字上变频器544可以被耦接为接收数字预失真采样532，以提 供数字上变频采样549。加法器545可以被耦接为组合数字上变频采样548和549，以提 供数字预失真复合信号550，数字预失真复合信号550可以作为DAC的输入，用于被变换 成模拟信号而成为功率放大器的输入。同样，数字上变频采样548和549可以作为两个分 离的双频带输出，分别提供给对应的DAC，以提供每个频带的分别的模拟信号，并且其可 以在模拟域中组合并随后应用于功率放大器。
[0073] 数字预失真器引擎500可以被耦接至波峰因子降低(“CFR”)模块505和507，或 者包括这两个模块。CFR模块505可以被耦接为接收与载波叠加(例如载波叠加201)相 关的B1采样501，以提供输入采样502，也即提供波峰因子降低的输入采样，从而降低对 传输链的下行功率放大器的要求。同样，CFR模块507可以被耦接为接收与另一载波叠加 (例如载波叠加202)相关的B2采样503，以提供输入采样504，也即提供波峰因子降低 的输入采样，从而降低对传输链的下行功率放大器的要求。再次，这些载波叠加在频率上 彼此相互间隔开。此外，对于这种多频带处理，CFR模块505可以被耦接为将来自B1采 样501的幅值信号511提供至CFR模块507，并且同样地，CFR模块507可以被耦接为将 来自B2采样503的幅值信号513提供至CFR模块505。因此，为了实现多频带的CFR， CFR模块505和507可以被交叉耦接，以进一步降低计算量。
[0074] 例如，假设传输链能够以100兆采样/秒(“Msps”)进行操作，并且假设占用带宽的 宽度是20MHz，而且在有带内IMD的情况下该频带有效的宽度是30MHz。如果存在60MHz 的带宽分配，那么可以利用数字预失真器引擎400的两个单独的实例来对两个采样流(每 个采样流有30MHz宽度的应用)独立进行数字预失真处理，以将带宽扩大至60MHz。然 而，如果要使用两个60MHz宽度的频带，那么数字预失真器引擎500的一个实例要与数 字预失真器引擎400的四个嵌套(nested)的实例一起使用。
[0075] 可以领会，数字预失真器引擎的多个实例400可以被用于在不增加采样率的情况下扩 展带宽，并且数字预失真器引擎500可以被用于以模块化的形式容纳两个或多个频带。然 而，如下额外详细的描述，另一种多频带DPD可以因为各种原因而被用在一些系统中。 例如，数字和RF路径带宽的降低可以是一个因素，其中使用传统的DPD实施方式无法利 用到同步带宽和动态范围调整。在另一实施例中，每个频带与系统的总带宽相比均是小的， 因此通过使用多频带DPD可以降低处理速率和复杂度。在又一个实施例中，不同的频带 具有不同或者非重叠的IMD项，也即是其中来自每个频带的所有项彼此之间均是正交的， 于是可以显著地降低适应性调整的复杂度，包括降低所使用的采样率。在还有的另一种实 施例中，可以分别或单独对每个频带进行优化，因为每个频带内的不同功率放大器特性可 以被单独地优化，所以这会带来更好的整体性能。
[0076] 如本申请中所述，上面的等式提供了一般化的一组项，这些项被用在线性化的DPD 中，其中函数F可以具有多项式的项(例如，Fj(x)＝xj或者正交多项式的项)。此外，该函 数F可以被选择具有样条(spline)函数或者某一其它函数。在上面的实施例中，函数F 是幅值，也即Fj(|x(n-k)|)。然而，另一个输入可以是|x|2或者其它的单调映射函数。举例而 言，这种平方可以被用于降低带宽或使带宽最小化，从而在具有更少硬件的情况下降低用 于支持多频带应用的采样率。上述等式的系数可以以阵列进行处理，其中：该阵列的水平 轴由索引i索引；该阵列的垂直轴由索引k索引，并且该阵列或矩阵中的一些数值可以是 用于遮掩(mask)索引k的实例的掩码值(mask value)。例如，多项式的掩码可以是二 进制串，该二进制串可以是小数格式(decimal format)。
[0077] 为了确定用于x(n)＝x1(n)+x2(n)的两个输入x1(n)和x2(n)的y(n)，即代表每个频带内的 信号，可以使用幅值平方函数。因此，用于该函数的上面的等式可以被写成：
[0078]
[0079] 通过分离两个频带并且在每个频带中允许不同的非线性(“NL”)响应，上面的等式可 以被写成以下两个分开的等式：
[0080]
[0081]
[0082] 在本申请的等式中，上标*被用于指示共轭。函数F可以是用于非线性通道的二维的 无记忆函数。上面的两个等式可以被分解成四个一维等式，来精确地对该二维等式实现近 似，从而降低复杂度。一维等式如下所示：
[0083]
[0084]
[0085]
[0086]
[0087] 其中G2j表示一维非线性函数。矩阵Aj可以是1x2的大小，该矩阵通过函数G将2个 或更多的输入幅值变换成输入的单一线性组合以供使用。通过足够数量的非线性函数，可 以使用一维函数G近似具有足够水平精确度的所期望的多维非线性函数。
[0088] 根据上面的等式，一维非线性函数可以用于每个DPD模块。通常地，每个DPD模块 可以用二维查找表(“LUT”)实现。然而，随着维数的增加，被用于表示N维NL函数 的项的数量也同样增加，因此将使用更复杂和/或更占用存储器的LUT。然而，如下额外的 详细描述，与其例如使用二维线性函数的组合后加一维非线性函数来根据上述近似多维非 线性函数，不如使用线性变换以便使用具有一维非线性函数的DPD，这降低了复杂度和资 源的使用。
[0089] 图6是示出了示例性的多频带数字预失真器引擎600的框图。数字预失真器引擎600 可以仅使用上半部或上部690进行单频带的应用，而不使用最后的加法器550。在该具体 实现中，不会与另一部分或另一半交叉耦接，可能也不会出现另一部分或者另一半。然而， 为了理解多频带的应用，所描述的数字预失真器引擎600可以具有频带路径681和频带路 径682以用于两个单独的频带。
[0090] 数字预失真器引擎600的输入级可以被耦接为接收频带路径681的输入采样603-1和 分开的频带路径682的输入采样603-2。如下额外的详细描述，虽然是分开的，但是频带 路径681和682被交叉耦接。
[0091] 数字预失真器引擎600的输入级691可以被配置成提供输入采样603-1的变换幅值 604-1、输入采样603-2的变换幅值605-2、输入采样603-1的交叉耦接变换幅值605-1、输 入采样603-2的交叉耦接变换幅值604-2。
[0092] 数字预失真器引擎600的第一组数字预失真器(本实施例中是第一对数字预失真器441 和443)，可以被耦接为接收第一频带的输入采样603-1并且用于分别接收变换幅值604-1 和交叉耦接变换幅值604-2。其中变换幅值604-1是用于采样幅值617的非线性函数的一维 线性变换，交叉耦接变换幅值604-2是用于采样幅值619的非线性函数的一维线性变换。
[0093] 数字预失真器引擎600的第二组数字预失真器(本实施例中是第二对数字预失真器445 和447)，可以被耦接为接收输入采样603-2并且用于分别接收变换幅值605-2和交叉耦接 变换幅值605-1。
[0094] 虽然由于图5的输入级591和输入级691之间的不同使得具有一些不同的信号，数字 预失真器引擎600的输出级592大体和前面所述的一样。因此，在这里不再重复对输出级 592的描述。
[0095] 数字预失真器引擎600的输入级691包括幅值模块613和615，以及线性变换模块 (“L.T.”)601和602。幅值模块613和615可以分别是幅值平方模块。
[0096] 幅值模块613可以被耦接为接收输入采样603-1以提供从其输出的采样幅值617。幅 值模块615可以被耦接为接收输入采样603-2以提供由其输出的采样幅值619。线性变换 模块601可以被耦接为接收采样幅值617和采样幅值619以分别提供变换幅值604-1和交 叉耦接变换幅值604-2。线性变换模块602可以被耦接为接收采样幅值619和采样幅值617 以分别提供变换幅值605-2和交叉耦接变换幅值605-1。
[0097] 数字预失真器441和数字预失真器443可以被耦接为接收第一频带的输入采样603-1。 数字预失真器445和数字预失真器447可以被耦接为接收输入采样603-2。数字预失真器 441可以被耦接为接收变换幅值604-1，并且数字预失真器443可以被耦接为接收交叉耦接 变换幅值604-2。数字预失真器445可以被耦接为接收变换幅值605-2，并且数字预失真器 447可以被耦接为接收交叉耦接变换幅值605-1。
[0098] 数字预失真器441可以被耦接为提供它的输入采样603-1和变换幅值604-1的预失真 输出431。数字预失真器443可以被耦接为提供输入采样603-1和交叉耦接的变换幅值604-2 的预失真输出432。数字预失真器445可以被耦接为提供输入采样603-2和变换幅值
605-2 的预失真输出433。数字预失真器447可以被耦接为提供输入采样603-2和交叉耦接变换 幅值605-1的预失真输出434。
605-2 的预失真输出433。数字预失真器447可以被耦接为提供输入采样603-2和交叉耦接变换 幅值605-1的预失真输出434。
[0099] 可以使用一个或多个IC来实现图4A和4B的数字预失真器引擎400、图5的数字预 失真器引擎500和/或图6的多频带数字预失真器引擎600，上述IC包括但不限于一个或 多个ASIC、ASSP和/或FPGA。例如，对于FPGA实施方式，可以使用图1的FPGA 100 中的DSP块或片段106来实施引擎400、500或600。
[0100] 记住上面的描述，如上所述，可以以模块化的方式扩展可用的DPD带宽。本申请中 描述的数字预失真器引擎可以被用作构造模块，该构造模块可以被组织成更宽的带宽和性 能更佳的DPD解决方案。性能更佳的DPD可以具有这种模块化的数字预失真器引擎，因 为每个频带可以被分别最优化，以适应不同频带内的功率放大器行为的变化。频带的位置 和大小可以被定制成使得与功率放大器、信号和性能参数相匹配的性能最优化。此外，使 用这种模块化的数字预失真器引擎降低了所占用频带的复杂度，其中该占用频带显著窄于 总的端到端带宽。这种模块化的数字预失真器引擎可以在选择DPD输出带宽方面提供更 好的灵活性，其中选择的DPD输出带宽可以被有效地匹配至传输RF路径带宽。这种定制 的DPD可以被用于消除混叠，这是因为混叠会降低DPD的性能，并且这种模块化的DPD 与传统的DPD相比不会增加计算量。此外，这种模块化的数字预失真器引擎使得DPD拓 扑结构能够被抽象成提供一种具体的拓扑结构，这种拓扑结构通过一些客观的度量可以变 得更有效率。
[0101] 本申请中描述的示例性的装置大体涉及数字预失真。在该装置中，数字预失真器引擎 具有第一路径和第二路径。数字预失真器引擎的输入级被耦接为接收输入采样，并且被配 置成将输入采样分离成第一采样和第二采样。输入级还可以被配置成提供第一采样的第一 幅值和第二采样的第二幅值。数字预失真器引擎的第一组数字预失真器被耦接为接收第一 采样、第一幅值和第二幅值。数字预失真器引擎的第二组数字预失真器被耦接为接收第二 采样、第二幅值和第一幅值。数字预失真器引擎的输出级被耦接为从第一组数字预失真器 和第二组数字预失真器接收预失真输出，并且被配置成提供由第一组数字预失真器和第二 组数字预失真器输出的预失真输出的数字预失真复合信号。
[0102] 在一些这类的装置中，数字预失真器引擎是单频带的数字预失真器引擎。
[0103] 在一些这类的装置中，第一路径是偶数采样路径；第二路径是奇数采样路径；第一组 数字预失真器是第一对数字预失真器；而第二组数字预失真器是第二对数字预失真器。
[0104] 在一些这类的装置中，输入级包括：解复用器，其被耦接为接收输入采样，以由其提 供偶数采样和奇数采样；第一幅值模块，其被耦接为接收偶数采样，以提供偶数采样的偶 数幅值；以及第二幅值模块，其被耦接为接收奇数采样，以提供奇数采样的奇数幅值。
[0105] 在一些这类的装置中，数字预失真器引擎是多频带的数字预失真器引擎，其具有分别 作为第一路径和第二路径的第一频带路径和第二频带路径；并且数字预失真器引擎的输入 级被耦接为通过第一频带路径接收第一采样并且通过第二频带路径接收第二采样。
[0106] 在一些这类的装置中，输入级还可以被配置成提供第一采样的第一插值采样和第二采 样的第二插值采样；还可以提供第一插值采样的第一插值幅值，以提供第一幅值，和第二 插值采样的第二插值幅值，以提供第二幅值。
[0107] 在一些这类的装置中，第一组数字预失真器是数字预失真器引擎的第一对数字预失真 器，其被耦接为接收第一插值采样、第一插值幅值和第二插值幅值，分别作为第一采样、 第一幅值和第二幅值；第二组数字预失真器是数字预失真器引擎的第二对数字预失真器， 其被耦接为接收第二插值采样、第二插值幅值和第一插值幅值，分别作为第二采样、第二 幅值和第一幅值。
[0108] 在一些这类的装置中，数字预失真器引擎的输出级被耦接为从第一对数字预失真器和 第二对数字预失真器接收预失真输出，并且被配置成提供由第一对数字预失真器和第二对 数字预失真器输出的预失真输出的数字预失真复合信号。
[0109] 在一些这类的装置中，输入采样用于二维非线性函数。
[0110] 在一些这类的装置中，第一幅值和第二幅值均是一维非线性函数的线性变换。
[0111] 本申请中描述的示例性的方法大体涉及数字预失真。用于数字预失真的该方法包括： 提供数字预失真器引擎，该数字预失真器引擎具有第一路径、第二路径、输入级、数字预 失真器和输出级；用输入级接收输入采样；用输入级将输入采样分离成第一采样和第二采 样；用输入级提供第一采样的第一幅值和第二采样的第二幅值；用数字预失真器引擎的第 一组数字预失真器接收第一采样、第一幅值和第二幅值；用数字预失真器引擎的第二组数 字预失真器接收第二采样、第二幅值和第一幅值；用输出级从第一组数字预失真器和第二 组数字预失真器接收预失真输出；以及由输出级提供由第一组数字预失真器和第二组数字 预失真器输出的数字预失真输出的数字预失真复合信号。
[0112] 在一些这类的方法中，数字预失真器引擎是单频带的数字预失真器引擎。
[0113] 在一些这类的方法中，该方法还包括：通过输入级的解复用器解复用输入采样，以从 解复用器提供偶数采样和奇数采样；通过输入级的第一幅值模块接收偶数采样，以提供偶 数采样的偶数幅值；以及通过输入级的第二幅值模块接收奇数采样，以提供奇数采样的奇 数幅值。
[0114] 在一些这类的方法中，数字预失真器引擎是多频带数字预失真器引擎，其具有分别作 为第一路径和第二路径的第一频带路径和第二频带路径；并且数字预失真器引擎的输入级 被耦接为通过第一频带路径接收第一采样并且通过第二频带路径接收第二采样。
[0115] 在一些这类的方法中，所述方法还包括：通过输入级对第一采样和第二采样进行插值， 以分别提供第一插值采样和第二插值采样；以及用输入级生成第一插值采样的第一插值幅 值，以提供第一幅值，并且生成第二插值采样的第二插值幅值，以提供第二幅值。
[0116] 本申请中描述的另一示例性的装置大体涉及多路径数字预失真。在该装置中，单频带 的数字预失真器引擎具有第一采样路径和第二采样路径。数字预失真器引擎的输入级被耦 接为接收输入采样，并且被配置成将输入采样分离成第一采样和第二采样。输入级还可以 被配置成提供第一采样的第一幅值和第二采样的第二幅值。数字预失真器引擎的第一组数 字预失真器被耦接为接收第一采样、第一幅值和第二幅值。数字预失真器引擎的第二组数 字预失真器被耦接为接收第二采样、第二幅值和第一幅值。数字预失真器引擎的输出级被 耦接为从第一组数字预失真器和第二组数字预失真器接收预失真输出，并且被配置成提供 由第一组数字预失真器和第二组数字预失真器输出的预失真输出的数字预失真复合信号。
[0117] 在一些这类的装置中，第一采样路径是偶数采样路径；第二采样路径是奇数采样路径； 第一组数字预失真器是第一对数字预失真器；而第二组数字预失真器是第二对数字预失真 器。
[0118] 在一些这类的装置中，输入级包括：解复用器，其被耦接为接收输入采样，以由其提 供偶数采样和奇数采样；第一幅值模块，其被耦接为接收偶数采样，以提供偶数采样的偶 数幅值；以及第二幅值模块，其被耦接为接收奇数采样，以提供奇数采样的奇数幅值。
[0119] 在一些这类的装置中，第一对数字预失真器的第一数字预失真器和第二数字预失真器 被耦接为接收偶数采样；第二对数字预失真器的第三数字预失真器和第四数字预失真器被 耦接为接收奇数采样；第一数字预失真器和第四预失真器被耦接为接收偶数采样的幅值； 第二数字预失真器和第三预失真器被耦接为接收奇数采样的幅值；第一数字预失真器被耦 接为提供偶数采样和偶数采样幅值的第一预失真输出；第二数字预失真器被耦接为提供偶 数采样和奇数采样幅值的第二预失真输出；第三数字预失真器被耦接为提供奇数采样和奇 数采样幅值的第三预失真输出；第四数字预失真器被耦接为提供奇数采样和偶数采样幅值 的第四预失真输出；并且预失真输出包括第一预失真输出、第二预失真输出、第三预失真 输出和第四预失真输出。
[0120] 在一些这类的装置中，输出级包括：第一加法器，其被耦接为叠加第一预失真输出和 第二预失真输出，以提供第一数字预失真采样；第二加法器，其被耦接为叠加第三预失真 输出和第四预失真输出，以提供第二数字预失真采样；以及复用器，其被耦接为接收第一 数字预失真采样和第二数字预失真采样，以在第一数字预失真采样和第二预失真采样之间 进行交替选择，以用于复用器的输出，从而提供用于数字预失真复合信号的数字预失真输 出采样。
[0121] 本申请中描述的又一示例性的装置大体涉及多频带的数字预失真。在该装置中，多频 带的数字预失真器引擎具有第一频带路径和第二频带路径。数字预失真器引擎的输入级被 耦接为通过第一频带路径接收第一输入采样和通过第二频带路径接收第二输入采样。输入 级被配置成提供第一输入采样的第一插值采样和第二输入采样的第二插值采样。输入级还 被配置成提供第一插值采样的第一插值幅值和第二插值采样的第二插值幅值。
数字预失真 器引擎的第一对数字预失真器被耦接为接收第一插值采样、第一插值幅值和第二插值幅 值。数字预失真器引擎的第二对数字预失真器被耦接为接收第二插值采样、第二插值幅值 和第一插值幅值。输出级被耦接为从第一对数字预失真器和第二对数字预失真器接收预失 真输出，并且被配置成提供由第一对数字预失真器和第二对数字预失真器输出的预失真输 出的数字预失真复合信号。
数字预失真 器引擎的第一对数字预失真器被耦接为接收第一插值采样、第一插值幅值和第二插值幅 值。数字预失真器引擎的第二对数字预失真器被耦接为接收第二插值采样、第二插值幅值 和第一插值幅值。输出级被耦接为从第一对数字预失真器和第二对数字预失真器接收预失 真输出，并且被配置成提供由第一对数字预失真器和第二对数字预失真器输出的预失真输 出的数字预失真复合信号。
[0122] 在一些这类的装置中，输入级包括：第一插值器，其被耦接为接收第一输入采样，以 提供第一插值采样；第二插值器，其被耦接为接收第二输入采样，以提供第二插值采样； 第一幅值模块，其被耦接为接收第一插值采样，以提供第一插值幅值；以及第二幅值模块， 其被耦接为接收第二插值采样，以提供第二插值幅值。
[0123] 在一些这类的装置中，第一对数字预失真器的第一数字预失真器和第二数字预失真器 被耦接为接收第一插值采样；第二对数字预失真器的第三数字预失真器和第四数字预失真 器被耦接为接收第二插值采样；第一数字预失真器被耦接为接收第一插值幅值；第二数字 预失真器被耦接为接收第二插值幅值；第三数字预失真器被耦接为接收第二插值幅值；第 四数字预失真器被耦接为接收第一插值幅值。
[0124] 在一些这类的装置中，第一数字预失真器被耦接为提供第一插值采样和第一插值幅值 的第一预失真输出；第二数字预失真器被耦接为提供第一插值采样和第二插值幅值的第二 预失真输出；第三数字预失真器被耦接为提供第二插值采样和第二插值幅值的第三预失真 输出；第四数字预失真器被耦接为提供第一插值采样和第二插值幅值的第四预失真输出； 并且预失真输出包括第一预失真输出、第二预失真输出、第三预失真输出和第四预失真输 出。
[0125] 在一些这类的装置中，输出级包括：第一加法器，其被耦接为叠加第一预失真输出和 第二预失真输出，以提供第一数字预失真采样；第二加法器，其被耦接为叠加第三预失真 输出和第四预失真输出，以提供第二数字预失真采样。
[0126] 在一些这类的装置中，输出级还包括：第一数字上变频器，其被耦接为接收第一数字 预失真采样，以提供第一上变频采样；第二数字上变频器，其被耦接为接收第二数字预失 真采样，以提供第二上变频采样；以及第三加法器，其被耦接为组合第一上变频采样和第 二上变频采样，以提供数字预失真复合信号。
[0127] 在一些这类的装置中，该装置还包括：第一波峰因子降低模块，其被耦接为第一载波 叠加，以提供第一输入采样；第二波峰因子降低模块，其被耦接为第二载波叠加，以提供 第二输入采样。其中第一载波叠加的频率与第二载波叠加的频率间隔开；以及第一波峰因 子降低模块被耦接为向第二波峰因子降低模块提供第一幅值信号；并且第二波峰因子降低 模块被耦接为向第一波峰因子降低模块提供第二幅值信号。
[0128] 本申请中描述的另一示例性的装置大体涉及多频带的数字预失真。在该装置中，数字 预失真器引擎具有单个频带路径。数字预失真器引擎的输入级被耦接为通过该频带路径接 收输入采样。输入级被配置成提供输入采样的第一幅值和第二幅值。输入采样用于二维的 非线性函数。第一幅值和第二幅值均是一维非线性函数的线性变换。数字预失真器引擎的 一对数字预失真器被耦接为接收输入采样、第一幅值和第二幅值。数字预失真器引擎的输 出级被耦接为从该对数字预失真器接收预失真输出，并且被配置成提供由该对数字预失真 器输出的预失真输出的数字预失真复合信号。
[0129] 在一些这类的装置中，上述频带路径是第一频带路径；数字预失真器引擎分别包括第 一频带路径和第二频带路径，以用于将第一频带与第二频带分离；输入采样是第一输入采 样；数字预失真器引擎的输入级被耦接为通过第一频带路径接收第一输入采样和通过第二 频带路径接收第二输入采样；第一幅值是第一线性变换幅值；输入级被配置成提供第一输 入采样的第一线性变换幅值和第二输入采样的第二线性变换幅值；第二幅值是第一交叉耦 接的线性变换幅值；输入级还被配置成提供第二输入采样的第一交叉耦接的线性变换幅值 和提供第一输入采样的第二交叉耦接的线性变换幅值。数字预失真器引擎的该对数字预失 真器是第一对数字预失真器；数字预失真器引擎的该第一对数字预失真器被耦接为接收第 一输入采样，并且被分别耦接为接收第一线性变换幅值和第一交叉耦接的线性变换幅值； 数字预失真器引擎的第二对数字预失真器被耦接为接收第二输入采样，并且被分别耦接为 接收第二线性变换幅值和第二交叉耦接的线性变换幅值；预失真输出是第一预失真输出； 输出级被耦接为从第一对数字预失真器接收第一预失真输出和从第二对数字预失真器接 收第二预失真输出；并且输出级被配置成提供由第一对数字预失真器和第二对数字预失真 器分别输出的第一预失真输出和第二预失真输出的数字预失真复合信号。
[0130] 在一些这类的装置中，输入级包括：第一幅值模块，其被耦接为接收第一输入采样， 以提供第一采样的幅值；第二幅值模块，其被耦接为接收第二输入采样，以提供第二采样 的幅值；第一线性变换模块，其被耦接为接收第一采样的幅值和第二采样的幅值，以提供 第一线性变换的幅值和第一交叉耦接的线性变换的幅值；以及第二线性变换模块，其被耦 接为接收第一采样的幅值和第二采样的幅值，以提供第二线性变换的幅值和第二交叉耦接 的线性变换的幅值。
[0131] 在一些这类的装置中，第一对数字预失真器的第一数字预失真器和第二数字预失真器 被耦接为接收第一输入采样；第二对数字预失真器的第三数字预失真器和第四数字预失真 器被耦接为接收第二输入采样；第一数字预失真器被耦接为接收第一线性变换的幅值；第 二数字预失真器被耦接为接收第一交叉耦接的线性变换的幅值；第三数字预失真器被耦接 为接收第二线性变换的幅值；以及第四数字预失真器被耦接为接收第二交叉耦接的线性变 换的幅值。
[0132] 在一些这类的装置中，第一数字预失真器被耦接为提供第一输入采样和第一线性变换 的幅值的第一预失真输出；第二数字预失真器被耦接为提供第一输入采样和第一交叉耦接 的线性变换的幅值的第二预失真输出；第三数字预失真器被耦接为提供第二输入采样和第 二线性变换的幅值的第三预失真输出；第四数字预失真器被耦接为提供第二输入采样和第 二交叉耦接的线性变换的幅值的第四预失真输出；第一预失真输出包括第一预失真输出和 第二预失真输出；而第二预失真输出包括第三预失真输出和第四预失真输出。
[0133] 在一些这类的装置中，输出级包括：第一加法器，其被耦接为叠加第一预失真输出和 第二预失真输出，以提供第一数字预失真采样；第二加法器，其被耦接为叠加第三预失真 输出和第四预失真输出，以提供第二数字预失真采样；第一数字上变频器，其被耦接为接 收第一数字预失真采样，以提供第一上变频采样；第二数字上变频器，其被耦接为接收第 二数字预失真采样，以提供第二上变频采样。
[0134] 在一些这类的装置中，输出级还包括：第三加法器，其被耦接为组合第一上变频采样 和第二上变频采样，以提供数字预失真复合信号。
[0135] 虽然以上描述了示例性的装置和/或方法，但是在不偏离由权利要求和等同例确定的范 围的情况下，可以想出根据本文描述的一个或者多个方面的其它的和进一步的实施例。列 出步骤的权利要求没有暗示步骤的任何顺序。商标是各自所有者的财产。
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