雷达是利用微波波段电磁波探测目标的电子设备。由于其无论白天黑夜均 能探测远距离的目标，且不受雾、云和雨的阻挡，具有全天候、全天时的特点， 并有一定的穿透能力，其不仅成为军事上必不可少的电子装备，而且广泛应用 于社会经济发展(如气象预报、资源探测、环境监测等)和科学研究(天体研 究、大气物理、电离层结构研究等)。根据用途，目前雷达可分为天气雷达、 导航雷达、目标探测雷达、侦察雷达、武器控制雷达、飞行保障雷达等。其中， 天气雷达是通过间歇性地向空中发射电磁波(脉冲)，然后接收被气象目标散 射回来的电磁波(回波)，探测400多千米半径范围内气象目标的空间位置和 特性。其主要由天线、馈线、伺服、发射机、接收机、信号处理器、产品生成、 显示终端等组成。信号处理器一般由PSP(软件可编程信号处理器)，如DSP (Digital Signal Processing，数字信号处理器)和硬件信号处理器组成。
硬件信号处理器是天气雷达系统的核心部件，它为雷达整机提供所需的各 种定时信号、IQ(同相正交)数据采集及天线控制等。硬件信号处理器的性能 对整机雷达的相参性和稳定性有着重要影响，直接决定了雷达性能指标。因此， 一个稳定可靠的硬件信号处理器对雷达整机就特别重要。
最初的设计中，硬件信号处理器大多采用纯硬件的实现方法，用分立元件 搭建逻辑电路。电路复杂，工作量大，可读性差，可靠性低，维护成本高，根 据特定的需求设计特定的电路，基本不具备通用性。
为了解决上述问题，现有技术提供了一种如图1所示的雷达信号处理器 10，其采用EPLD(Electrically Programmable Logic Device，电可编程逻辑器 件)系统定时器11来提供定时信号和同步信号。采用EPLD技术，上述问题 有所改善，逻辑图的复杂度相对简化，可靠性得到提高，逻辑电路的软件化使 得在设计、调试过程中对已经成型的逻辑电路进行修改变得可行。但由于受到 集成度低的限制，EPLD容量小，单片EPLD实现的功能有限，输人/输出口数 量少，与外围器件交换的数据量低，从而单片内的逻辑时序不能太复杂，使设 计电路相对还是比较复杂，调试工作量大。而且大容量的EPLD功耗大，发热 量高，导致稳定性不好，故障率高。
FPGA(Field—Programmable Gate Array，现场可编程门阵列)是在PAL (Programmable Array Logic，可编程阵列逻辑)、GAL(Generic Array Logic， 通用阵列逻辑)、EPLD等可编程器件的基础上进一步发展的产物。其采用了 LCA(Logic Cell Array，逻辑单元阵列)，内部包括CLB(Configurable Logic Block，可配置逻辑模块)、IOB(Input Output Block，输出输入模块)和 Interconnect(内部连线)三个部分。FPGA的基本特点主要有：
1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的 芯片。
2)FPGA可做其它全定制或半定制ASIC电路的中试样片。
3)FPGA内部有丰富的触发器和I/O引脚。
4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器 件之一。
5)FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼 容。
由此，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 其具有灵活性和及时面市的优势，越来越多地被设计者用来作为消费类、工业 和汽车、有线和无线通信以及医疗市场等系统中ASIC(Application Specific Integrated Circuit，专用集成电路)的替代方案。但目前，尚未有采用FPGA 芯片的雷达硬件信号处理器。
综上可知，现有雷达硬件信号处理器在实际使用上，显然存在不便与缺陷， 所以有必要加以改进。
实用新型内容
针对上述的缺陷，本实用新型的目的在于提供一种雷达硬件信号处理器及 雷达，其采用FPGA芯片从而通过较少的硬件来实现比现有技术复杂得多的逻 辑时序关系，并且具有小型化、模块化、通用性、可编程性和可修改性。
为了实现上述目的，本实用新型提供一种雷达硬件信号处理器，应用于包 括有接收机、发射机、天线和可编程信号处理器的雷达，所述硬件信号处理器 包括：
数据预处理器，基于现场可编程门阵列板，用于产生与所述接收机相关的 第一控制时序和产生与所述发射机相关的第二控制时序，并对所述接收机发送 的数据进行数据采集工作和将所述采集的数据发送至所述可编程信号处理器 进行数据处理。
根据本实用新型的天气雷达硬件信号处理器，所述现场可编程门阵列板为 CYCLONE EP1C6。
根据本实用新型的天气雷达硬件信号处理器，所述现场可编程门阵列板包 括：第一现场可编程门阵列板和第一现场可编程门阵列板；
所述数据预处理器包括：
第一数据预处理器，基于第一现场可编程门阵列板，用于产生与所述接收 机相关的第一控制时序，并对所述接收机发送的数据进行数据采集工作和将所 述采集的数据发送至所述可编程信号处理器进行数据处理；
第二数据预处理器，基于第一现场可编程门阵列板，用于产生与所述发射 机相关的第二控制时序。
根据本实用新型的天气雷达硬件信号处理器，第一数据预处理器包括：
第一指令译码和时序产生模块，为所述第一预处理器的核心，用于对所述 可编程信号处理器发送的第一控制指令进行译码，并产生与所述接收机相关的 第一控制时序；
第一定时驱动模块，用于对外发送所述第一控制时序。
数据采集模块，用于将所述接收机发送的串行数据进行串并转换以生成并 行数据，并发送至数据存储模块；
数据存储模块，用于存储所述并行数据，并在所述可编程信号处理器的控 制下通过所述第一指令译码和时序产生模块将所述并行数据发送至所述可编 程信号处理器进行数据处理；和/或，
所述第二数据预处理器包括：
第二指令译码和时序产生模块，为所述第二预处理器的核心，用于对所述 可编程信号处理器发送的第二控制指令进行译码，并产生与所述发射机相关的 第二控制时序；
第二定时驱动模块，用于对外发送所述第二控制时序。
根据本实用新型的天气雷达硬件信号处理器，所述第一和第二数据预处理 器均包括有：
第一接口模块，用于提供第一外部接口以连接所述第一和第二数据预处理 器。
根据本实用新型的天气雷达硬件信号处理器，所述第一数据预处理器的第 一接口模块通过一9.6MHz工作频率输出线、一Time0输入线、一上次脉冲重 复时间输入线、一下次上次脉冲重复时间输入线、一Time0-27输入线、一测 试RB输入线、一上次RB输入线和一复位输入线与所述第二数据预处理器的 第一接口模块相连。
根据本实用新型的天气雷达硬件信号处理器，所述第二数据预处理器进一 步包括：
天线控制模块，用于负责接收所述天线的状态和控制指令；
第二接口模块，用于提供第二外部接口以所述第二定时驱动模块通过该第 二外部接口对外发送所述第二控制时序。
根据本实用新型的天气雷达硬件信号处理器，所述天线控制模块进一步包 括：天线控制子模块和天线控制驱动子模块；
所述天线控制子模块通过所述天线控制驱动子模块接收所述天线的状态 和控制指令。
根据本实用新型的天气雷达硬件信号处理器，所述第二外部接口对外连接 有一Rx Pro PSP输入线、一Rx Pro CMD输出线、一RF Pls Start输出线、一 MOD Discharg输出线、一MOD Charge输出线、一Fil sync Trg输出线、一 RF Driver输出线、一SH BM PIs输出线、一RF Gate输出线、一PRI[1..3]输 出线、一SH RF Pls输出线、一Trig Charge输出线、一Post Chrg trig输出线、 一下次上次脉冲重复时间输出线、一上次脉冲重复时间输出线、一RXctr data[0..7]输出线、一RX clk[0…5]输出线、一COM TX输出线、一COM RX 输入线；和/或
所述天线控制子模块通过一数据D[7..0]输入输出线、一地址A[2..0]输出 线、一MR输出线、一CS/输出线、一读控制输出线、一写控制输出线、一INT0 输入线与所述第二指令译码和时序产生模块相连，并且通过一Sin输出线和一 Sout输入线与所述天线控制驱动子模块相连；和/或
所述天线控制驱动子模块通过一发送TX输出线和一RX输入线与所述第 二外部接口相连。
根据本实用新型的天气雷达硬件信号处理器，所述第一数据预处理器进一 步包括：
第三接口模块，用于提供第三外部接口以所述第一定时驱动模块通过该第 三外部接口对外发送所述第一控制时序。
根据本实用新型的天气雷达硬件信号处理器，所述第三外部接口对外连接 有一Q Video输入线、一I Video输入线、一Log Video输入线、一AGC[0..5] 输入线、一Lin ser clk输入线、一interf flag out输入线、一Log ser clk输入线、 一9.6MHz工作频率输出线、一Log A/D clk输出线、一Test AGC slt输出线、 一Lin A/D clk输出线、一AGC test[1..6]输出线、一Lin A/D AGC cp输出线、 一Log ser clk输出线、一Lin ser clk输出线、一Lin A/D T/H输出线、一Log A/D T/H输出线、一测试偏差数据输出线、一测试偏差时钟输出线、一Ser clk输 出线、一Ser Rx sta dat输出线、一Status dat clk输出线、一Test A/D clk输出 线、一Peak detect Clr输出线、一Peak det out EN输出线、一Test CMD输出 线、一负载线、一Delay Line线。
根据本实用新型的天气雷达硬件信号处理器，所述第一和第二数据预处理 器还进一步均包括：
第四接口模块，用于提供第四外部接口以连接所述第一数据预处理器和所 述可编程信号处理器；和连接所述第二数据预处理器和所述可编程信号处理 器。
根据本实用新型的天气雷达硬件信号处理器，所述可编程信号处理器通过 一地址A[7..0]输出线、一数据D[31..0]输入输出线、一INT/输出线、一W/输 出线、一IOE输出线与所述第一和第二数据预处理器的第四接口模块相通讯。
根据本实用新型的天气雷达硬件信号处理器，所述第一指令译码和时序产 生模块通过一使能输出线、一复位输出线、一复位时钟输出线和一数据D[0..31] 输入线与所述数据存储模块相通讯，并且通过一DIQLOG[0..11]输出线、一 Lin/Log输出线、一使能输出线与所述数据采集模块相通讯；和/或
所述数据采集模块通过一数据Dout[0..31]输出线与所述数据存储模块相 通讯。
本实用新型还提供一种雷达，所述雷达还包括有接收机、发射机、天线和 可编程信号处理器的雷达，所述硬件信号处理器包括：
数据预处理器，基于现场可编程门阵列板，用于产生与所述接收机相关的 第一控制时序和产生与所述发射机相关的第二控制时序，并对将所述接收机发 送的数据进行数据采集工作和将所述采集的数据发送至所述可编程信号处理 器进行数据处理。
本实用新型硬件信号处理器包括：数据预处理器，基于FPGA芯片板，用 于产生与接收机相关的第一控制时序和产生与发射机相关的第二控制时序，并 对接收机发送的数据进行数据采集工作和将所采集的数据发送至所述数字信 号处理器进行数据处理。借此，本实用新型通过较少的硬件来实现比现有技术 复杂得多的逻辑时序关系，并且具有小型化、模块化、通用性、可编程性和可 修改性。
附图说明
图1是现有技术提供的雷达硬件信号处理器；
图2是本实用新型优选实施例提供的雷达硬件信号处理器模块示意图；
图3是本实用新型优选实施例提供的雷达硬件信号处理器电路连接示意 图；
图4是本实用新型优选实施例提供的第一数据预处理器电路连接示意图；
图5是本实用新型优选实施例提供的第二数据预处理器电路连接示意图。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图 及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体 实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型的基本思想是：在雷达硬件信号处理器采用FPGA芯片来代 替EPLD芯片，并尽可能在FPGA内部实现所有功能，减少外围器件，从而实 现统一板级设计、提高定时精度及可靠性、降低成本、实现硬件的灵活配置。
本实用新型优选实施例提供的雷达硬件信号处理器200如图2所示，该雷 达硬件信号处理器200应用于包括有如馈线、伺服、产品生成、显示终端、接 收机300、发射机400、天线500、PSP(主要核心为DSP)600等的雷达20 中。从本质上而言，PSP600是属于雷达信号处理器的软件信号处理部分，雷 达硬件信号处理器200是属于雷达信号处理器的硬件信号处理部分。
该雷达硬件信号处理器200主要用于产生与接收机300相关的第一控制时 序和产生与发射机400相关的第二控制时序，并对接收机300发送的数据进行 数据采集工作和将所述采集的数据发送至DSP600进行数据处理。
参见图2，该雷达硬件信号处理器200包括有第一数据预处理器210、第 二数据预处理器220，其中：
第一数据预处理器210，基于第一FPGA芯片板，用SA-HSPII-A表示， 用于产生与接收机300相关的第一控制时序，并对接收机300发送的数据进行 数据采集工作和将所述采集的数据发送至DSP600进行数据处理。
本优选实施例中，基于成本控制及实际功能的需要，所述第一FPGA芯片 板为CYCLONE EP1C6。CYCLONE EP1C6是Altera推出的一款高性价比 FPGA，工作电压3.3V，内核电压1.5V。采用0.13μm工艺技术，全铜SRAM 工艺，其密度为5980个逻辑单元，包含20个128×36位的RAM块(M4K 模块)，总的RAM空间达到92160位。内嵌2个锁相环电路和一个用于连接 SDRAM的特定双数据率接口，工作频率高达200MHz[3]。
须声明，其它FPGA芯片板同样适用于本实用新型，其同样在本实用新型 保护的范围。
该第一数据预处理器210具体包括第一指令译码和时序产生模块211、第 一定时驱动模块212、数据采集模块213、数据存储模块214、第一接口模块 215、第三接口模块216和第四接口模块217。
第一指令译码和时序产生模块211，为所述第一预处理器210的核心即 EP1C6的核心芯片部分，用于对所述PSP 600发送的第一控制指令进行译码， 并产生与所述接收机300相关的第一控制时序。该第一指令译码和时序产生模 块211具体可分为第一指令译码子模块和第一时序产生子模块。
软件控制指令通过DSP 600送往硬件信号处理器200，然后再通过第一指 令译码和时序产生模块211或第二指令译码和时序产生模块221进行译码，可 方便地对定时时序进行修改调试，产生各路定时信号，送往第一定时驱动模块 212或第二定时驱动模块222。
第一定时驱动(DRIVER)模块212，与第一指令译码和时序产生模块211 相连，用于对外发送所述第一指令译码和时序产生模块211生成的第一控制时 序。
该模块212根据雷达各部分的要求，将各路定时信号即第一控制时序以 RS-422送往雷达各部分。
数据采集模块213，与第一指令译码和时序产生模块211和数据存储模块 214相连，用于将接收机300发送的串行IQ数据进行串并转换以生成并行IQ 数据，并发送至数据存储模块214。
具体而言，数据采集模块213将接收机300发送的FIX/FlOAT数据和 LOG/LIN数据进行CONV(转换)，然后将转换后的数据发送至数据存储模 块214进行存储。
数据存储模块214，用于存储所述并行IQ数据，并在PSP 600控制下通 过所述第一指令译码和时序产生模块211和第四接口模块217将所述并行IQ 数据发送至PSP 600进行数据处理，如完成FFT/IFFT，以实现信号的时-频域 转换、回波频谱分析、频域数字脉冲压缩等。
本优选实施例中，采用FIFO(先入先出)存储器作为数据存储模块214。 但其它存储器，如SDRAM存储器(Signal Port Random Access Memory，单端 口随机存储器)、DPRAM存储器(Dual Port Random Access Memory，双端口 随机存储器)等同样适用于本实用新型。
第一接口模块215，用于提供第一外部接口以连接所述第一和第二数据预 处理器210、220。本优选实施例中，第一接口模块215采用CON 26器件。
第三接口模块216，用于提供第三外部接口以所述第一定时驱动模块212 通过该第三外部接口对外发送所述第一控制时序。本优选实施例中，第三接口 模块216采用CON 100器件。
第四接口模块217，用于提供第四外部接口以连接所述第一指令译码和时 序产生模块211和PSP 600。PSP 600通过第四接口模块217传送软件控制指 令和接收并行IQ数据。本优选实施例中，第四接口模块217采用Dsplink 2器 件。
第二数据预处理器210，基于第二FPGA芯片板，用SA-HSPII-B表示， 用于产生与发射机400相关的第二控制时序。
本优选实施例中，基于成本控制及实际功能的需要，所述第二FPGA芯片 板同样为CYCLONE EP1C6。
第二数据预处理器220具体包括：第二指令译码和时序产生模块221、第 二定时驱动模块222、天线控制模块223、第二接口模块224、第一接口模块 215和第四接口模块217。
第二指令译码和时序产生模块221，为所述第二预处理器220的核心，用 于对PSP 600发送的第二控制指令进行译码，并产生与所述发射机400相关的 第二控制时序。其可具体分为第二指令译码子模块和第二时序产生子模块。
第二定时驱动模块222，用于通过第二接口模块224对外发送所述第二指 令译码和时序产生模块221产生的第二控制时序。
天线控制模块223，用于负责接收天线500的状态和控制指令。天线控制 模块223进一步包括：天线控制子模块2231和天线控制驱动子模块2232。其 中，天线控制子模块2231采用TL16c550器件，天线控制驱动子模块2232采 用COM DRIVE器件。天线控制子模块2231通过天线控制驱动子模块2232 接收所述天线500的状态和控制指令。
第二接口模块224，用于提供第二外部接口以所述第二定时驱动模块222 通过该第二外部接口对外发送所述第二控制时序。本优选实施例中，第二接口 模块224采用CON 68器件。
第一接口模块215，用于提供第一外部接口以连接所述第一和第二数据预 处理器210、220。本优选实施例中，第一接口模块215采用CON 26器件。
第四接口模块217，用于提供第四外部接口以连接所述第二指令译码和时 序产生模块221和PSP 600。PSP 600通过第四接口模块217传送软件控制指 令。本优选实施例中，第四接口模块217采用Dsplink 2器件。
图3是本实用新型优选实施例提供的雷达硬件信号处理器电路连接示意 图。其中，SA-HSPII-B220通过9.6MHz工作频率输入线、一Time 0输出线、 一Last PRT(上次脉冲重复时间)输出线、一Next to Last PRT(下次上次脉 冲重复时间)输出线、一Time 0-27输出线、一Test RB(测试RB)输出线、 一Last RB(上次RB)输出线和一Reset0(零复位)输出线与SA-HSPII-A 210 相通讯。PSP 600通过一地址A[7..0]输出线、一数据D[31..0]输入输出线、一 INT/输出线、一W/输出线、一IOE输出线与SA-HSPII-B 220和SA-HSPII-A 210 相通讯，并且PSP 600还通过一Reset0(零复位)输出线控制SA-HSPII-B 220 的复位。SA-HSPII-B 220还通过外部的CON 68对外通讯，SA-HSPII-A 210 还通过外部的CON 100对外通讯。
图4是SA-HSPII-A 210也就是第一数据预处理器210的内部电路设计或 配置图。参见图4，SA-HSPII-A 210具体连接如下，第一指令译码和时序产生 模块211为CYCLONE EP1C6的核心，其连接有第一定时驱动模块212(即 DRIVER)、数据采集模块213、数据存储模块214(即FIFO存储器)、第一 接口模块215(即Con 26)和第四接口模块217(即Dsplink 2)，其中：
第一指令译码和时序产生模块211通过一FIFO_OE/(使能)输出线、一 FIFO_RST/(复位)输出线、一FIFO_RCLK(复位时钟)输出线和一数据D[0..31] 输入线与FIFO存储器214相通讯，并且通过一DIQLOG[0..11]输出线、一 Lin/Log输出线、一En Out(使能)输出线与数据采集模块213相通讯。所述 数据采集模块213通过一数据Dout[0..31]输出线与所述FIFO存储器214相通 讯。
Con 26连接有一9.6MHz工作频率输出线、一Time 0输入线、一Last PRT 输入线、一Next to Last PRT输入线、一Time 0-27输入线、一Test RB输入线、 一Last RB输入线和一Reset 0输入线。
DRIVER 212连接有一第三接口模块216(即CON100)，该CON100连 接有一Q Video输入线、一I Video输入线、一Log Video输入线、一AGC[0..5] 输入线、一Lin ser clk输入线、一interfflag out输入线、一Log ser clk输入线、 一9.6MHz工作频率输出线、一Log A/D clk输出线、一Test AGC slt输出线、 一Lin A/D clk输出线、一AGC test[1..6]输出线、一Lin A/D AGC cp输出线、 一Log ser clk输出线、一Lin ser clk输出线、一Lin A/D T/H输出线、一Log A/D T/H输出线、一Test Bias data(测试偏差数据)输出线、一Test Bias clk(测 试偏差时钟)输出线、一Ser clk输出线、一Ser Rx sta dat输出线、一Status dat clk输出线、一Test A/D clk输出线、一Peak detect Clr输出线、一Peak det out EN输出线、一Test CMD输出线、一负载线、一Delay Line线。
Dsplink 2连接有一地址A[7..0]输出线、一数据D[31..0]输入输出线、一 INT/输出线、一W/输出线、一IOE输出线。
参见图5的SA-HSPII-B 220也就是第二数据预处理器220的内部电路设 计或配置图，第二指令译码和时序产生模块221为CYCLONE EP1C6的核心， 其连接有第二定时驱动模块222(即DRIVER)、第一接口模块215(即Con 26)、 第四接口模块217(即Dsplink 2)和天线控制子模块2231(即TL16c550)， 其中：
TL16c550通过一数据D[7..0]输入输出线、一地址A[2..0]输出线、一MR 输出线、一CS/输出线、一CR/(读控制)输出线、一CW/(写控制)输出线、 一INT0输入线与所述第二指令译码和时序产生模块221相通讯，并且通过一 Sin输出线和一Sout输入线与所述天线控制驱动子模块2232(即COM DRIVER)相通讯。COM DRIVER 2232通过一TX(发送)输出线和一RX(接 收)输入线与第二接口模块224(即CON68)相连，CON68一端与DRIVER 222 相连，另一端还连接有Rx Pro PSP输入线、一Rx Pro CMD输出线、一RF Pls Start输出线、一MOD Discharg输出线、一MOD Charge输出线、一Fil sync Trg 输出线、一RF Driver输出线、一SH BM PIs输出线、一RF Gate输出线、一 PRI[1..3]输出线、一SH RF Pls输出线、一Trig Charge输出线、一Post Chrg trig 输出线、一Next to Last PRT输出线、一Last PRT输出线、一RXctr data[0..7] 输出线、一RX clk[0…5]输出线、一COM TX输出线、一COM RX输入线。
须声明，所述“输入线”、“输出线”是相对而言的，当信号通过连接线 流进一模块时，其视为输入线，当信号通过连接线流出一模块时，其视为输出 线。
由此，通过采用FPGA替代EPLD作为定时器的主要硬件，运用HDL语 言来编写实现定时控制功能的源程序，在缩短定时器的设计周期、提高设计效 率、便于调试的同时，还增强了整个系统的可靠性，能够满足当前系统越来越 复杂的需要。
本本实用新型所提供的雷达硬件信号处理器不仅仅适用于天气雷达系统、 大气雷达系统，还可以适用于其它未提及类型的雷达系统。
当然，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其 实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改 变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保 护范围。