本发明一般涉及半导体集成电路，更具体地说，本发明与将接收的串 行数据转换成相应并行数据的串并转换器相关。

该专利申请是1997年1月31日申请的日本专利申请系列号 19069/1997的对应申请，其主体内容在此作为参考。

图6是一个根据现有技术的串并转换器的电路简图。

移位寄存器10包括D触发器(FF)11-1～11-n(n≥2，n：整 数)。FF11-1的数据输入端D与以位为单位串行接收含有多个数据位数 据的串行数据输入端1连接。FF11-2的数据输入端D与FF11-1的输 出端Q连接。FF11-3～11-n的连接以这种方式进行下去。FF11-n 的输出端Q与并行转换器20连接。串行时钟输入端3分别与FF11-1～ 11-n的时钟端连接。

FF11-1～11-n在公共串行时钟作用下，以位为单位分别存储大量 数据位。所以，当n位数据在串行数据输入端1接收时，移位寄存器10就 会在n个时钟周期内存储完这个数据。

并行转换器20包括D触发器(FF)21-1～21-n(n≥2，n：整 数)。FF21-1的数据输入端D与FF11-1的输出端Q连接。FF21-1 的数据输出端Q与并行数据输出端30-1连接。FF21-2～21-n的连 接以这种方式进行下去。并行时钟输入端5接收并行时钟信号，并分别与 FF21-1～21-n的时钟端连接。

在并行转换器20中，在并行时钟信号的作用下，FF21-1～21-n 以位为单位分别存储和输出在数据输入端D接收的大量数据位。所以，当n 位数据在移位寄存器10中存储时，并行转换器20能够将n位数据并行输 出给并行数据输出端31-1～31-n(n≥2，n：整数)。

图6中的串并转换器由于需要许多D触发器电路，所以要求相对大的 器件面积。就n位并行数据输出来说，需要2n个D触发器。因为所有的触 发器11-1～11-n和21-1～21-n同时受时钟作用，所以也会导致 噪声。

本发明的一个目的就是提供一个能减少工作噪声产生和提高电路工作 可靠性的串并转换器。

根据本发明的一个方面，为达到以上目的，这里提供一个串并转换器， 它包括：在第一个时钟信号从第一电平到第二电平的时钟转变期间能够存 储和输出所接收串行数据每一位的数据接收电路；和一个并行转换器，它 含有许多存储电路，其中每一个所述存储电路存储和输出在各个第二时钟 信号转变期间从所述数据接收电路中输出的一位数据，这个第二时钟信号 具有从第一电平到第二电平的连续时钟转变，以使时钟连续作用多个的存 储电路。

根据本发明的另一方面，为达到以上目的，这里提供一个串并转换器 包括：具有一个输出端，一个输入端和一个时钟端的第一延迟电路，它在 加在所述时钟端上第一时钟信号的每个时钟转变过程中，在所述输入端接 收串行数据并在所述输出端输出所说的串行数据的逻辑电平；和n个第二 延迟电路，其中n是一个大于一的整数，每个第二延迟电路有一个输出端， 一个输入端和一个时钟端，所述n个第二延迟电路的所述输入端与所述第 一延迟电路的所述输出端连接，并且所述n个第二延迟电路的所述第二时 钟端分别接收n个第二时钟信号；其中每个所述n个第二延迟电路在加在 时钟端上各个所述n个时钟信号的每个时钟转变期间，在各自的输出端上 输出所述第一延迟电路所述输出端的逻辑电平，并且，其中所述n个时钟 信号相互异相，由此所述n个第二延迟电路连续受时钟作用。

根据本发明的另一方面，为达到以上目的，这里提供一个串并转换器， 包括：具有一个输出端，一个输入端和一个时钟端的第一延迟电路，它在 加在所述第一延迟电路所述时钟端上第一时钟的每个时钟转变过程中，在 所述输入端接收串行数据并在所述输出端输出所述串行数据的逻辑电平； 第二和第三延迟电路，每个延迟电路都有一个输出端，一个输入端和一个 时钟端，第二和第三延迟电路的所述输入端与所述第一延迟电路的所述输 出端连接，并且所述n个第二和第三延迟电路的所述第二时钟端分别接收 第二和第三时钟信号，其中每个所述第二和第三延迟电路在加在时钟端上 所述第二和第三各个时钟信号的每个时钟转变期间，在各自的输出端上输 出所述第一延迟电路所述输出端的逻辑电平，其中所述第二和第三时钟信 号相互异相，由此所述第二和第三延迟电路连续受时钟作用；一个由n个 第四延迟电路组成的第一组，其中n是一个大于1的整数，每个延迟电路 具有一个输出端，一个输入端和一个时钟端，所述第一组n个第四延迟电 路的所述每个输入端与所述第二延迟电路的所述输出端连接，并且所述第 一组n个第四延迟电路的所述每个时钟端分别接收2n个第四时钟信号的第 一n个信号，其中每个所述第一组中n个第四延迟电路在加在时钟端上各 个所述2n个第四时钟信号的第一n个信号的每个时钟转变期间，在各自的 输出端上输出所述第二延迟电路所述输出端的逻辑电平；一个由n个第四 延迟电路组成的第二组，其中n是一个大于1的整数，每个延迟电路具有 一个输出端，一个输入端和一个时钟端所述第二组中n个第四延迟电路的 所述每个输入端与所述第三延迟电路的所述输出端连接，并且所述第二组 中n个第四延迟电路的所述每个时钟端分别接收2n个第四时钟信号的第二 n个信号，其中每个所说第二组中n个第四延迟电路在加在时钟端上各个所 述2n个第四时钟信号的第二n个信号的每个时钟转变期间，在各自的输出 端上输出所述第三延迟电路所述输出端的逻辑电平；其中所述2n个第四时 钟信号相互异相，由此所述第一和第二组的所述2n个延迟电路连续受时钟 作用。

虽然本说明以具体指出和清楚阐明本发明主体的权利要求来结束，但 本发明，以及它的目的、特点和优点，将从以下与伴随的附图连在一起的 描述中得到更好的理解，其中：

图1是一个根据本发明第一实施方式的串并转换器的电路简图。

图2是描述图1中串并转换器工作的时序图。

图3是一个根据本发明第二实施方式的串并转换器的电路简图。

图4是一个根据本发明第三实施方式的串并转换器的电路简图。

图5是描述图4中串并转换器工作的时序图。

图6是一个根据现有技术的串并转换器的电路简图。

根据本发明的串并转换器的第一实施方式将在下面参考伴随的简图进 行详细描述。

图1是一个根据本发明第一实施方式的串并转换器的电路简图。

正象图1中所示，串并转换器包括D触发器(FF)110，它是一个串 行接收含有许多位的数据中每一位的接收电路；和一个接收数据接收电路 的输出的并行转换器120。FF110的数据输入端D与连续接收含有许多位 的数据中每一位的串行数据输入端101连接。FF110的时钟端C与接收作 为第一时钟信号的串行时钟信号的串行时钟输入端103连接。FF110有一 个数据输出端Q。

FF110在串行时钟信号上升沿存储和输出在串行数据输入端D接收的数 据位。

并行转换器120包括作为存储电路的多个D触发器(FF)121-1～ 121-n(n≥2，n：整数)。

在FF121-1～121-n中，每个数据输入端D与FF110的数据输出 端Q连接。

FF121-1～121-n的每个时钟端C与多个并行时钟输入端105-1～ 105-n(n≥2，n：整数)的每个连接。

每个并行时钟输入端分别接收作为第二时钟信号的多个并行时钟信号 中的一个。

每个FF121-1～121-n都有与输出端130-1～130-n分别连接 的数据输出端Q。

如上所述形成的并行转换器120在多个并行时钟信号的上升沿存储和 输出FF110输出的预先确定的数据位。

如上所述形成的第一实施方式的串并转换器，其工作原理将参照图1 中的电路图和图2中的时序图进行描述。

在初始阶段，FF110和FF121-1～121-4的每个触发器都存储无 效数据“0”。串行时钟信号和在并行时钟端105-1，105-2接收的 并行时钟信号为低电平。在并行时钟端105-3，105-4接收的并行时 钟信号为高电平。

在时间T1时，串行数据输入端101在串行时钟信号的上升沿接收含有 四位A1～A4的数据中数据位A1。在时间T1之前，并行时钟输入端105 -2电平也升高。但是因为FF110的输出端在初始阶段存储和输出无效数 据“0”，所以，“0”就存储和输出给FF121-2。

在时间T2时，FF110在串行时钟的上升沿存储和输出在串行数据输入 端101接收的数据位A1。这里，串行数据输入端101在串行时钟信号上升 沿时间之后接受下一位A2。如果串行数据输入端101在串行时钟信号上升 沿时接受下一位A2，那么下一位A2就会存在FF110中。因为串行数据输 入端101是在串行时钟信号上升沿时间之后接受下一位A2，所以本发明就 避免了以上问题。此外，输入到并行时钟输入端105-1的并行时钟信号 电平升高。这里，数据位A1的输出因FF110的工作延迟而在FF110中延迟。 这就是为什么FF121-1存储FF110在A1前输出的数据“0”。

在时间T3时，串行时钟信号的上升沿处，FF110存储和输出在串行数 据输出端101处接受的数据位A2。这里，串行数据输入端101在串行时钟 信号上升沿时间之后接受下一个数据位A3。并且，输入到并行时钟输入端 105-4的并行时钟信号电平升高。

这里，数据位A3的输出因FF110的工作延迟而在FF110中延迟。这就 是为什么FF121-4存储FF110在A2前输出的A1。

在时间T4-T6时，在输入到并行时钟输入端105-3～105-1的 并行时钟信号的每个上升沿，FF121-3～121-1分别存储和输出FF110 输出的数据位A2～A4。因此，并行转换器120把含有4个串行输入的数 据位A1-A4的数据分别并行输出到每个并行数据输出端130-4～130 -1。这里，FF110存储和输出在串行数据输入端101接收的数据位B1。

在时间T7和T8时，并行转换器120在每个并行时钟信号上升沿并行 输出每个含有4个串行输入的数据位B1-B4的数据和含有4个数据位C1 -C4的数据。此外，并行数据输出端130-1输出的数据位是四位数据中 最后输入到串行数据输入端101的数据位。(如图2中所示的数据位A4)， 而并行数据输出端130-4输出的数据位是四位数据中首先输入到串行数 据输入端101的数据位(如图2中所示的A1)。

在第一实施方式的串行转换器中，因为并行时钟信号的每个上升沿时 间分别在串行时钟信号的每个周期移动一个相位，所以组成串行转换器的 所有FF不能同时工作。

因此，当串并转换器工作时，第一实施方式能减少工作噪声的产生。 此外，第一实施方式可缩小串并转换器电路的尺寸。

根据本发明串并转换器的第二实施方式接下来将参照附图进行详细描 述。

图3是一个根据本发明第二实施方式的串并转换器的电路图。

正象图3所示，第二实施方式的特点在于它有一个时钟分频电路150。 时钟分频电路150接收串行时钟信号并把串行时钟信号分频。然后，时钟 分频电路150输出许多并行时钟信号，这些时钟信号上升沿在串行时钟信 号的每个周期都移动一个相位。

然后，时钟分频电路150分别把多个并行时钟信号输出给并行转换器 120中每个FF121-1～121-n。

因此，由于第二实施方式可在串行转换器中产生与串行时钟信号同步 的并行时钟信号，所以，第二实施方式可减少接收多个并行时钟信号的输 入信号和外部输入信号端的数量。

此外，因为并行时钟信号容易与串行时钟同步，所以第二实施方式可 提高电路工作的可靠性。

根据本发明串并转换器的第三实施方式接下来将参照附图进行详细描 述。

图4是一个根据本发明第二实施方式的串并转换器的电路图。

正象图4所示，第三实施方式的特点是具有包括FF110的第一数据接 收电路和作为数据传送电路210的第二数据接收电路。数据传送电路210 包括D触发器211，212(FF211，FF212)。FF211，FF212的每个数据 输入端D与FF110的输出端Q连接。FF211的时钟端C与接收多个第二并 行时钟信号之一的第二并行时钟信号输入端231连接。以同样的方法， FF212的时钟端与接收多个第二并行时钟信号另一个的第二并行时钟信号 输入端232连接。并且FF211和FF212分别有一个输出端Q。例如，第二 并行时钟信号表现为两个信号，这两个信号电平互补。每个第二并行时钟 信号的一个时钟周期等于串行时钟信号的两个时钟周期。

如上所述形成的数据传送电路210在并行时钟信号的上升沿存储和输 出FF110输出到FF211或FF212的串行数据的数据位。这里因为两个并行 时钟信号的电平互补，所以数据传送电路210每1/2周期移动时间内，以 位为单位存储FF110输出的串行数据的数据位。

并行转换器220包括许多D触发器(FF)221～226，它们组成与数 据传送电路210输出数相对应的块。这里因为数据传送电路210有两个输 出，所以形成了接收两输出之一的第一FF组和接收两输出另一个的第二FF 组。数据传送电路210包括由在数据输入端D接收FF212输出的FF221， 223，225组成的第一块以及由在数据输入端D接收FF211输出的FF222， 224，226组成的第二块。FF221，223，225的每个时钟端C分别与接收 多个第一并行时钟信号之一的第一并行时钟输入端241，243，245连接。 以同样的方法，FF242，244，246的每个时钟端C分别与接收多个第一 并行时钟信号之一的第一并行时钟输入端FF222，224，226连接。并且， FF221～226分别有一个输出端Q。这里，FF221～226分别输入第一并行 时钟信号，这个信号在串行时钟信号每个周期中移动一个相位，。这里， 每个第一并行时钟信号的一个周期等于串行时钟信号的六个周期。

如上所述形成的第三实施方式的串并转换器，其工作原理将参照图4 中的电路图和图5中的时序图进行描述。

在开始阶段，第三实施方式假设FF110，211，212～226存储了无 效数据“0”，并且接收串行时钟信号和第二并行时钟信号的第二并行时 钟输入端232以及接收第一并行时钟信号的第一并行时钟输入端242～244 为低电平，而接收第二并行时钟信号的第二并行时钟输入端231和接收第 一并行时钟信号的第一并行时钟输入端241，245，246为高电平。

在时间T1时，串行数据输入端101在串行时钟信号的上升沿接收A1～ A6六位组成的数据中的A1位。这里，输入到第二并行时钟输入端232的第 二并行时钟信号和输入到第一并行时钟输入端244的第一并行时钟信号的 电平也升高。然而，因为FF110，212的输出是无效数据“0”，所以， FF212，224存储和输出无效数据“0”。

在时间T2时，FF110在串行时钟信号的上升沿存储和输出在串行数据 输入端101接收的数据位A1。这里，串行数据输入端101在串行时钟信号 上升沿之后接收下一位A2。如果串行数据输入端101在串行时钟信号上升 沿接收下一位A2，那么下一位A2就会存在FF110中。因为串行数据输入 端101是在串行时钟信号上升沿之后接收下一位A2，所以本发明可以避免 以上问题。此外，输入到第二并行时钟输入端231的第二并行时钟信号和 输入到第一并行时钟输入端243的第一并行时钟信号的电平也升高。然而， 因为数据位A1的输出因FF110的工作延迟而在FF110中延迟，所以，FF211 在第二并行时钟信号的上升沿存储FF110存储A1前输出的数据“0”。并 且，因为FF211的输出是数据“0”，所以，FF223存储和输出数据“0”。

在时间T3时，FF110在串行时钟信号的上升沿存储和输出在串行数据 输入端101接收的数据位A2。这里，串行数据输入端101在串行时钟信号 上升沿之后接收下一位A3。如果串行数据输入端101在串行时钟信号上升 沿接收下一位A3，那么下一位A3就会存在FF110中。因为串行数据输入 端101是在串行时钟信号上升沿之后接收下一位A3，所以本发明可以避免 以上问题。此外，输入到第二并行时钟输入端232的第二并行时钟信号的 电平也升高。然而，因为数据位A2的输出因FF110的工作延迟而在FF110 中延迟，所以，FF212在第二并行时钟信号的上升沿存储FF110存储A2前 输出的数据位A1。此外，输入到第一并行时钟输入端242的第一并行时钟 信号的电平也升高。然而，因为位A1的输出因FF212的工作延迟而在FF212 中延迟，所以，FF222在第一并行时钟信号的上升沿存储FF212存储A1前 输出的数据“0”。

在时间T4时，FF110在串行时钟信号的上升沿存储和输出在串行数据 输入端101接收的数据位A3。这里，串行数据输入端101在串行时钟信号 上升沿之后接收下一位A4。此外，输入到第二并行时钟输入端231的第二 并行时钟信号的电平也升高。然而，因为位A3的输出因FF110的工作延迟 而在FF110中延迟，所以，FF211在第二并行时钟信号的上升沿存储和输 出FF110存储A3前输出的数据位A2。这里，输入到第一并行时钟输入端 241的第一并行时钟信号的电平也升高。然而，因为位A2的输出因FF211 的工作延迟而在FF211中延迟，所以，FF221在第一并行时钟信号的上升 沿存储FF211输出A2前输出的数据“0”。

在时间T5时，FF110在串行时钟信号的上升沿存储和输出在串行数据 输入端101接收的数据位A4。这里，串行数据输入端101在串行时钟信号 上升沿之后接收下一位A5。此外，输入到第二并行时钟输入端232的第二 并行时钟信号的电平也升高。然而，因为数据位A4的输出因FF110的工作 延迟而在FF110中延迟，所以，FF212在第二并行时钟信号的上升沿存储 和输出FF110存储A4前输出的数据位A3。这里，输入到第一并行时钟输 入端246的第一并行时钟信号的电平也升高。然而，因为位A3的输出因 FF212的工作延迟而在FF212中延迟，所以，FF226在第一并行时钟信号的 上升沿存储FF211存储A3前输出的数据位A1。

在时间T6时，FF110在串行时钟信号的上升沿存储和输出在串行数据 输入端101接收的数据位A5。这里，串行数据输入端101在串行时钟信号 上升沿之后接收下一位A6。此外，输入到第二并行时钟输入端231的第二 并行时钟信号的电平也升高。然而，因为数据位A5的输出因FF110的工作 延迟而在FF110中延迟，所以，FF211在第二并行时钟信号的上升沿存储 和输出FF110存储A5前输出的数据位A4。这里，输入到第一并行时钟输 入端245的第一并行时钟信号的电平也升高。然而，因为位A4的输出因 FF211的工作延迟而在FF212中延迟，所以，FF225在第一并行时钟信号的 上升沿存储FF211存储A4前输出的数据位A2。

在时间T7时，FF224在输入到第一时钟信号输入端244的第一并行时 钟信号的上升沿存储和输出FF212输出的数据位A3。

在时间T8时，FF223在输入到第一时钟信号输入端243的第一并行时 钟信号的上升沿存储和输出FF211输出的数据位A4。

在时间T9时，FF222在输入到第一时钟信号输入端242的第一并行时 钟信号的上升沿存储和输出FF212输出的数据位A5。

在时间T10时，FF221在输入到第一时钟信号输入端241的第一并行 时钟信号的上升沿存储和输出FF211输出的数据位A6。

并行转换器220将串行输入A1～A6六位构成的数据输出到并行输出 端251～256。这里，FF110在串行数据输入端101存储和输出位B1。并 且，并行输出端251输出的数据位是串行数据输入端101输入六位的最后 一位(图5中所示的A6)。而并行输出端256输出的数据位是串行数据输 入端101输入六位的最初一位(图5中所示的A1)。

在如上述所构成的第三种实施方式中，因为串并转换器具有数据传输 电路210，所以，它可以采用互补时钟信号来交替存储FF110的输出，然 后分别输出存储的数据位。并且，第三种实施方式将FF221～226分成一 些对应于数据传输电路210输出数量的块，并在第一并行时钟信号的上升 沿一个接一个地分别存储和输出数据位。此外，因为第一并行时钟信号的 上升时间在串行时钟信号的每个周期移动一个相位，所以，所有组成串并 转换器的FF不会同时工作。

因此，第三种实施方式能减少工作噪声的产生。

此外，第三种实施方式能缩小串并转换器电路的尺寸。

此外，因为第三种实施方式使得提供给数据传输电路210的FF110输 出保持的时间比串行时钟信号的一个周期更长，所以，它很容易增加工作 容限，并肯定将数据位传送给并行转换器220。因比，第三种实施方式能 提高串并转换器工作的可靠性。

虽然本发明根据示意的实施方式进行了描述，但是，并不想用这些描 述来限制本发明。本领域的技术人员参照该描述会明白所示实施方式的各 种调整，以及本发明的其它实施方式。所以试图将附加的权利要求覆盖任 何落在本发明真正范围内的调整或实施方式。